JPS6354012A - スイツチトキヤパシタ差回路 - Google Patents
スイツチトキヤパシタ差回路Info
- Publication number
- JPS6354012A JPS6354012A JP19712086A JP19712086A JPS6354012A JP S6354012 A JPS6354012 A JP S6354012A JP 19712086 A JP19712086 A JP 19712086A JP 19712086 A JP19712086 A JP 19712086A JP S6354012 A JPS6354012 A JP S6354012A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- terminal
- switch
- voltage
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチトキャパシタ回路に係り、特に二つの
入力電圧の差に比例した信号を出力する差回路に好適な
スイッチトキャパシタ差回路に関する。
入力電圧の差に比例した信号を出力する差回路に好適な
スイッチトキャパシタ差回路に関する。
従来、二つの入力電圧の差に比例した電圧を出力するス
イッチトキャパシタ回路による差回路としては、アイ・
イー・イー・トランザクションオン サーキイツ アン
ド システムズ（１９７８年）第４９２頁及びその中の
図３ （ＩＥＥＥ、 Ｔｒａｎｓ。
イッチトキャパシタ回路による差回路としては、アイ・
イー・イー・トランザクションオン サーキイツ アン
ド システムズ（１９７８年）第４９２頁及びその中の
図３ （ＩＥＥＥ、 Ｔｒａｎｓ。
Ｃ１ｒｃｕｉｔｓ ａｎｄ ５ｙｓｔｅｏ＋ｓ、 ＣＡ
Ｓ ２５ 、７ （１９７８）ｐｐ４９２．Ｆｉｇ、
３）に示されているものがある。
Ｓ ２５ 、７ （１９７８）ｐｐ４９２．Ｆｉｇ、
３）に示されているものがある。
しかしながら、上記の差回路には、出力電圧がクロック
周期で零レベルに戻り連続して取り出せない、二つの入
力電圧の同一時点の差でなく時間的にずれた電圧間の差
を出力する。また、高利得の演算増幅器を必要とし回路
規模が大きくなるという欠点がある。
周期で零レベルに戻り連続して取り出せない、二つの入
力電圧の同一時点の差でなく時間的にずれた電圧間の差
を出力する。また、高利得の演算増幅器を必要とし回路
規模が大きくなるという欠点がある。
したがって１本発明の目的は、出力電圧を連続して取り
出せ、二つの入力電圧の同一時点での差を出力でき、ス
イッチとキャパシタあるいはそれらと緩衝増幅器だけで
構成できる差回路を提供することにある。
出せ、二つの入力電圧の同一時点での差を出力でき、ス
イッチとキャパシタあるいはそれらと緩衝増幅器だけで
構成できる差回路を提供することにある。
本発明では、上記の目的を第１のクロックパルスにより
二つの入力電圧を第１のキャパシタの両端に印加するス
イッチと、前記第１のクロックパルスと重ならないよう
に位相をずらされた第２のクロックパルスにより前記第
１のキャパシタの一方の端子を零レベルと定義される電
圧源に接続するスイッチともう一方の端子を交流的に接
地された第２のキャパシタに接続するスイッチとを設け
て達成している。
二つの入力電圧を第１のキャパシタの両端に印加するス
イッチと、前記第１のクロックパルスと重ならないよう
に位相をずらされた第２のクロックパルスにより前記第
１のキャパシタの一方の端子を零レベルと定義される電
圧源に接続するスイッチともう一方の端子を交流的に接
地された第２のキャパシタに接続するスイッチとを設け
て達成している。
本発明の差回路では、同一のクロック（第１のクロック
）で二つの入力電圧が第１のキャパシタから切離される
ので二つの入力電圧の同一時点での差電圧が第１のキャ
パシタに標本化されて出力されることになり、第２のク
ロックにより第２のコンデンサに差電圧が充電され第２
のクロックが無い時点でも第２のキャパシタが保持する
ので連続して出力を取り出せ、増幅器としては、負荷が
電流を消費するものである場合電流を供給できるように
する緩衝増幅器を必要とするだけである。
）で二つの入力電圧が第１のキャパシタから切離される
ので二つの入力電圧の同一時点での差電圧が第１のキャ
パシタに標本化されて出力されることになり、第２のク
ロックにより第２のコンデンサに差電圧が充電され第２
のクロックが無い時点でも第２のキャパシタが保持する
ので連続して出力を取り出せ、増幅器としては、負荷が
電流を消費するものである場合電流を供給できるように
する緩衝増幅器を必要とするだけである。
以下、本発明の一実施例を第１図により説明する。第１
図は１本実施例の構成を示すものであり、第１図のスイ
ッチは、第２図のタイムチャートの波形２０１と２０２
でそれぞれ示されるようにスイッチがオンになる期間（
第２図ではハイレベルの期間）が重ならないクロックパ
ルスφ１とφ２のいずれかで制御される。
図は１本実施例の構成を示すものであり、第１図のスイ
ッチは、第２図のタイムチャートの波形２０１と２０２
でそれぞれ示されるようにスイッチがオンになる期間（
第２図ではハイレベルの期間）が重ならないクロックパ
ルスφ１とφ２のいずれかで制御される。
第１図において、入力端子１には、加算側の入力電圧ｖ
１が印加されており、入力端子２には、減算側の入力電
圧ｖ２が印加されている。入力端子１と入力端子２は、
それぞれ、クロックパルスφ１ （以下φ工と略す）に
より制御されるスイッチ３と４により第１のキャパシタ
（ａ本化キャパシタ、容量Ｃ１）１１の異なる端子に接
続されている。（スイッチは、一般のスイッチトキャパ
シタ回路と同様電界効果トランジスタ、たとえば。
１が印加されており、入力端子２には、減算側の入力電
圧ｖ２が印加されている。入力端子１と入力端子２は、
それぞれ、クロックパルスφ１ （以下φ工と略す）に
より制御されるスイッチ３と４により第１のキャパシタ
（ａ本化キャパシタ、容量Ｃ１）１１の異なる端子に接
続されている。（スイッチは、一般のスイッチトキャパ
シタ回路と同様電界効果トランジスタ、たとえば。
ＭＯ９集積回路のＮＭＯＳトランジスタ、ＰＭＯＳトラ
ンジスタ、ＣＭＯＳトランジスタなどで構成できる。）
キャパシタ１１のスイッチ３側の端子は。
ンジスタ、ＣＭＯＳトランジスタなどで構成できる。）
キャパシタ１１のスイッチ３側の端子は。
φ２で制御されるスイッチ５により第２のキャパシタ（
保持キャパシタ、容量Ｃｚ）１２の一方の端子と緩衝増
幅器１７の入力に接続されている。
保持キャパシタ、容量Ｃｚ）１２の一方の端子と緩衝増
幅器１７の入力に接続されている。
保持キャパシタ１２の他方の端子は、交流的に接地され
ている。また、保持キャパシタ１２には。
ている。また、保持キャパシタ１２には。
緩衝増幅器１７の入力容量そのものを用いることもでき
る。緩衝増幅器１７は、入力抵抗が非常に大きな増幅器
でその出力１８が差回路の出力となる。差回路の負荷の
入力抵抗が十分大きければ。
る。緩衝増幅器１７は、入力抵抗が非常に大きな増幅器
でその出力１８が差回路の出力となる。差回路の負荷の
入力抵抗が十分大きければ。
緩衝増幅器１７を省略して、保持キャパシタ１２の端子
をそのまま出力とすることもできる。緩衝増幅器１７と
しては、たとえば第１図に図示するように、ゲートを入
力とし、ドレインを電源に接続し、ソースを電流源２ｏ
に接続して出力とした電界効果トランジスタ１９からな
るソースホロワを用いることができる。標本化キャパシ
タ１１のスイッチ４側の端子は、φ２で制御されるスイ
ッチロにより、零レベルと定義される電圧の電源（零レ
ベル）１６に接続されている。
をそのまま出力とすることもできる。緩衝増幅器１７と
しては、たとえば第１図に図示するように、ゲートを入
力とし、ドレインを電源に接続し、ソースを電流源２ｏ
に接続して出力とした電界効果トランジスタ１９からな
るソースホロワを用いることができる。標本化キャパシ
タ１１のスイッチ４側の端子は、φ２で制御されるスイ
ッチロにより、零レベルと定義される電圧の電源（零レ
ベル）１６に接続されている。
上に説明した。スイッチ３〜６とキャパシタ１１と１２
により、差回路は基本的に構成されている。すなわち、
φｌがハイレベルの間に標本化キャパシタ１１にスイッ
チ３と４により二つの入力電圧の差が充電され、φ工が
ローレベルに変る瞬間に標本化される。標本化は、二つ
の入力に対して同一のクロックφ１で行なわれるので、
同一時点での二つの入力電圧の差が標本化されることに
なる。次にφ２がハイレベルになると、標本化キャパシ
タ１１に充電された差電圧は、スイッチ６により零レベ
ル１６を基準としてスイッチ５により保持容量１２に充
電される。保持容量１２に充電された電圧（ｖ３）は、
φ２がローレベルになってスイッチφ２がオフになって
も保持され、出力端子８から連続して差電圧を得ること
ができる。なお、標本化キャパシタ１１と保持キャパシ
タ１２の接続により前者に充電されていた差電圧は、後
者による負荷効果により減衰するけれども。
により、差回路は基本的に構成されている。すなわち、
φｌがハイレベルの間に標本化キャパシタ１１にスイッ
チ３と４により二つの入力電圧の差が充電され、φ工が
ローレベルに変る瞬間に標本化される。標本化は、二つ
の入力に対して同一のクロックφ１で行なわれるので、
同一時点での二つの入力電圧の差が標本化されることに
なる。次にφ２がハイレベルになると、標本化キャパシ
タ１１に充電された差電圧は、スイッチ６により零レベ
ル１６を基準としてスイッチ５により保持容量１２に充
電される。保持容量１２に充電された電圧（ｖ３）は、
φ２がローレベルになってスイッチφ２がオフになって
も保持され、出力端子８から連続して差電圧を得ること
ができる。なお、標本化キャパシタ１１と保持キャパシ
タ１２の接続により前者に充電されていた差電圧は、後
者による負荷効果により減衰するけれども。
入力電圧が一定であれば、クロックパルスの多数回の繰
返しにより入力電圧の差電圧と等しい電圧が保持キャパ
シタ１２の端子に得られる。
返しにより入力電圧の差電圧と等しい電圧が保持キャパ
シタ１２の端子に得られる。
第１図の上記で説明しなかった部分は、スイッチ３と４
及びそれらとキャパシタ１１を結ぶ配線の接地に対する
寄生キャパシタ（容量Ｃｐｚ）１３により生じる誤差を
除去するためのものである。
及びそれらとキャパシタ１１を結ぶ配線の接地に対する
寄生キャパシタ（容量Ｃｐｚ）１３により生じる誤差を
除去するためのものである。
すなわち、寄生キャパシタ１３にほぼ等しい容量をｃｐ
ｘを持つ打消用キャパシタ１４の一方の端子が、φ工で
制御されるスイッチ７で入力端子２に、φ２で制御され
るスイッチ９で零レベル１Ｇに接続されている。キャパ
シタ１４のもう一方の端子は、φ工で制御されるスイッ
チ８により零レベル１６に、φ２で制御されるスイッチ
１０により保持容量１２に接続されている。キャパシタ
１４のスイッチ１０と８側の端子には、スイッチ８と１
０及びそれらとキャパシタ１４を結ぶ配線の接地に対す
る寄生キャパシタ（容量Ｃｐδ）１５が存在する。
ｘを持つ打消用キャパシタ１４の一方の端子が、φ工で
制御されるスイッチ７で入力端子２に、φ２で制御され
るスイッチ９で零レベル１Ｇに接続されている。キャパ
シタ１４のもう一方の端子は、φ工で制御されるスイッ
チ８により零レベル１６に、φ２で制御されるスイッチ
１０により保持容量１２に接続されている。キャパシタ
１４のスイッチ１０と８側の端子には、スイッチ８と１
０及びそれらとキャパシタ１４を結ぶ配線の接地に対す
る寄生キャパシタ（容量Ｃｐδ）１５が存在する。
ここで第１図の全体について、入力端子１と２の電圧ｖ
１とＶＺと保持キャパシタの電圧ｖ８の関係を２変換を
用いて解析する。この解析では、交流的接地が零レベル
と定義する電圧源１６の電圧と等しいとしている（キャ
パシタのスイッチングされない側の端子の直流電圧は、
他の電圧に影響しないので）。第１図には、この解析を
説明するため、φ２がハイレベルの時に保持キャパシタ
１２に接続されるキャパシタの接続される側の電極に蓄
積される電荷を、各キャパシタのＱとして示しである。
１とＶＺと保持キャパシタの電圧ｖ８の関係を２変換を
用いて解析する。この解析では、交流的接地が零レベル
と定義する電圧源１６の電圧と等しいとしている（キャ
パシタのスイッチングされない側の端子の直流電圧は、
他の電圧に影響しないので）。第１図には、この解析を
説明するため、φ２がハイレベルの時に保持キャパシタ
１２に接続されるキャパシタの接続される側の電極に蓄
積される電荷を、各キャパシタのＱとして示しである。
保持キャパシタ１２の電荷も含めた上記電荷の総和ＱＴ
は、 ＱＴ＝Ｃ１（ｚ−”Ｖｔ−Ｚ−ＩＶ２）＋Ｃｚｚ−”Ｖ
ａ＋ Ｃｐｓ ｚ−”Ｖニー Ｃｐｓ ｚ−”Ｖｚ＋
Ｃｐｓ ｚ −’ ０＝Ｃｔ （ｚ−’Ｖｔ−ｚ−”Ｖ
ｚ）＋Ｃｚｚ−’Ｖａ＋Ｃｐｚｚ−”Ｖｔ−Ｃｐｘｚ−
’Ｖｚ −（１）となる０次にφ２がハイレベル
になって、キャパシタ１１，１３，１４．１５が全て保
持キャパシタ１２に接続されても電荷の総和はＱＴのま
まなので、φ２がハイレベルになったときの保持キャパ
シタの電圧Ｖδは、接続される容量の総和が（Ｃ１＋Ｃ
ｚ＋Ｃｐｘ＋Ｃｐｘ＋Ｃｐｓ）となるので、（Ｃ１＋Ｃ
ｚ＋Ｃｐｘ＋Ｃｐｘ＋Ｃｐｓ）Ｖｓ＝Ｑ丁 −（２）
すなわち （Ｃ１十Ｃ２＋ＣＰ！＋ＣＰＺ＋ＣＰ３）ｖ２１＝Ｃｔ
（ｚ−’Ｖｚ−２−’Ｖ２）＋Ｃｚｚ−’Ｖａ十〇ＰＩ
Ｚ−”Ｖｌ−Ｃｐｚｚ−”Ｖｘとなる。これより、 ・・・（３） ここで、Ｃｐｚ＝Ｃｐｚすなわち、寄生キャパシタ１３
の容量と打消用キャパシタ１４の容量を等しくすれば、
（３）式は。
は、 ＱＴ＝Ｃ１（ｚ−”Ｖｔ−Ｚ−ＩＶ２）＋Ｃｚｚ−”Ｖ
ａ＋ Ｃｐｓ ｚ−”Ｖニー Ｃｐｓ ｚ−”Ｖｚ＋
Ｃｐｓ ｚ −’ ０＝Ｃｔ （ｚ−’Ｖｔ−ｚ−”Ｖ
ｚ）＋Ｃｚｚ−’Ｖａ＋Ｃｐｚｚ−”Ｖｔ−Ｃｐｘｚ−
’Ｖｚ −（１）となる０次にφ２がハイレベル
になって、キャパシタ１１，１３，１４．１５が全て保
持キャパシタ１２に接続されても電荷の総和はＱＴのま
まなので、φ２がハイレベルになったときの保持キャパ
シタの電圧Ｖδは、接続される容量の総和が（Ｃ１＋Ｃ
ｚ＋Ｃｐｘ＋Ｃｐｘ＋Ｃｐｓ）となるので、（Ｃ１＋Ｃ
ｚ＋Ｃｐｘ＋Ｃｐｘ＋Ｃｐｓ）Ｖｓ＝Ｑ丁 −（２）
すなわち （Ｃ１十Ｃ２＋ＣＰ！＋ＣＰＺ＋ＣＰ３）ｖ２１＝Ｃｔ
（ｚ−’Ｖｚ−２−’Ｖ２）＋Ｃｚｚ−’Ｖａ十〇ＰＩ
Ｚ−”Ｖｌ−Ｃｐｚｚ−”Ｖｘとなる。これより、 ・・・（３） ここで、Ｃｐｚ＝Ｃｐｚすなわち、寄生キャパシタ１３
の容量と打消用キャパシタ１４の容量を等しくすれば、
（３）式は。
となり、保持キャパシタ１２の電圧は、入力端子１と２
の電圧の差に比例することがわかる。したがって、出力
端子８にも入力端子１と２の電圧の差に比例した電圧が
得られる。入力端子１と２の電圧が直流の場合、Ｖａと
（Ｖｚ Ｖｚ）の比は。
の電圧の差に比例することがわかる。したがって、出力
端子８にも入力端子１と２の電圧の差に比例した電圧が
得られる。入力端子１と２の電圧が直流の場合、Ｖａと
（Ｖｚ Ｖｚ）の比は。
ｚ−１を１として、（４）より
となり、スイッチや配線による寄生キャパシタ１４と１
５の容量を標本化キャパシタ１１の寄量より十分に小さ
くすれば、ｖ３と（Ｖｌ−Ｖｌ）の比をほぼ１にするこ
とができる。一方、入力端子１と２の電圧の差がクロッ
ク周期毎に反転する場合には、ｚ−１を−１として となる。この場合、比は、絶対値で（６）よりも小さく
なることがわかる（（７）式の負号は、スイッチングに
よる信号遅れを示すもので、信号の反転を示すものでは
ない）、このことは、この差回路が高域で利得の低下す
る周波数特性を持っていることを示している。この高域
低下は、（７）式から保持キャパシタ１２の容量Ｃ２を
標本化キャパシタ１１の容量Ｃ１より小さくすることに
より少なくできる。通常、Ｃｚを信号保持に支障がない
範囲で小さくすることにより、この高域低下を実用上問
題の無い値にできる。
５の容量を標本化キャパシタ１１の寄量より十分に小さ
くすれば、ｖ３と（Ｖｌ−Ｖｌ）の比をほぼ１にするこ
とができる。一方、入力端子１と２の電圧の差がクロッ
ク周期毎に反転する場合には、ｚ−１を−１として となる。この場合、比は、絶対値で（６）よりも小さく
なることがわかる（（７）式の負号は、スイッチングに
よる信号遅れを示すもので、信号の反転を示すものでは
ない）、このことは、この差回路が高域で利得の低下す
る周波数特性を持っていることを示している。この高域
低下は、（７）式から保持キャパシタ１２の容量Ｃ２を
標本化キャパシタ１１の容量Ｃ１より小さくすることに
より少なくできる。通常、Ｃｚを信号保持に支障がない
範囲で小さくすることにより、この高域低下を実用上問
題の無い値にできる。
なお、打消キャパシタ１４とスイッチ７．８゜９．１０
を用いない場合のｖ８とＶｌ、Ｖｌの関係は、（３）式
において、ＣｐｘとＣｐｓを零にして、となり、Ｖａに
差信号の外にＶｌの成分が加わる。
を用いない場合のｖ８とＶｌ、Ｖｌの関係は、（３）式
において、ＣｐｘとＣｐｓを零にして、となり、Ｖａに
差信号の外にＶｌの成分が加わる。
しかしながら、標本化キャパシタ１１の容量Ｃｓを寄生
キャパシタ１３の容量ＣＰＩより十分大きくすることに
より多くの場合に実用に供することができる。
キャパシタ１３の容量ＣＰＩより十分大きくすることに
より多くの場合に実用に供することができる。
以上説明したように、本発明によれば、スイッチとキャ
パシタあるいはそれらと緩衝増幅器だけを用いて、同一
時点の二つの入力電圧の差に比例する出力が連続的に得
られる差回路を構成でき、差回路の高性能化と回路規模
縮小に効果がある。
パシタあるいはそれらと緩衝増幅器だけを用いて、同一
時点の二つの入力電圧の差に比例する出力が連続的に得
られる差回路を構成でき、差回路の高性能化と回路規模
縮小に効果がある。
本発明により改善された差回路は、たとえば、クシ形フ
ィルタの高性能化、経済化などに有用である。
ィルタの高性能化、経済化などに有用である。
第１図は、本発明の一実施例の構成図、第２Ｌは、第１
図の実施例で用いるクロックの波形をｄ明するためのタ
イムチャートである。 １．２・・・入力端子、３〜１０・・・スイッチ、１１
・１５・・・キャパシタ、１６・・・零レベル電源、１
７・緩衝増幅器、１８・・・出力端子、１９・・・電界
効果１ランジスタ、２０・・・電流源、２０１，２０２
・・・＝ロックパルス波形。
図の実施例で用いるクロックの波形をｄ明するためのタ
イムチャートである。 １．２・・・入力端子、３〜１０・・・スイッチ、１１
・１５・・・キャパシタ、１６・・・零レベル電源、１
７・緩衝増幅器、１８・・・出力端子、１９・・・電界
効果１ランジスタ、２０・・・電流源、２０１，２０２
・・・＝ロックパルス波形。
Claims (1)
- 【特許請求の範囲】 １、第１のクロックパルスにより二つの入力電圧を第１
のキャパシタの両端に印加するスイッチと、上記第１の
クロックパルスと重ならないように位相をずらされた第
２のクロックパルスにより上記第１のキャパシタの一方
の端子を零レベルと定義する電圧の電源に接続するスイ
ッチと他方の端子を交流的に接地された第２のキャパシ
タに接続するスイッチとからなることを特徴とするスイ
ッチトキャパシタ差回路。 ２、第１のクロックパルスにより二つの入力電圧を第１
のキャパシタの両端に印加するスイッチと、上記第１の
クロックパルスと重ならないように位相をずらされた第
２のクロックパルスにより上記第１のキャパシタの一方
の端子を零レベルと定義する電圧の電源に接続するスイ
ッチと他方の端子を交流的に接地された第２のキャパシ
タに接続するスイッチにおいて、上記第１のキャパシタ
の上記第２のキャパシタに接続される側の端子につなが
る接地に対する寄生キャパシタの容量を近似する第３の
キャパシタを設け、上記第１のクロックパルスにより上
記第３のキャパシタの一方の端子を前記二つの入力電圧
のうち上記第１のキャパシタの上記第２のキャパシタに
接続されない方の端子に接続される電圧に接続するスイ
ッチともう一方の端子を上記零レベル電源に接続するス
イッチとを設け、さらに、第２のクロックパルスにより
上記第３のキャパシタの一方の端子を上記零レベル電源
に接続するスイッチともう一方の端子を上記第２のキャ
パシタに接続するスイッチとを設けたことを特徴とする
スイッチトキャパシタ差回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712086A JPS6354012A (ja) | 1986-08-25 | 1986-08-25 | スイツチトキヤパシタ差回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712086A JPS6354012A (ja) | 1986-08-25 | 1986-08-25 | スイツチトキヤパシタ差回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354012A true JPS6354012A (ja) | 1988-03-08 |
Family
ID=16369064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19712086A Pending JPS6354012A (ja) | 1986-08-25 | 1986-08-25 | スイツチトキヤパシタ差回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2699348A1 (fr) * | 1992-12-16 | 1994-06-17 | Texas Instruments France | Générateur numérique de signaux d'horloge à retard contrôlé. |
| US5424696A (en) * | 1992-05-08 | 1995-06-13 | Mitsubishi Denki Kabushiki Kaisha | Switched line phase shifter |
-
1986
- 1986-08-25 JP JP19712086A patent/JPS6354012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424696A (en) * | 1992-05-08 | 1995-06-13 | Mitsubishi Denki Kabushiki Kaisha | Switched line phase shifter |
| FR2699348A1 (fr) * | 1992-12-16 | 1994-06-17 | Texas Instruments France | Générateur numérique de signaux d'horloge à retard contrôlé. |
| EP0603077A1 (en) * | 1992-12-16 | 1994-06-22 | Texas Instruments France | Controlled delay digital clock signal generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0540052A1 (en) | Ripple-free phase detector using two sample-and-hold circuits | |
| US4683580A (en) | CCD output signal processing circuit for use in an image pick-up device | |
| US4400637A (en) | Integrator with sampling stage | |
| US6169440B1 (en) | Offset-compensated switched-opamp integrator and filter | |
| JPS6354012A (ja) | スイツチトキヤパシタ差回路 | |
| GB2111780A (en) | Improvements in or relating to amplifier systems | |
| US4743872A (en) | Switched capacitor circuit | |
| US5204982A (en) | Method and apparatus for digital switching of fm signals with reduced crosstalk | |
| US6157672A (en) | Pulse modulation operation circuit | |
| JPS5829891B2 (ja) | Ａ／ｄ変換回路 | |
| KR100202178B1 (ko) | 스위치드 커패시터 | |
| JPH0660688A (ja) | サンプル・ホールド回路 | |
| JP3991350B2 (ja) | スイッチトキャパシタ回路 | |
| JPH05243857A (ja) | オフセット不感型スイッチトキャパシタ増幅回路 | |
| JPH03185915A (ja) | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 | |
| JPH04295699A (ja) | サンプルホールド回路 | |
| JP3038708B1 (ja) | チャージポンプ型昇圧回路 | |
| JPS6257262B2 (ja) | ||
| JPS6152018A (ja) | スイツチドキヤパシタ回路 | |
| JPH0340300A (ja) | サンプルホールド回路 | |
| JPH01258188A (ja) | 加算器 | |
| JP2786320B2 (ja) | サンプルホールド回路 | |
| JPH05290596A (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JPS58182917A (ja) | Ｄ／ａ変換器 | |
| JP2778090B2 (ja) | 容量結合回路 |