JPH06244709A - データ入出力制御回路 - Google Patents
データ入出力制御回路Info
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- JPH06244709A JPH06244709A JP5030760A JP3076093A JPH06244709A JP H06244709 A JPH06244709 A JP H06244709A JP 5030760 A JP5030760 A JP 5030760A JP 3076093 A JP3076093 A JP 3076093A JP H06244709 A JPH06244709 A JP H06244709A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】
【目的】 データの出力速度を速め、かつ誤動作の発生
を防止し得るデータ出力制御回路を提供する。 【構成】 外部との間でデータの入力又は出力を行う入
出力回路１４と、入出力回路１４がデータの出力を行う
時、内部で発生され信号線１０１，１０２を伝送された
データを入出力回路１４へ与え、入出力回路１４がデー
タの入力を行う時、入出力回路１４と信号線１０１，１
０２との間をハイインピーダンス状態にする出力回路３
１，３２とを備え、出力回路３１，３２は、信号線１０
１，１０２と入出力回路１４との間にスイッチング手段
３１，３２を有し、このスイッチング手段３１，３２
は、入出力回路１４がデータの出力を行う時は閉じ、入
出力回路１４がデータの入力を行う時は開くように動作
する。
を防止し得るデータ出力制御回路を提供する。 【構成】 外部との間でデータの入力又は出力を行う入
出力回路１４と、入出力回路１４がデータの出力を行う
時、内部で発生され信号線１０１，１０２を伝送された
データを入出力回路１４へ与え、入出力回路１４がデー
タの入力を行う時、入出力回路１４と信号線１０１，１
０２との間をハイインピーダンス状態にする出力回路３
１，３２とを備え、出力回路３１，３２は、信号線１０
１，１０２と入出力回路１４との間にスイッチング手段
３１，３２を有し、このスイッチング手段３１，３２
は、入出力回路１４がデータの出力を行う時は閉じ、入
出力回路１４がデータの入力を行う時は開くように動作
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置におけるデ
ータの入出力を制御する回路に関する。
ータの入出力を制御する回路に関する。
【０００２】
【従来の技術】従来の半導体装置におけるデータ入出力
制御回路の構成を図６に示す。データの入力又は出力が
行われる入出力端子１５に、入出力回路１４が設けられ
ている。この入出力回路１４はＮチャネルトランジスタ
１６及び１７を有し、Ｎチャネルトランジスタ１６のソ
ースは電源電圧ＶDD端子に接続され、ドレインはＮチャ
ネルトランジスタ１７のドレインと共に入出力端子１５
に接続されている。Ｎチャネルトランジスタ１７のソー
スは接地電圧Ｖss端子に接続されている。
制御回路の構成を図６に示す。データの入力又は出力が
行われる入出力端子１５に、入出力回路１４が設けられ
ている。この入出力回路１４はＮチャネルトランジスタ
１６及び１７を有し、Ｎチャネルトランジスタ１６のソ
ースは電源電圧ＶDD端子に接続され、ドレインはＮチャ
ネルトランジスタ１７のドレインと共に入出力端子１５
に接続されている。Ｎチャネルトランジスタ１７のソー
スは接地電圧Ｖss端子に接続されている。
【０００３】Ｎチャネルトランジスタ１６及び１７のゲ
ートは、それぞれ出力回路１３の出力側に接続されてい
る。出力回路１３は、二つの二入力ＮＯＲ回路１１及び
１２を有し、それぞれの出力端子はトランジスタ１６及
び１７のゲートに接続されている。ＮＯＲ回路１１の二
つの入力端子には、図示されていない内部回路で生成さ
れた出力データが反転された反転信号／Ｄが転送される
信号線１０２と、出力イネーブル信号／ＯＥが転送され
る信号線１０１とが接続されている。ＮＯＲ回路１２の
二つの入力端子には、出力データＤが転送される信号線
１０１と、信号線１０３とが接続されている。
ートは、それぞれ出力回路１３の出力側に接続されてい
る。出力回路１３は、二つの二入力ＮＯＲ回路１１及び
１２を有し、それぞれの出力端子はトランジスタ１６及
び１７のゲートに接続されている。ＮＯＲ回路１１の二
つの入力端子には、図示されていない内部回路で生成さ
れた出力データが反転された反転信号／Ｄが転送される
信号線１０２と、出力イネーブル信号／ＯＥが転送され
る信号線１０１とが接続されている。ＮＯＲ回路１２の
二つの入力端子には、出力データＤが転送される信号線
１０１と、信号線１０３とが接続されている。
【０００４】このような従来のデータ入出力制御回路
は、次のように動作する。ロウレベルの出力イネーブル
信号／ＯＥが出力制御回路１３に入力されると、二つの
ＮＯＲ回路１１及び１２はインバータとして動作する。
出力データＤがロウレベル（反転信号／Ｄがハイレベ
ル）のとき、入出力回路１４においてＮチャネルトラン
ジスタ１７のみがオンし、入出力端子１５からはロウレ
ベルの信号が出力される。出力データがハイレベル（反
転信号Ｄがロウレベル）のときは、逆にＮチャネルトラ
ンジスタ１６のみがオンして入出力端子１５からハイレ
ベルの信号が出力される。
は、次のように動作する。ロウレベルの出力イネーブル
信号／ＯＥが出力制御回路１３に入力されると、二つの
ＮＯＲ回路１１及び１２はインバータとして動作する。
出力データＤがロウレベル（反転信号／Ｄがハイレベ
ル）のとき、入出力回路１４においてＮチャネルトラン
ジスタ１７のみがオンし、入出力端子１５からはロウレ
ベルの信号が出力される。出力データがハイレベル（反
転信号Ｄがロウレベル）のときは、逆にＮチャネルトラ
ンジスタ１６のみがオンして入出力端子１５からハイレ
ベルの信号が出力される。
【０００５】出力イネーブル信号／ＯＥがハイレベルの
場合は、出力回路１３のＮＯＲ回路１１及び１２は、デ
ータＤ（反転信号／Ｄ）とは無関係に共にロウレベルの
出力を行う。これにより、Ｎチャネルトランジスタ１６
及び１７は共にオフ状態を保ち、入出力端子１５はハイ
インピーダンス状態になる。この結果、出力回路１３に
接続された図示されていない内部回路と入出力端子１５
とは電気的に遮断される。そして、この内部回路に影響
を与えることなく、入出力端子１５に接続された図示さ
れていない他の内部回路へ入出力端子１５を介して外部
からデータを入力することが可能になる。
場合は、出力回路１３のＮＯＲ回路１１及び１２は、デ
ータＤ（反転信号／Ｄ）とは無関係に共にロウレベルの
出力を行う。これにより、Ｎチャネルトランジスタ１６
及び１７は共にオフ状態を保ち、入出力端子１５はハイ
インピーダンス状態になる。この結果、出力回路１３に
接続された図示されていない内部回路と入出力端子１５
とは電気的に遮断される。そして、この内部回路に影響
を与えることなく、入出力端子１５に接続された図示さ
れていない他の内部回路へ入出力端子１５を介して外部
からデータを入力することが可能になる。
【０００６】しかし、この従来のデータ入出力制御回路
には次のような問題があった。データの出力制御を出力
イネーブル信号／ＯＥを用いて行うため、データＤ及び
反転信号／Ｄを転送する信号線１０１及び１０２と、入
出力回路１４との間に、少なくとも１段のゲート（ここ
では、ＮＯＲ回路１１及び１２）が必要となる。このゲ
ートが遅延を生じさせる原因となり、データを外部へ出
力する速度が遅くなっていた。
には次のような問題があった。データの出力制御を出力
イネーブル信号／ＯＥを用いて行うため、データＤ及び
反転信号／Ｄを転送する信号線１０１及び１０２と、入
出力回路１４との間に、少なくとも１段のゲート（ここ
では、ＮＯＲ回路１１及び１２）が必要となる。このゲ
ートが遅延を生じさせる原因となり、データを外部へ出
力する速度が遅くなっていた。
【０００７】図７に、従来の他のデータ入出力制御回路
の構成を示す。出力データＤ及び反転信号／Ｄを転送す
る信号線１０１及び１０２に、クロックドインバータ２
１及び２２の入力端子が接続されている。このクロック
ドインバータ２１及び２２は、出力イネーブル信号／Ｏ
Ｅがロウレベルのときインバータとして動作し、ハイレ
ベルのときは出力側がハイインピーダンス状態になる。
クロックドインバータ２１及び２２の出力端子と接地電
位Ｖss端子との間には、放電用のＮチャネルトランジス
タ２３及び２４のドレインが接続されている。このトラ
ンジスタ２３及び２４の導通は、出力イネーブル信号／
ＯＥにより制御される。さらに、クロックドインバータ
２１及び２２の出力端子には、図６に示された回路と同
様に入出力回路１４のトランジスタ１６及び１７のゲー
トがそれぞれ接続されている。
の構成を示す。出力データＤ及び反転信号／Ｄを転送す
る信号線１０１及び１０２に、クロックドインバータ２
１及び２２の入力端子が接続されている。このクロック
ドインバータ２１及び２２は、出力イネーブル信号／Ｏ
Ｅがロウレベルのときインバータとして動作し、ハイレ
ベルのときは出力側がハイインピーダンス状態になる。
クロックドインバータ２１及び２２の出力端子と接地電
位Ｖss端子との間には、放電用のＮチャネルトランジス
タ２３及び２４のドレインが接続されている。このトラ
ンジスタ２３及び２４の導通は、出力イネーブル信号／
ＯＥにより制御される。さらに、クロックドインバータ
２１及び２２の出力端子には、図６に示された回路と同
様に入出力回路１４のトランジスタ１６及び１７のゲー
トがそれぞれ接続されている。
【０００８】図７に示された回路では、出力イネーブル
信号／ＯＥがロウレベルのときクロックドインバータ２
１及び２２がインバータとして動作し、かつ放電用トラ
ンジスタ２３及び２４がオフする。出力データＤ及び反
転信号／Ｄのレベルに応じた信号が入出力端子１５より
外部へ出力される。
信号／ＯＥがロウレベルのときクロックドインバータ２
１及び２２がインバータとして動作し、かつ放電用トラ
ンジスタ２３及び２４がオフする。出力データＤ及び反
転信号／Ｄのレベルに応じた信号が入出力端子１５より
外部へ出力される。
【０００９】一方、出力イネーブル信号／ＯＥがハイレ
ベルのときは、クロックドインバータ２１及び２２は非
動作状態になり、トランジスタ２３及び２４が導通して
クロックドインバータ２１及び２２の出力端が放電され
る。入出力回路１４のトランジスタ１６及び１７のゲー
トにはロウレベルの信号が入力され、共にオフして入出
力端子１５はハイインピーダンス状態になる。そして、
外部から入出力端子１５へのデータの入力が可能な状態
になる。
ベルのときは、クロックドインバータ２１及び２２は非
動作状態になり、トランジスタ２３及び２４が導通して
クロックドインバータ２１及び２２の出力端が放電され
る。入出力回路１４のトランジスタ１６及び１７のゲー
トにはロウレベルの信号が入力され、共にオフして入出
力端子１５はハイインピーダンス状態になる。そして、
外部から入出力端子１５へのデータの入力が可能な状態
になる。
【００１０】この図７に示された従来の回路において
も、やはり信号線１０１及び１０２と入出力回路１４と
の間には、少なくともゲートが１段必要である。このた
め、図６に示された回路と同様に、ゲートにより遅延が
生じ出力が遅くなる。
も、やはり信号線１０１及び１０２と入出力回路１４と
の間には、少なくともゲートが１段必要である。このた
め、図６に示された回路と同様に、ゲートにより遅延が
生じ出力が遅くなる。
【００１１】さらに、入出力回路１４のトランジスタ１
６及び１７のオン・オフの制御は、ＮＯＲ回路１１及び
１２、又はクロックドインバータ２１及び２２からの出
力によって行われる。ＮＯＲ回路１１及び１２、又はク
ロックドインバータ２１及び２２の出力端には充放電に
よりノイズが発生する。このため、トランジスタ１６及
び１７に誤動作が生じる虞れがあった。
６及び１７のオン・オフの制御は、ＮＯＲ回路１１及び
１２、又はクロックドインバータ２１及び２２からの出
力によって行われる。ＮＯＲ回路１１及び１２、又はク
ロックドインバータ２１及び２２の出力端には充放電に
よりノイズが発生する。このため、トランジスタ１６及
び１７に誤動作が生じる虞れがあった。
【００１２】
【発明が解決しようとする課題】このように、従来のデ
ータ入出力制御回路にはゲートにより遅延が生じて出力
速度の低下を招いたり、誤動作が生じるという問題があ
った。
ータ入出力制御回路にはゲートにより遅延が生じて出力
速度の低下を招いたり、誤動作が生じるという問題があ
った。
【００１３】本発明は上記事情に鑑みてなされたもので
あり、データの出力を速めることが可能で、かつ誤動作
の発生を防止し得るデータ入出力制御回路を提供するこ
とを目的とする。
あり、データの出力を速めることが可能で、かつ誤動作
の発生を防止し得るデータ入出力制御回路を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明のデータ入出力制
御回路は、外部との間でデータの入力又は出力を行う入
出力回路と、前記入出力回路がデータの出力を行う時、
内部で発生され信号線により転送されたデータを前記入
出力回路へ与え、前記入出力回路がデータの入力を行う
時、前記入出力回路と前記信号線との間をハイインピー
ダンス状態にする出力回路とを備え、前記出力回路は、
前記信号線と前記入出力回路との間にスイッチング手段
を有し、このスイッチング手段は、前記入出力回路がデ
ータの出力を行う時は閉じ、前記入出力回路がデータの
入力を行う時は開くように動作することを特徴としてい
る。
御回路は、外部との間でデータの入力又は出力を行う入
出力回路と、前記入出力回路がデータの出力を行う時、
内部で発生され信号線により転送されたデータを前記入
出力回路へ与え、前記入出力回路がデータの入力を行う
時、前記入出力回路と前記信号線との間をハイインピー
ダンス状態にする出力回路とを備え、前記出力回路は、
前記信号線と前記入出力回路との間にスイッチング手段
を有し、このスイッチング手段は、前記入出力回路がデ
ータの出力を行う時は閉じ、前記入出力回路がデータの
入力を行う時は開くように動作することを特徴としてい
る。
【００１５】ここで、前記スイッチング手段としてＣＭ
ＯＳ型伝送ゲートを用いてもよい。
ＯＳ型伝送ゲートを用いてもよい。
【００１６】また、前記スイッチング手段と前記入出力
回路との間に、前記スイッチング手段から出力されたデ
ータを保持するラッチ回路をさらに備えてもよい。
回路との間に、前記スイッチング手段から出力されたデ
ータを保持するラッチ回路をさらに備えてもよい。
【００１７】前記信号線と前記スイッチング手段との間
に、前記入出力回路がデータの出力を行う前に前記信号
線の電位を所定の電位に保持する手段をさらに備えても
よい。
に、前記入出力回路がデータの出力を行う前に前記信号
線の電位を所定の電位に保持する手段をさらに備えても
よい。
【００１８】
【作用】出力回路が信号線と入出力回路との間にスイッ
チング手段を備え、このスイッチング手段がデータ出力
時には閉じてデータ入力時には開くように動作すること
でデータの入出力を制御するため、信号線と入出力回路
との間に遅延を招くゲートは不要であり、出力速度を速
めることができる。さらに、入出力回路の入力端に、ゲ
ートのような充放電を行う要素を設ける必要がなく、誤
動作を防止することができる。
チング手段を備え、このスイッチング手段がデータ出力
時には閉じてデータ入力時には開くように動作すること
でデータの入出力を制御するため、信号線と入出力回路
との間に遅延を招くゲートは不要であり、出力速度を速
めることができる。さらに、入出力回路の入力端に、ゲ
ートのような充放電を行う要素を設ける必要がなく、誤
動作を防止することができる。
【００１９】スイッチング手段としてＣＭＯＳ型伝送ゲ
ートを用いた場合には、オン抵抗を小さくすることがで
き、データの出力速度を高速化することができる。
ートを用いた場合には、オン抵抗を小さくすることがで
き、データの出力速度を高速化することができる。
【００２０】スイッチング手段と入出力回路との間にラ
ッチ回路を備えた場合は、データを出力する時、スイッ
チング手段を一旦開いてラッチ回路にデータを保持させ
た後、スイッチング手段を閉じても、入出力回路にデー
タを与えることに支障をきたさないので、スイッチング
手段の開閉を制御するタイミングの自由度が高くなる。
ッチ回路を備えた場合は、データを出力する時、スイッ
チング手段を一旦開いてラッチ回路にデータを保持させ
た後、スイッチング手段を閉じても、入出力回路にデー
タを与えることに支障をきたさないので、スイッチング
手段の開閉を制御するタイミングの自由度が高くなる。
【００２１】入出力回路がデータの出力を行う前に信号
線の電位を所定の電位に保持する場合には、前に出力し
たデータの影響を受けて誤動作が生じるのを防ぐことが
できる。
線の電位を所定の電位に保持する場合には、前に出力し
たデータの影響を受けて誤動作が生じるのを防ぐことが
できる。
【００２２】
【実施例】以下に、本発明の一実施例について図面を参
照して説明する。各々の実施例は、データＤ及び／Ｄを
それぞれ転送する信号線と入出力回路との間をスイッチ
ング手段により接続し、このスイッチング手段の開閉を
出力イネーブル信号によって制御する点に特徴がある。
照して説明する。各々の実施例は、データＤ及び／Ｄを
それぞれ転送する信号線と入出力回路との間をスイッチ
ング手段により接続し、このスイッチング手段の開閉を
出力イネーブル信号によって制御する点に特徴がある。
【００２３】先ず、図１に第１の実施例によるデータ入
出力制御回路の構成を示す。図６及び図７に示されたも
のと同一の入出力回路１４が設けられており、この入出
力回路１４のトランジスタ１６及び１７のゲートと信号
線１０１及び１０２との間に、それぞれスイッチング手
段として機能するＮチャネルトランジスタ３１及び３２
のドレイン・ソースが接続されている。トランジスタ３
１及び３２のゲートには、出力イネーブル信号ＯＥが入
力される。また、トランジスタ３１及び３２の各々のソ
ースと接地電圧Ｖss端子との間には、放電用のＮチャネ
ルトランジスタ２３及び２４のドレイン・ソースが接続
されている。このトランジスタ２３及び２４のゲートに
は、共に出力イネーブル信号／ＯＥが供給される。図
６、図７に示された従来の構成要素と同一のものについ
ては同一番号を付して説明を省略する。
出力制御回路の構成を示す。図６及び図７に示されたも
のと同一の入出力回路１４が設けられており、この入出
力回路１４のトランジスタ１６及び１７のゲートと信号
線１０１及び１０２との間に、それぞれスイッチング手
段として機能するＮチャネルトランジスタ３１及び３２
のドレイン・ソースが接続されている。トランジスタ３
１及び３２のゲートには、出力イネーブル信号ＯＥが入
力される。また、トランジスタ３１及び３２の各々のソ
ースと接地電圧Ｖss端子との間には、放電用のＮチャネ
ルトランジスタ２３及び２４のドレイン・ソースが接続
されている。このトランジスタ２３及び２４のゲートに
は、共に出力イネーブル信号／ＯＥが供給される。図
６、図７に示された従来の構成要素と同一のものについ
ては同一番号を付して説明を省略する。
【００２４】このような構成を備えた本実施例は、次の
ように動作する。データを出力するときは、出力イネー
ブル信号／ＯＥがロウレベル（信号ＯＥはハイレベル）
になる。トランジスタ３１及び３２が共にオンし、放電
用トランジスタ２３及び２４がオフする。信号線１０１
及び１０２をそれぞれ転送されてきた出力データＤ，／
Ｄは、トランジスタ２３及び２４を経て入出力回路１４
へ与えられる。データＤ，／Ｄのレベルに応じてトラン
ジスタ１６及び１７のオン・オフが切り替わり、入出力
端子１５より出力データＤの値が外部へ出力される。
ように動作する。データを出力するときは、出力イネー
ブル信号／ＯＥがロウレベル（信号ＯＥはハイレベル）
になる。トランジスタ３１及び３２が共にオンし、放電
用トランジスタ２３及び２４がオフする。信号線１０１
及び１０２をそれぞれ転送されてきた出力データＤ，／
Ｄは、トランジスタ２３及び２４を経て入出力回路１４
へ与えられる。データＤ，／Ｄのレベルに応じてトラン
ジスタ１６及び１７のオン・オフが切り替わり、入出力
端子１５より出力データＤの値が外部へ出力される。
【００２５】データを入力する時は、出力イネーブル信
号／ＯＥはハイレベル（信号ＯＥはロウレベル）にな
る。スイッチング用のトランジスタ３１及び３２は共に
オフし、放電用トランジスタ２３及び２４はオンする。
入出力回路１４のトランジスタ１６及び１７のゲートに
はロウレベルの信号が入力されてオフし、入出力端子１
５はハイインピーダンス状態になる。これにより、入出
力端子１５に外部より信号が入力されても、信号線１０
１及び１０２には全く影響を与えることなく、図示され
ていない他の内部回路へ信号を転送することが可能にな
る。
号／ＯＥはハイレベル（信号ＯＥはロウレベル）にな
る。スイッチング用のトランジスタ３１及び３２は共に
オフし、放電用トランジスタ２３及び２４はオンする。
入出力回路１４のトランジスタ１６及び１７のゲートに
はロウレベルの信号が入力されてオフし、入出力端子１
５はハイインピーダンス状態になる。これにより、入出
力端子１５に外部より信号が入力されても、信号線１０
１及び１０２には全く影響を与えることなく、図示され
ていない他の内部回路へ信号を転送することが可能にな
る。
【００２６】従来は、上述したように信号線と入出力回
路との間に、データの出力を制御するゲートが必要で信
号の遅延を招いていた。本実施例ではこのようなゲート
は不要であり、信号線１０１及び１０２から入出力回路
１４までの間に生じる信号の遅延は、トランジスタ３１
及び３２のオン抵抗によるもののみである。従って、デ
ータの出力を高速化することが可能である。
路との間に、データの出力を制御するゲートが必要で信
号の遅延を招いていた。本実施例ではこのようなゲート
は不要であり、信号線１０１及び１０２から入出力回路
１４までの間に生じる信号の遅延は、トランジスタ３１
及び３２のオン抵抗によるもののみである。従って、デ
ータの出力を高速化することが可能である。
【００２７】さらに、従来は入出力回路１４のトランジ
スタ１６及び１７を、出力データＤ及び／Ｄを直接用い
て駆動するのでなく、ＯＲ回路１１及び１２、又はクロ
ックドインバータ２１及び２２から発生された信号を用
いて駆動していた。このため、ＯＲ回路やクロックドイ
ンバータのようなゲートの出力端において信号の変化に
応じて充放電が行われ、ノイズが発生していた。これに
対し、本実施例では出力データＤ及び／Ｄを直接用いて
トランジスタ１６及び１７の導通を制御しており、ノイ
ズの発生がなく誤動作を防止することができる。
スタ１６及び１７を、出力データＤ及び／Ｄを直接用い
て駆動するのでなく、ＯＲ回路１１及び１２、又はクロ
ックドインバータ２１及び２２から発生された信号を用
いて駆動していた。このため、ＯＲ回路やクロックドイ
ンバータのようなゲートの出力端において信号の変化に
応じて充放電が行われ、ノイズが発生していた。これに
対し、本実施例では出力データＤ及び／Ｄを直接用いて
トランジスタ１６及び１７の導通を制御しており、ノイ
ズの発生がなく誤動作を防止することができる。
【００２８】次に、本発明の第２の実施例の構成を図２
に示す。第１の実施例では、信号線１０１及び１０２と
入出力回路１４とを接続するスイッチング手段としてＮ
チャネルトランジスタ３１及び３２を用いていた。これ
に対し、第２の実施例ではスイッチング手段として、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタから
成るＣＭＯＳ型伝送ゲート４１及び４２を用いた点が第
１の実施例と相違する。ＣＭＯＳ型伝送ゲート４１及び
４２のうち、Ｐチャネルトランジスタのゲートには出力
イネーブル信号／ＯＥが入力され、Ｎチャネルトランジ
スタのゲートには出力イネーブル信号ＯＥが入力され
る。他の構成要素は第１の実施例と同様であり、説明を
省略する。
に示す。第１の実施例では、信号線１０１及び１０２と
入出力回路１４とを接続するスイッチング手段としてＮ
チャネルトランジスタ３１及び３２を用いていた。これ
に対し、第２の実施例ではスイッチング手段として、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタから
成るＣＭＯＳ型伝送ゲート４１及び４２を用いた点が第
１の実施例と相違する。ＣＭＯＳ型伝送ゲート４１及び
４２のうち、Ｐチャネルトランジスタのゲートには出力
イネーブル信号／ＯＥが入力され、Ｎチャネルトランジ
スタのゲートには出力イネーブル信号ＯＥが入力され
る。他の構成要素は第１の実施例と同様であり、説明を
省略する。
【００２９】第２の実施例においても第１の実施例と同
様に、データを出力させる時は出力イネーブル信号／Ｏ
Ｅをロウレベルに、信号ＯＥをハイレベルする。ＣＭＯ
Ｓ型伝送ゲート４１及び４２がオンし、放電用トランジ
スタ２３及び２４がオフする。データ入力時には、逆に
出力イネーブル信号／ＯＥをハイレベルに信号ＯＥをロ
ウレベルにする。ＣＭＯＳ型伝送ゲート４１及び４２は
オフし、トランジスタ２３及び２４はオンし、入出力端
子１５はハイインピーダンス状態になる。
様に、データを出力させる時は出力イネーブル信号／Ｏ
Ｅをロウレベルに、信号ＯＥをハイレベルする。ＣＭＯ
Ｓ型伝送ゲート４１及び４２がオンし、放電用トランジ
スタ２３及び２４がオフする。データ入力時には、逆に
出力イネーブル信号／ＯＥをハイレベルに信号ＯＥをロ
ウレベルにする。ＣＭＯＳ型伝送ゲート４１及び４２は
オフし、トランジスタ２３及び２４はオンし、入出力端
子１５はハイインピーダンス状態になる。
【００３０】第２の実施例によっても、第１の実施例と
同様な効果が得られる。即ち、信号線１０１及び１０２
から入出力回路１４までの間に生じる信号の遅延は、Ｃ
ＭＯＳ型伝送ゲート４１及び４２のオン抵抗によるもの
のみである。従って、データの出力を高速化することが
可能である。
同様な効果が得られる。即ち、信号線１０１及び１０２
から入出力回路１４までの間に生じる信号の遅延は、Ｃ
ＭＯＳ型伝送ゲート４１及び４２のオン抵抗によるもの
のみである。従って、データの出力を高速化することが
可能である。
【００３１】ここで、第１の実施例ではスイッチング手
段としてＮチャネルトランジスタ３１及び３２のみを用
いていた。このため、オンしたときトランジスタ３１及
び３２の閾値分だけ電圧が降下する。第２の実施例では
ＣＭＯＳ型伝送ゲート４１及び４２を用いているため、
このような電圧降下を小さくして特性を改善することが
できる。
段としてＮチャネルトランジスタ３１及び３２のみを用
いていた。このため、オンしたときトランジスタ３１及
び３２の閾値分だけ電圧が降下する。第２の実施例では
ＣＭＯＳ型伝送ゲート４１及び４２を用いているため、
このような電圧降下を小さくして特性を改善することが
できる。
【００３２】また、第２の実施例においても出力データ
Ｄ及び／Ｄを直接用いてトランジスタ１６及び１７の導
通を制御しており、ノイズの発生がなく誤動作を防止す
ることができる。
Ｄ及び／Ｄを直接用いてトランジスタ１６及び１７の導
通を制御しており、ノイズの発生がなく誤動作を防止す
ることができる。
【００３３】図３に、本発明の第３の実施例の構成を示
す。本実施例では、信号線１０１及び１０２と入出力回
路１４とを接続するスイッチング手段としてＣＭＯＳ伝
送ゲート７１及び７２を用いている。このＣＭＯＳ型伝
送ゲート７１及び７２の開閉は、出力イネーブル信号以
外のイコライズ信号ＥＱＯＥで制御している。ＣＭＯＳ
型伝送ゲートを構成するトランジスタのうち、Ｎチャネ
ルトランジスタのゲートにはイコライズ信号ＥＱＯＥが
入力され、Ｐチャネルトランジスタのゲートにはインバ
ータ７３で反転された信号／ＥＱＯＥが入力される。
す。本実施例では、信号線１０１及び１０２と入出力回
路１４とを接続するスイッチング手段としてＣＭＯＳ伝
送ゲート７１及び７２を用いている。このＣＭＯＳ型伝
送ゲート７１及び７２の開閉は、出力イネーブル信号以
外のイコライズ信号ＥＱＯＥで制御している。ＣＭＯＳ
型伝送ゲートを構成するトランジスタのうち、Ｎチャネ
ルトランジスタのゲートにはイコライズ信号ＥＱＯＥが
入力され、Ｐチャネルトランジスタのゲートにはインバ
ータ７３で反転された信号／ＥＱＯＥが入力される。
【００３４】さらに、ＣＭＯＳ型伝送ゲート７１及び７
２の出力端の電位を、二つのインバータから成るラッチ
回路５１及び５２で保持する。
２の出力端の電位を、二つのインバータから成るラッチ
回路５１及び５２で保持する。
【００３５】本実施例では、第１及び第２の実施例と同
様な効果が得られるだけでなく、データ出力時に途中で
ＣＭＯＳ型伝送ゲート７１及び７２を閉じても、ラッチ
回路５１及び５２により信号線１０１及び１０２の以前
の電位が保持される。このため、入出力端子１５からの
データの出力に支障を与えず、データ入出力制御に関し
て高い自由度が得られる。
様な効果が得られるだけでなく、データ出力時に途中で
ＣＭＯＳ型伝送ゲート７１及び７２を閉じても、ラッチ
回路５１及び５２により信号線１０１及び１０２の以前
の電位が保持される。このため、入出力端子１５からの
データの出力に支障を与えず、データ入出力制御に関し
て高い自由度が得られる。
【００３６】本発明の第４の実施例によるデータ入出力
制御回路の構成を図４に示す。本実施例は、第３の実施
例と比較して信号線１０１及び１０２をロウレベルにす
るための放電用Ｎチャネルトランジスタ６１及び６２を
さらに付加した点が相違する。このトランジスタ６１及
び６２のゲートには、出力イコライズ信号ＩＯＥＱが入
力される。
制御回路の構成を図４に示す。本実施例は、第３の実施
例と比較して信号線１０１及び１０２をロウレベルにす
るための放電用Ｎチャネルトランジスタ６１及び６２を
さらに付加した点が相違する。このトランジスタ６１及
び６２のゲートには、出力イコライズ信号ＩＯＥＱが入
力される。
【００３７】図５（ａ）〜（ｄ）に、出力データＤ及び
／Ｄ、イコライズ信号／ＥＱＯＥ、出力イコライズ信号
／ＩＯＥＱ、ラッチ回路５１により保持される信号線１
１１及び１１２の電位ＯＵＴＬ及びＯＵＴＨ、入出力端
子１５より出力される出力電位をそれぞれ示す。
／Ｄ、イコライズ信号／ＥＱＯＥ、出力イコライズ信号
／ＩＯＥＱ、ラッチ回路５１により保持される信号線１
１１及び１１２の電位ＯＵＴＬ及びＯＵＴＨ、入出力端
子１５より出力される出力電位をそれぞれ示す。
【００３８】データを出力させる時には、先ずイコライ
ズ信号／ＥＱＯＥをロウレベル（信号ＥＱＯＥをハイレ
ベル）にして、ＣＭＯＳ型伝送ゲート７１及び７２をオ
フさせておく。この状態で、出力イコライズ信号／ＩＯ
ＥＱをハイレベルにしてトランジスタ６１及び６２をオ
ンさせ、信号線１０１及び１０２の電位をロウレベルに
保持する。
ズ信号／ＥＱＯＥをロウレベル（信号ＥＱＯＥをハイレ
ベル）にして、ＣＭＯＳ型伝送ゲート７１及び７２をオ
フさせておく。この状態で、出力イコライズ信号／ＩＯ
ＥＱをハイレベルにしてトランジスタ６１及び６２をオ
ンさせ、信号線１０１及び１０２の電位をロウレベルに
保持する。
【００３９】この後、時点ｔ１よりイコライズ信号／Ｅ
ＱＯＥをハイレベルにしてＣＭＯＳ型伝送ゲート７１及
び７２をオンさせる。この時点ｔ１から、出力イコライ
ズ信号／ＩＯＥＱがロウレベルに立ち下がって放電用ト
ランジスタ２３及び２４をオフする時点ｔ２までの短い
期間Ｔ１は、ＣＭＯＳ型伝送ゲート７１及び７２とトラ
ンジスタ６１及び６２が全てオンしている。この期間Ｔ
１において、信号線１０１及び１０２に残存していた電
荷が放電され、ロウレベルになる。
ＱＯＥをハイレベルにしてＣＭＯＳ型伝送ゲート７１及
び７２をオンさせる。この時点ｔ１から、出力イコライ
ズ信号／ＩＯＥＱがロウレベルに立ち下がって放電用ト
ランジスタ２３及び２４をオフする時点ｔ２までの短い
期間Ｔ１は、ＣＭＯＳ型伝送ゲート７１及び７２とトラ
ンジスタ６１及び６２が全てオンしている。この期間Ｔ
１において、信号線１０１及び１０２に残存していた電
荷が放電され、ロウレベルになる。
【００４０】時点ｔ２より、トランジスタ６１及び６２
がオフし、ＣＭＯＳ型伝送ゲート７１及び７２がオンし
た状態になる。この時点ｔ２から、イコライズ信号／Ｅ
ＱＯＥがロウレベルに切り替わる時間ｔ３までの期間Ｔ
３において、データＤ及び／Ｄが信号線１１１及び１１
２にそれぞれ出力される。
がオフし、ＣＭＯＳ型伝送ゲート７１及び７２がオンし
た状態になる。この時点ｔ２から、イコライズ信号／Ｅ
ＱＯＥがロウレベルに切り替わる時間ｔ３までの期間Ｔ
３において、データＤ及び／Ｄが信号線１１１及び１１
２にそれぞれ出力される。
【００４１】信号線１１１及び１１２に出力されたデー
タＤ及び／Ｄの電位は、イコライズ信号／ＥＱＯＥがロ
ウレベルになりＣＭＯＳ型伝送ゲート７１及び７２がオ
フした時点ｔ３以降も、ラッチ回路５１及び５２により
保持される。この期間Ｔ３においてラッチされた電位
は、入出力回路１４を介して入出力端子１５より外部へ
出力される。
タＤ及び／Ｄの電位は、イコライズ信号／ＥＱＯＥがロ
ウレベルになりＣＭＯＳ型伝送ゲート７１及び７２がオ
フした時点ｔ３以降も、ラッチ回路５１及び５２により
保持される。この期間Ｔ３においてラッチされた電位
は、入出力回路１４を介して入出力端子１５より外部へ
出力される。
【００４２】このように、本実施例によれば、データＤ
及び／Ｄを出力する前に、予めトランジスタ６１及び６
２により信号線１０１及び１０２を放電することで、前
に出力されたデータＤ及び／Ｄがラッチ回路５１及び５
２により保持されていたとしても、信号線１０１及び１
０２へ伝わるのを防ぐことができる。
及び／Ｄを出力する前に、予めトランジスタ６１及び６
２により信号線１０１及び１０２を放電することで、前
に出力されたデータＤ及び／Ｄがラッチ回路５１及び５
２により保持されていたとしても、信号線１０１及び１
０２へ伝わるのを防ぐことができる。
【００４３】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、スイッチング制
御手段として実施例ではＮチャネルトランジスタ、ある
いはＮチャネルトランジスタ及びＰチャネルトランジス
タを組み合わせたＣＭＯＳ型伝送ゲートを用いている
が、データの入出力に応じて信号線と入出力回路との間
のインピーダンスを変えることのできるものであればよ
い。
発明を限定するものではない。例えば、スイッチング制
御手段として実施例ではＮチャネルトランジスタ、ある
いはＮチャネルトランジスタ及びＰチャネルトランジス
タを組み合わせたＣＭＯＳ型伝送ゲートを用いている
が、データの入出力に応じて信号線と入出力回路との間
のインピーダンスを変えることのできるものであればよ
い。
【００４４】また、図４に示された第４の実施例におい
て、データ出力を行う前に、信号線１０１及び１０２を
トランジスタ６１及び６２により放電し、ロウレベルに
保持している。しかし、データ出力前において、必ずし
も信号線１０１及び１０２をロウレベルにする必要はな
く、例えばデータのハイレベルとロウレベルとの中間の
電位にプリチャージしてもよい。
て、データ出力を行う前に、信号線１０１及び１０２を
トランジスタ６１及び６２により放電し、ロウレベルに
保持している。しかし、データ出力前において、必ずし
も信号線１０１及び１０２をロウレベルにする必要はな
く、例えばデータのハイレベルとロウレベルとの中間の
電位にプリチャージしてもよい。
【００４５】
【発明の効果】以上説明したように、本発明のデータ入
出力制御回路は、信号線と入出力回路との間に設けられ
たスイッチング手段が、データ出力時には閉じてデータ
入力時には開くように動作することでデータの入出力を
制御するため、信号線と入出力回路との間に遅延を招く
ゲートが存在せず出力速度が高速化され、さらにゲート
のような充放電を行う要素が不必要なため誤動作が防止
される。
出力制御回路は、信号線と入出力回路との間に設けられ
たスイッチング手段が、データ出力時には閉じてデータ
入力時には開くように動作することでデータの入出力を
制御するため、信号線と入出力回路との間に遅延を招く
ゲートが存在せず出力速度が高速化され、さらにゲート
のような充放電を行う要素が不必要なため誤動作が防止
される。
【図１】本発明の第１の実施例によるデータ入出力制御
回路の構成を示した回路図。
回路の構成を示した回路図。
【図２】本発明の第２の実施例によるデータ入出力制御
回路の構成を示した回路図。
回路の構成を示した回路図。
【図３】本発明の第３の実施例によるデータ入出力制御
回路の構成を示した回路図。
回路の構成を示した回路図。
【図４】本発明の第４の実施例によるデータ入出力制御
回路の構成を示した回路図。
回路の構成を示した回路図。
【図５】同データ入出力回路における各信号の波形を示
したタイミングチャート。
したタイミングチャート。
【図６】従来のデータ入出力制御回路の構成を示した回
路図。
路図。
【図７】従来の他のデータ入出力制御回路の構成を示し
た回路図。
た回路図。
１４ 入出力回路 １５ 入出力端子 １６，１７，２３，２４，３１，３２，６１，６２ Ｎ
チャネルトランジスタ ４１，４２，７１，７２ ＣＭＯＳ型伝送ゲート ５１，５２ ラッチ回路 ７３ インバータ １０１〜１０５，１１１，１１２ 信号線
チャネルトランジスタ ４１，４２，７１，７２ ＣＭＯＳ型伝送ゲート ５１，５２ ラッチ回路 ７３ インバータ １０１〜１０５，１１１，１１２ 信号線
Claims (4)
- 【請求項１】外部との間でデータの入力又は出力を行う
入出力回路と、 前記入出力回路がデータの出力を行う時、内部で発生さ
れ信号線により転送されたデータを前記入出力回路へ与
え、前記入出力回路がデータの入力を行う時、前記入出
力回路と前記信号線との間をハイインピーダンス状態に
する出力回路とを備え、 前記出力回路は、前記信号線と前記入出力回路との間に
スイッチング手段を有し、このスイッチング手段は、前
記入出力回路がデータの出力を行う時は閉じ、前記入出
力回路がデータの入力を行う時は開くように動作するこ
とを特徴とするデータ入出力制御回路。 - 【請求項２】前記スイッチング手段は、ＣＭＯＳ型伝送
ゲートであることを特徴とする請求項１記載のデータ入
出力制御回路。 - 【請求項３】前記スイッチング手段と前記入出力回路と
の間に、前記スイッチング手段から出力されたデータを
保持するラッチ回路をさらに備えることを特徴とする請
求項１記載のデータ入出力制御回路。 - 【請求項４】前記信号線と前記スイッチング手段との間
に、前記入出力回路がデータの出力を行う前に前記信号
線の電位を所定の電位に保持する手段をさらに備えるこ
とを特徴とする請求項１記載のデータ入出力制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030760A JPH06244709A (ja) | 1993-02-19 | 1993-02-19 | データ入出力制御回路 |
| US08/198,066 US5430391A (en) | 1993-02-19 | 1994-02-18 | Data input/output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030760A JPH06244709A (ja) | 1993-02-19 | 1993-02-19 | データ入出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244709A true JPH06244709A (ja) | 1994-09-02 |
Family
ID=12312647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030760A Pending JPH06244709A (ja) | 1993-02-19 | 1993-02-19 | データ入出力制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430391A (ja) |
| JP (1) | JPH06244709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006276541A (ja) * | 2005-03-30 | 2006-10-12 | Hitachi Displays Ltd | 表示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211758B1 (ko) * | 1995-08-18 | 1999-08-02 | 윤종용 | 멀티 파워를 사용하는 데이터 출력버퍼 |
| US6181165B1 (en) * | 1998-03-09 | 2001-01-30 | Siemens Aktiengesellschaft | Reduced voltage input/reduced voltage output tri-state buffers |
| US6222413B1 (en) * | 1999-03-16 | 2001-04-24 | International Business Machines Corporation | Receiver assisted net driver circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| KR930004353B1 (ko) * | 1990-04-26 | 1993-05-26 | 한국전기통신공사 | BiCMOS의 제삼상태 출력회로 |
| IT1240012B (it) * | 1990-04-27 | 1993-11-27 | St Microelectronics Srl | Stadio d'uscita dati, del tipo cosiddetto buffer,a ridotto rumore verso massa per circuiti logici di tipo cmos |
| US5109166A (en) * | 1990-04-30 | 1992-04-28 | International Business Machines Corporation | Sinusoidal signal generator |
-
1993
- 1993-02-19 JP JP5030760A patent/JPH06244709A/ja active Pending
-
1994
- 1994-02-18 US US08/198,066 patent/US5430391A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006276541A (ja) * | 2005-03-30 | 2006-10-12 | Hitachi Displays Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5430391A (en) | 1995-07-04 |
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