JPH0414440B2 - - Google Patents
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- JPH0414440B2 JPH0414440B2 JP58117067A JP11706783A JPH0414440B2 JP H0414440 B2 JPH0414440 B2 JP H0414440B2 JP 58117067 A JP58117067 A JP 58117067A JP 11706783 A JP11706783 A JP 11706783A JP H0414440 B2 JPH0414440 B2 JP H0414440B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- clock signal
- stage
- gate input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
によつて形成されるシフトレジスタに関するもの
である。
によつて形成されるシフトレジスタに関するもの
である。
従来単チヤネル電界効果トランジストを用いた
シフトレジスタは幾つかの形式が公知であり、実
用に供されているが、構造が簡単であれば、直流
的な電流消費をともない、Ｅ／Ｅ型（エンハンス
メント駆動トランジスタ／エンハンスメント負荷
トランジスタ型）インバータを基本とするもので
あれば、駆動トランジスタのチヤネル幅／チヤネ
ル長比を負荷トランジスタよりかなり大きくとら
なくてはならず、Ｅ／Ｄ型（エンハンスメント駆
動トランジスタ／デプレツシヨン負荷トランジス
タ型）インバータを基本とするものであれば、負
荷トランジスタの闘値電圧を負方向にあまり大き
くしないような工程制御が必要であつた。また、
電流消費の少ないダイナミツク回路では、多数の
制御クロツクを必要としていた。
シフトレジスタは幾つかの形式が公知であり、実
用に供されているが、構造が簡単であれば、直流
的な電流消費をともない、Ｅ／Ｅ型（エンハンス
メント駆動トランジスタ／エンハンスメント負荷
トランジスタ型）インバータを基本とするもので
あれば、駆動トランジスタのチヤネル幅／チヤネ
ル長比を負荷トランジスタよりかなり大きくとら
なくてはならず、Ｅ／Ｄ型（エンハンスメント駆
動トランジスタ／デプレツシヨン負荷トランジス
タ型）インバータを基本とするものであれば、負
荷トランジスタの闘値電圧を負方向にあまり大き
くしないような工程制御が必要であつた。また、
電流消費の少ないダイナミツク回路では、多数の
制御クロツクを必要としていた。
本発明は上記の点を考慮し、制御クロツク数が
少なく、その配置の工夫されたダイナミツク型シ
フトレジスタを提供することを目的とするもので
ある。
少なく、その配置の工夫されたダイナミツク型シ
フトレジスタを提供することを目的とするもので
ある。
その目的を達成するために、本発明のシフトレ
ジスタは、負荷トランジスタにより定常的に出力
端をつりあげようとする代りに、クロツク制御さ
れたトランジスタで出力端をプリチヤージし、そ
のタイミングとははずれた別のクロツクで制御さ
れたトランジスタで、前段からの出力またはデー
タ信号をゲート入力とするトランジスタを直列に
スイツチングし、出力端電位を変化させる形式を
用い、その制御クロツク数を３種もしくは２種
（反転信号を含む）使用する。更に詳しくは、前
記形式の回路を複数段連結し、ある１段の回路
の、前段出力またはデータ信号を入力とするトラ
ンジスタに直列接続されるトランジスタを制御す
るクロツク信号を、該段の出力を次段の対応する
トランジスタに入力する際必要に応じて設けられ
た介するトランジスタを開閉するクロツク信号、
及び／又は次段の出力端をプリチヤージするトラ
ンジスタを制御するクロツク信号とし、クロツク
信号の配置と組合せに特徴を有している。
ジスタは、負荷トランジスタにより定常的に出力
端をつりあげようとする代りに、クロツク制御さ
れたトランジスタで出力端をプリチヤージし、そ
のタイミングとははずれた別のクロツクで制御さ
れたトランジスタで、前段からの出力またはデー
タ信号をゲート入力とするトランジスタを直列に
スイツチングし、出力端電位を変化させる形式を
用い、その制御クロツク数を３種もしくは２種
（反転信号を含む）使用する。更に詳しくは、前
記形式の回路を複数段連結し、ある１段の回路
の、前段出力またはデータ信号を入力とするトラ
ンジスタに直列接続されるトランジスタを制御す
るクロツク信号を、該段の出力を次段の対応する
トランジスタに入力する際必要に応じて設けられ
た介するトランジスタを開閉するクロツク信号、
及び／又は次段の出力端をプリチヤージするトラ
ンジスタを制御するクロツク信号とし、クロツク
信号の配置と組合せに特徴を有している。
本発明の第１の実施例を第１図に示す。第１図
回路は複数段（図では６段）の回路接続により構
成される、ある１段の回路（図では４段目）は第
１のクロツク信号CL１をゲート入力とし、出力
端Ｑ４をVDDにプリチヤージするトランジスタ１
１と、第２のクロツク信号CL２をゲート入力と
するトランジスタ１２及び前段出力Ｑ３、または
１段目においてはデータ信号Ｄをゲート入力とす
るトランジスタとの直列接続から成り、次段の回
路（図では５段目）は第２のクロツク信号CL２
をゲート入力とし出力端Ｑ５をVDDプリチヤージ
するトランジスタ１４と、第３のクロツク信号
CL３をゲート入力とするトランジスタ１５及び
前段出力Ｑ４をゲート入力とするトランジスタ１
６との直列接続から構成されたシフトレジスタで
ある。この実施例において、トランジスタ１２と
１３、１５と１６に代表される部分は複数段回路
においてそれぞれ交換して配置することができ、
Ｎチヤネル型トランジスタによる構成は、電源電
位VDDと接地電位を入換えることでＰチヤネル型
トランジスタの構成にできる。このことは第２番
目以降の実施例においても同様である。第２図に
示した第１図シフトレジスタのタイミングチヤー
トによれば、データの転送される様子が明瞭にわ
かる。斜線で示した部分が各段毎に反転しながら
転送されている。クロツク信号の高電位VGGは、
（VDD＋トランジスタの闘値電圧）以上に選ばれ、
各段の出力はVDDと接地電位間をフルスイングす
る信号となつている。
回路は複数段（図では６段）の回路接続により構
成される、ある１段の回路（図では４段目）は第
１のクロツク信号CL１をゲート入力とし、出力
端Ｑ４をVDDにプリチヤージするトランジスタ１
１と、第２のクロツク信号CL２をゲート入力と
するトランジスタ１２及び前段出力Ｑ３、または
１段目においてはデータ信号Ｄをゲート入力とす
るトランジスタとの直列接続から成り、次段の回
路（図では５段目）は第２のクロツク信号CL２
をゲート入力とし出力端Ｑ５をVDDプリチヤージ
するトランジスタ１４と、第３のクロツク信号
CL３をゲート入力とするトランジスタ１５及び
前段出力Ｑ４をゲート入力とするトランジスタ１
６との直列接続から構成されたシフトレジスタで
ある。この実施例において、トランジスタ１２と
１３、１５と１６に代表される部分は複数段回路
においてそれぞれ交換して配置することができ、
Ｎチヤネル型トランジスタによる構成は、電源電
位VDDと接地電位を入換えることでＰチヤネル型
トランジスタの構成にできる。このことは第２番
目以降の実施例においても同様である。第２図に
示した第１図シフトレジスタのタイミングチヤー
トによれば、データの転送される様子が明瞭にわ
かる。斜線で示した部分が各段毎に反転しながら
転送されている。クロツク信号の高電位VGGは、
（VDD＋トランジスタの闘値電圧）以上に選ばれ、
各段の出力はVDDと接地電位間をフルスイングす
る信号となつている。
CL１がVGGとなると、１１がオンし、出力端Ｑ
４をVDDにつり上げる。CL１が接地となりCL２
がVGGとなると、１１はオフし、１２がオンし、
１３のゲート電位に応じてＱ４の電位を定める。
Ｑ３がVDDであればＱ４は接地となり、Ｑ３が接
地であればＱ４はVDDにダイナミツクホールドさ
れる。同時にCL２で１４はオンし、次段の出力
端Ｑ５をVDDにつり上げる。CL２が接地となり
CL３がVGGとなると、１２，１４はオフし、１５
がオンする。Ｑ４は以前の電位にダイナミツクホ
ールドされるとともに、Ｑ５はＱ４の反転された
電位となり、結果的には、CL３及びCL２の立ち
上がりエツジ間の時間ｔだけ遅れてデータがシフ
トされることになる。
４をVDDにつり上げる。CL１が接地となりCL２
がVGGとなると、１１はオフし、１２がオンし、
１３のゲート電位に応じてＱ４の電位を定める。
Ｑ３がVDDであればＱ４は接地となり、Ｑ３が接
地であればＱ４はVDDにダイナミツクホールドさ
れる。同時にCL２で１４はオンし、次段の出力
端Ｑ５をVDDにつり上げる。CL２が接地となり
CL３がVGGとなると、１２，１４はオフし、１５
がオンする。Ｑ４は以前の電位にダイナミツクホ
ールドされるとともに、Ｑ５はＱ４の反転された
電位となり、結果的には、CL３及びCL２の立ち
上がりエツジ間の時間ｔだけ遅れてデータがシフ
トされることになる。
第３図に構成を示し、第４図にタイミングチヤ
ートを掲げてあるのは、第２の実施例である、第
３図回路は複数段の回路接続により構成され、あ
る１段の回路（図では４段目）は第１のクロツク
信号CL１をゲート入力とし、出力端Ｑ４をVDDに
プリチヤージするトランジスタ２１と、第２のク
ロツク信号CL２をゲート入力とするトランジス
タ２２、及び前段からの出力（トランジスタ２７
を介してのＱ３出力、または１段目においてはデ
ータ信号Ｄをゲート入力とするトランジスタ２３
との直列接続から成り、次段の回路（図では５段
目）は第３のクロツク信号CL３をゲート入力と
し出力端Ｑ５をVDDにプリチヤージするトランジ
スタ２４と、第１のクロツク信号CL１をゲート
入力とするトランジスタ２５、及び第２のクロツ
ク信号で開閉されるトランジスタ２８を介して前
段からの出力Ｑ４をゲート入力とするトランジス
タ２６との直列接続から構成されたシフトレジス
タである。
ートを掲げてあるのは、第２の実施例である、第
３図回路は複数段の回路接続により構成され、あ
る１段の回路（図では４段目）は第１のクロツク
信号CL１をゲート入力とし、出力端Ｑ４をVDDに
プリチヤージするトランジスタ２１と、第２のク
ロツク信号CL２をゲート入力とするトランジス
タ２２、及び前段からの出力（トランジスタ２７
を介してのＱ３出力、または１段目においてはデ
ータ信号Ｄをゲート入力とするトランジスタ２３
との直列接続から成り、次段の回路（図では５段
目）は第３のクロツク信号CL３をゲート入力と
し出力端Ｑ５をVDDにプリチヤージするトランジ
スタ２４と、第１のクロツク信号CL１をゲート
入力とするトランジスタ２５、及び第２のクロツ
ク信号で開閉されるトランジスタ２８を介して前
段からの出力Ｑ４をゲート入力とするトランジス
タ２６との直列接続から構成されたシフトレジス
タである。
CL１がVGGとなると、２１がオンし、出力端Ｑ
４をVDDにつり上げる。CL１が接地となりCL２
がVGGとなると２１はオフし、２２，２８がオン
し、２３のゲート電位に応じてＱ４及び２６のゲ
ート電位を定める。２３のゲート電位がVDD近傍
であればＱ４は接地となり、２３のゲート電位が
接地であればVDD近傍にダイナミツクホールドさ
れる。CL２が接地となりCL３がVGGとなると２
２，２３はオフし、２７，２４がオンし２３のゲ
ート電位が定められるとともに、次段の出力端Ｑ
５をVDDにつり上げる。CL３が接地となりCL１
がVGGとなると、２７，２４はオフし、２１，２
５がオンする。Ｑ４はVDDにつり上げられるとと
もに、Ｑ５は２６のゲート電位の反転された電位
となり、結果として、CL１及びCL２の立ち上が
りエツジ間の時間ｔだけ遅れてデータがシフトさ
れる。第３図において出力端に付加されている容
量は、出力端電位をトランジスタを介して次段の
ゲートに入力する際、電荷再分布による電位降下
を少なくするためであるが、この出力端をトラン
ジスタのゲートに入力し、バツフアしてとり出す
場合等では、付加したトランジスタのゲート容量
で置換することができる。
４をVDDにつり上げる。CL１が接地となりCL２
がVGGとなると２１はオフし、２２，２８がオン
し、２３のゲート電位に応じてＱ４及び２６のゲ
ート電位を定める。２３のゲート電位がVDD近傍
であればＱ４は接地となり、２３のゲート電位が
接地であればVDD近傍にダイナミツクホールドさ
れる。CL２が接地となりCL３がVGGとなると２
２，２３はオフし、２７，２４がオンし２３のゲ
ート電位が定められるとともに、次段の出力端Ｑ
５をVDDにつり上げる。CL３が接地となりCL１
がVGGとなると、２７，２４はオフし、２１，２
５がオンする。Ｑ４はVDDにつり上げられるとと
もに、Ｑ５は２６のゲート電位の反転された電位
となり、結果として、CL１及びCL２の立ち上が
りエツジ間の時間ｔだけ遅れてデータがシフトさ
れる。第３図において出力端に付加されている容
量は、出力端電位をトランジスタを介して次段の
ゲートに入力する際、電荷再分布による電位降下
を少なくするためであるが、この出力端をトラン
ジスタのゲートに入力し、バツフアしてとり出す
場合等では、付加したトランジスタのゲート容量
で置換することができる。
構成を第５図に、タイミングチヤートを第６図
に示したのは、第３の実施例である。第５図回路
は複数段の回路接続により構成され、ある１段の
回路（図では３段目）は第１のクロツク信号CL
１をゲート入力とし、出力端Ｑ３をVDDにプリチ
ヤージするトランジスタ３１と、第２のクロツク
信号CL２をゲート入力とするトランジスタ３２、
及び前段からの出力（第３のクロツク信号CL３
で開閉されるトランジスタ３７を介してのＱ２出
力、または１段目においてはデータ信号Ｄをゲー
トとするトランジスタ３３との直列接続から成
り、次段の回路（図では４段目）は第１のクロツ
ク信号CL１をゲート入力とし出力端Ｑ４をVDDに
プリチヤージするトランジスタ３４と、第３のク
ロツク信号CL３をゲート入力とするトランジス
タ３５、及び前段からの出力Ｑ３をゲート入力と
するトランジスタ３６との直列接続から構成され
たシフトレジスタである。
に示したのは、第３の実施例である。第５図回路
は複数段の回路接続により構成され、ある１段の
回路（図では３段目）は第１のクロツク信号CL
１をゲート入力とし、出力端Ｑ３をVDDにプリチ
ヤージするトランジスタ３１と、第２のクロツク
信号CL２をゲート入力とするトランジスタ３２、
及び前段からの出力（第３のクロツク信号CL３
で開閉されるトランジスタ３７を介してのＱ２出
力、または１段目においてはデータ信号Ｄをゲー
トとするトランジスタ３３との直列接続から成
り、次段の回路（図では４段目）は第１のクロツ
ク信号CL１をゲート入力とし出力端Ｑ４をVDDに
プリチヤージするトランジスタ３４と、第３のク
ロツク信号CL３をゲート入力とするトランジス
タ３５、及び前段からの出力Ｑ３をゲート入力と
するトランジスタ３６との直列接続から構成され
たシフトレジスタである。
CL１がVGGとなると、３１，３４がオンし、出
力端Ｑ３，Ｑ４をVDDにつり上げる。CL１が接地
となりCL２がVGGとなると３１，３４はオフし、
３２がオンし、３３のゲート電位に応じてＱ３の
電位を定める。３３のゲート電位がVDD近傍であ
ればＱ３は接地となり、３３のゲート電位が接地
であればＱ３はVDDにダイナミツクホールドされ
る。CL２が接地となりCL３がVGGとなると３２
はオフし３５，３７がオンし３３のゲート電位が
定められ、Ｑ３の電位は以前の電位にダイナミツ
クホールドされるとともに、Ｑ４はＱ３のほぼ反
転された電位となり、結果的には、CL３及びCL
２の立ち上がりエツジ間の時間ｔ１だけ遅れてデ
ータがシフトされる。ほぼ同様にして４段目から
５段目にはCL２及びCL３の立ち上がりエツジ間
の時間ｔ２だけ遅れてデータがシフトされる。
力端Ｑ３，Ｑ４をVDDにつり上げる。CL１が接地
となりCL２がVGGとなると３１，３４はオフし、
３２がオンし、３３のゲート電位に応じてＱ３の
電位を定める。３３のゲート電位がVDD近傍であ
ればＱ３は接地となり、３３のゲート電位が接地
であればＱ３はVDDにダイナミツクホールドされ
る。CL２が接地となりCL３がVGGとなると３２
はオフし３５，３７がオンし３３のゲート電位が
定められ、Ｑ３の電位は以前の電位にダイナミツ
クホールドされるとともに、Ｑ４はＱ３のほぼ反
転された電位となり、結果的には、CL３及びCL
２の立ち上がりエツジ間の時間ｔ１だけ遅れてデ
ータがシフトされる。ほぼ同様にして４段目から
５段目にはCL２及びCL３の立ち上がりエツジ間
の時間ｔ２だけ遅れてデータがシフトされる。
第７図に構成を、第８図にタイミングチヤート
を示したのは第４の実施例である。第７図回路は
複数段の回路接続により構成され、ある１段の回
路（図では３段目）は第１のクロツク信号CL１
をゲート入力とし、出力端Ｑ３をVDDにプリチヤ
ーズするトランジスタ４１と、第２のクロツク信
号CL２をゲート入力とするトランジスタ４２、
及び前段からの出力（第１のクロツク信号CL１
で開閉されるトランジスタ４７を介してのＱ２出
力、または１段目においてはデータ信号Ｄをゲー
ト入力とするトランジスタ４３との直列接続から
成り、次段の回路（図では４段目）は第２のクロ
ツク信号CL２をゲート入力とし、出力端Ｑ４を
VDDにプリチヤージするトランジスタ４４と、第
１のクロツク信号CL１をゲート入力とするトラ
ンジスタ４５及び第２のクロツク信号で開閉され
るトランジスタ４８を介して前段からの出力Ｑ３
をゲート入力とするトランジスタ４６との直列接
続から構成されたシフトレジスタである。
を示したのは第４の実施例である。第７図回路は
複数段の回路接続により構成され、ある１段の回
路（図では３段目）は第１のクロツク信号CL１
をゲート入力とし、出力端Ｑ３をVDDにプリチヤ
ーズするトランジスタ４１と、第２のクロツク信
号CL２をゲート入力とするトランジスタ４２、
及び前段からの出力（第１のクロツク信号CL１
で開閉されるトランジスタ４７を介してのＱ２出
力、または１段目においてはデータ信号Ｄをゲー
ト入力とするトランジスタ４３との直列接続から
成り、次段の回路（図では４段目）は第２のクロ
ツク信号CL２をゲート入力とし、出力端Ｑ４を
VDDにプリチヤージするトランジスタ４４と、第
１のクロツク信号CL１をゲート入力とするトラ
ンジスタ４５及び第２のクロツク信号で開閉され
るトランジスタ４８を介して前段からの出力Ｑ３
をゲート入力とするトランジスタ４６との直列接
続から構成されたシフトレジスタである。
CL１がVGGとなると、４１，４７がオンし、出
力端Ｑ３をVDDにつり上げ、４３のゲート電位を
定める。CL１が接地となりCL２がVGGとなると
４１，４５，４７はオフし、４２，４４，４８が
オンし、Ｑ３すなわち４６のゲート電位を定め
る。４３のゲート電位がVDD近傍であればＱ３は
接地となり、４３のゲート電位が接地であればＱ
３はVDD近傍にダイナミツクホールドされる。同
時に次段出力Ｑ４がVDDにプリチヤージされる。
CL２が接地となりCL１がVGGとなると、４２，
４４，４８はオフし、４１，４５，４７がオン
し、４３のゲート電位が定められ、４６のゲート
電位が以前の電位にダイナミツクホールドされる
とともに、Ｑ４はトランジスタ４６のゲート電位
の反転された電位となる。結果的にはCL１及び
CL２の立ち上がりエツジ間の時間ｔだけ遅れて
データがシフトされる。特に第７図回路は２相ク
ロツク型のシフトレジスタであり、第２のクロツ
ク信号CL２は第１のクロツク信号CL１の反転信
号とすることができる。
力端Ｑ３をVDDにつり上げ、４３のゲート電位を
定める。CL１が接地となりCL２がVGGとなると
４１，４５，４７はオフし、４２，４４，４８が
オンし、Ｑ３すなわち４６のゲート電位を定め
る。４３のゲート電位がVDD近傍であればＱ３は
接地となり、４３のゲート電位が接地であればＱ
３はVDD近傍にダイナミツクホールドされる。同
時に次段出力Ｑ４がVDDにプリチヤージされる。
CL２が接地となりCL１がVGGとなると、４２，
４４，４８はオフし、４１，４５，４７がオン
し、４３のゲート電位が定められ、４６のゲート
電位が以前の電位にダイナミツクホールドされる
とともに、Ｑ４はトランジスタ４６のゲート電位
の反転された電位となる。結果的にはCL１及び
CL２の立ち上がりエツジ間の時間ｔだけ遅れて
データがシフトされる。特に第７図回路は２相ク
ロツク型のシフトレジスタであり、第２のクロツ
ク信号CL２は第１のクロツク信号CL１の反転信
号とすることができる。
以上述べた本発明のシフトレジスタは、少数の
クロツクで転送が制御される、低消費電流のダイ
ナミツクシフトレジスタを実現したものである
が、以下に述べるように出力にバツフア手段を付
加し、波形整形またはインピーダンス変換して取
り出すことができる。
クロツクで転送が制御される、低消費電流のダイ
ナミツクシフトレジスタを実現したものである
が、以下に述べるように出力にバツフア手段を付
加し、波形整形またはインピーダンス変換して取
り出すことができる。
第９図に示した本発明の第５の実施例は、第１
の実施例を元にしたもので、複数段の回路接続に
より構成され、ある１段の回路（図では１段目）
が、該段の出力端Ｑ１をプリチヤージするクロツ
ク信号CL１とは異なる信号（クロツク信号CL
３）を容量５２を介してドレインに接続し、出力
信号Ｑ１をゲート入力とするトランジスタ５１を
備えており、更に、同信号Ｑ１をゲート入力とす
るトランジスタ５３と、５２の片側電極をゲート
入力とするトランジスタ５４の直列接続により５
１の出力をインピーダンス変換して取り出してい
るＰ１。
の実施例を元にしたもので、複数段の回路接続に
より構成され、ある１段の回路（図では１段目）
が、該段の出力端Ｑ１をプリチヤージするクロツ
ク信号CL１とは異なる信号（クロツク信号CL
３）を容量５２を介してドレインに接続し、出力
信号Ｑ１をゲート入力とするトランジスタ５１を
備えており、更に、同信号Ｑ１をゲート入力とす
るトランジスタ５３と、５２の片側電極をゲート
入力とするトランジスタ５４の直列接続により５
１の出力をインピーダンス変換して取り出してい
るＰ１。
Ｑ１がVDDであれば５１，５３がオンし、５１
のドレイン電位が接地となるので、CL３の波形
が変化しても５２により導かれた微分波形は５４
をオンさせず、Ｐ１は接地となる。CL２がVGGと
なりＱ１が接地となると、５１，５３はオフす
る。CL２が接地となりCL３がVGGとなると、５
１，５３はオフのままでCL３の電位が５１のド
レインにあらわれるために５４がオンしＰ１は
VDDとなる。CL３が接地となりCL１がVGGとなる
と、５１のドレイン電位が接地となり、５４はオ
フし、５１，５３がオンしてＰ１は接地となる。
のドレイン電位が接地となるので、CL３の波形
が変化しても５２により導かれた微分波形は５４
をオンさせず、Ｐ１は接地となる。CL２がVGGと
なりＱ１が接地となると、５１，５３はオフす
る。CL２が接地となりCL３がVGGとなると、５
１，５３はオフのままでCL３の電位が５１のド
レインにあらわれるために５４がオンしＰ１は
VDDとなる。CL３が接地となりCL１がVGGとなる
と、５１のドレイン電位が接地となり、５４はオ
フし、５１，５３がオンしてＰ１は接地となる。
同様な構成を第１の実施例の第３段目、第５段
目に第９図のようにとることにより、第１０図タ
イミングチヤートに示すように波形整形されたシ
フトレジスタ出力Ｐ１，Ｐ２，Ｐ３を得ることが
できる。
目に第９図のようにとることにより、第１０図タ
イミングチヤートに示すように波形整形されたシ
フトレジスタ出力Ｐ１，Ｐ２，Ｐ３を得ることが
できる。
第１１図に構成を示し、第１２図にタイミング
チヤートを掲げてあるのは第６の実施例である。
これは第４の実施例を元にしたものであつて、複
数段の回路接続により構成され、ある１段の回路
（図では１段目）が、出力信号Ｑ１をゲート入力
とするトランジスタ６１，６３と、該段の出力端
Ｑ１をプリチヤージするクロツク信号とは異なる
信号CL２′を容量６２を介して６１のドレイン及
び６４のゲートに接続し、６３と６４とを直列接
続したバツフア出段を有している。CL２′は、出
力端Ｑ１をプリチヤージするクロツク信号とは異
なるクロツク信号または遅延されたクロツク信号
とすることができ、この実施例ではクロツク信号
CL２の遅延された信号を用いている。
チヤートを掲げてあるのは第６の実施例である。
これは第４の実施例を元にしたものであつて、複
数段の回路接続により構成され、ある１段の回路
（図では１段目）が、出力信号Ｑ１をゲート入力
とするトランジスタ６１，６３と、該段の出力端
Ｑ１をプリチヤージするクロツク信号とは異なる
信号CL２′を容量６２を介して６１のドレイン及
び６４のゲートに接続し、６３と６４とを直列接
続したバツフア出段を有している。CL２′は、出
力端Ｑ１をプリチヤージするクロツク信号とは異
なるクロツク信号または遅延されたクロツク信号
とすることができ、この実施例ではクロツク信号
CL２の遅延された信号を用いている。
Ｑ１がVDDであれば６１，６３がオンし、６１
のドレイン電位が接地となるので６４はオフし、
Ｐ１は接地となる。CL２がVGGとなり、データ信
号に応じてＱ１が接地となると、６１，６３はオ
フする。続いてCL２′がVGGとなると６４がオン
し、Ｐ１はVDDとなる。CL２，CL２′が接地とな
り、CL１がVGGとなると、６４はオフし、６１，
６３がオンしてＰ１は接地となる。
のドレイン電位が接地となるので６４はオフし、
Ｐ１は接地となる。CL２がVGGとなり、データ信
号に応じてＱ１が接地となると、６１，６３はオ
フする。続いてCL２′がVGGとなると６４がオン
し、Ｐ１はVDDとなる。CL２，CL２′が接地とな
り、CL１がVGGとなると、６４はオフし、６１，
６３がオンしてＰ１は接地となる。
構成を第１３図に、タイミングチヤートを第１
４図に示したのは第７の実施例である。これは第
１の実施例を元にしたものであつて、複数段の回
路接続により構成され、ある１段の回路（図では
１段目）が、出力信号Ｑ１をゲート入力とするト
ランジスタ７１，７３と、該段の出力端Ｑ１をプ
リチヤージするクロツク信号とは異なる信号（ク
ロツク信号CL１３）を容量７２を介して７１の
ドレイン及び７４のゲートに接続し、７３と７４
及び前記異なる信号CL３またはクロツク信号CL
２のいずれか（図では両方使用）をゲート入力と
するトランジスタ７５，７６とを直列接続したバ
ツフア手段を有している。
４図に示したのは第７の実施例である。これは第
１の実施例を元にしたものであつて、複数段の回
路接続により構成され、ある１段の回路（図では
１段目）が、出力信号Ｑ１をゲート入力とするト
ランジスタ７１，７３と、該段の出力端Ｑ１をプ
リチヤージするクロツク信号とは異なる信号（ク
ロツク信号CL１３）を容量７２を介して７１の
ドレイン及び７４のゲートに接続し、７３と７４
及び前記異なる信号CL３またはクロツク信号CL
２のいずれか（図では両方使用）をゲート入力と
するトランジスタ７５，７６とを直列接続したバ
ツフア手段を有している。
Ｑ１がVDDであれば７１，７３がオンし、７１
のドレイン電位が接地となるので７４はオフす
る。CL２，CL３が接地であれば７５，７６もオ
フするのでＰ１は以前の電位をダイナミツクホー
ルドし接地電位となつている。
のドレイン電位が接地となるので７４はオフす
る。CL２，CL３が接地であれば７５，７６もオ
フするのでＰ１は以前の電位をダイナミツクホー
ルドし接地電位となつている。
CL２がVGGとなり、データ信号に応じてＱ１が
接地となると、７１，７３はオフし、７６がオン
し、Ｐ１は接地電位をホールドし続ける。CL２
が接地となりCL３がVGGとなると、７１，７３，
７６はオフで、７４，７５がオンし、Ｐ１はVDD
となる。CL３が接地となり、CL１がVGGとなる
と、Ｑ１はVDDとなり、７１，７３がオンし、７
４，７５，７６はオフし、Ｐ１はVDDをホールド
し続ける。CL１が接地となり、CL２がVGGとな
り、データ信号が接地であれば、Ｑ１はVDDのま
まであり、７１，７３，７６はオンで、７４がオ
フであるからＰ１は接地となる。第１４図には第
５の実施例の第１０図のパルス幅の倍程度のパル
ス幅が得られている。
接地となると、７１，７３はオフし、７６がオン
し、Ｐ１は接地電位をホールドし続ける。CL２
が接地となりCL３がVGGとなると、７１，７３，
７６はオフで、７４，７５がオンし、Ｐ１はVDD
となる。CL３が接地となり、CL１がVGGとなる
と、Ｑ１はVDDとなり、７１，７３がオンし、７
４，７５，７６はオフし、Ｐ１はVDDをホールド
し続ける。CL１が接地となり、CL２がVGGとな
り、データ信号が接地であれば、Ｑ１はVDDのま
まであり、７１，７３，７６はオンで、７４がオ
フであるからＰ１は接地となる。第１４図には第
５の実施例の第１０図のパルス幅の倍程度のパル
ス幅が得られている。
第１５図に構成を、第１６図にタイミングチヤ
ートを示したのは第８の実施例である。これは第
４の実施例を元にしたものであつて、複数段の回
路接続により構成され、ある１段の回路（図では
１段目）が、出力信号Ｑ１をゲート入力とするト
ランジスタ８１，８３と、該段の出力端をプリチ
ヤージするクロツク信号とは異なる信号CL２′を
容量８２を介して８１のドレイン及び８４のゲー
トに接続し、８３と８４及びクロツク信号CL２
をゲート入力とするトランジスタ８５とを直列接
続したバツフア手段を有している。CL２′は第６
の実施例と同様にCL２の遅延された信号である。
ートを示したのは第８の実施例である。これは第
４の実施例を元にしたものであつて、複数段の回
路接続により構成され、ある１段の回路（図では
１段目）が、出力信号Ｑ１をゲート入力とするト
ランジスタ８１，８３と、該段の出力端をプリチ
ヤージするクロツク信号とは異なる信号CL２′を
容量８２を介して８１のドレイン及び８４のゲー
トに接続し、８３と８４及びクロツク信号CL２
をゲート入力とするトランジスタ８５とを直列接
続したバツフア手段を有している。CL２′は第６
の実施例と同様にCL２の遅延された信号である。
Ｑ１がVDDであれば８１，８３がオンし、８１
のドレイン電位が接地となるので８４はオフす
る。CL２が接地であれば８５もオフするのでＰ
１は以前の接地電位をダイナミツクホールドして
いる。CL２がVGGとなり、データ信号に応じてＱ
１が接地となると、８１，８３はオフし８５がオ
ンする。続いてCL２′がVGGとなると８４がオン
し、Ｐ１はVDDとなる。CL２が接地となると８５
がオフし、続いてCL２′が接地、CL１がVGGとな
ると、Ｑ１がVDDとなり、８４はオフし、８１，
８３がオンする。Ｐ１はVDDをホールドし続けて
いる。CL１が接地となりCL２がVGGとなり、デ
ータ信号が接地であれば、Ｑ１はVDDのままであ
り、８１，８３，８５がオン、８４がオフである
から、Ｐ１は接地となる。第１５図には第６の実
施例の第１２図のパルス幅の倍程度のパルス幅が
得られている。
のドレイン電位が接地となるので８４はオフす
る。CL２が接地であれば８５もオフするのでＰ
１は以前の接地電位をダイナミツクホールドして
いる。CL２がVGGとなり、データ信号に応じてＱ
１が接地となると、８１，８３はオフし８５がオ
ンする。続いてCL２′がVGGとなると８４がオン
し、Ｐ１はVDDとなる。CL２が接地となると８５
がオフし、続いてCL２′が接地、CL１がVGGとな
ると、Ｑ１がVDDとなり、８４はオフし、８１，
８３がオンする。Ｐ１はVDDをホールドし続けて
いる。CL１が接地となりCL２がVGGとなり、デ
ータ信号が接地であれば、Ｑ１はVDDのままであ
り、８１，８３，８５がオン、８４がオフである
から、Ｐ１は接地となる。第１５図には第６の実
施例の第１２図のパルス幅の倍程度のパルス幅が
得られている。
更に上記各種のシフトレジスタはリセツト信号
を用いて、シフトレジスタ出力を初期設定するこ
とができる。
を用いて、シフトレジスタ出力を初期設定するこ
とができる。
第１７図は、本発明の第９の実施例であり、複
数段の回路接続により構成され、ある１段の回路
（図では１段目）は、リセツト信号でオンするト
ランジスタを出力端Ｑ１に付加し、リセツト時に
は該出力端へのプリチヤージを禁止するようにな
つている。
数段の回路接続により構成され、ある１段の回路
（図では１段目）は、リセツト信号でオンするト
ランジスタを出力端Ｑ１に付加し、リセツト時に
は該出力端へのプリチヤージを禁止するようにな
つている。
これは第１の実施例に上記機能を付加した例で
あり、リセツト信号Ｒが接地であれば、９７，９
８はオフするので通常の動作を行い、ＲがVGGで
あれば、同時にCL１，CL２，CL３を接地とす
ることにより、９１，９２，９４，９５はオフ
し、９７，９８がオンし、Ｑ１はVDDに、Ｑ２は
接地になる。これを後段に繰返すことにより、一
定に設定されたシフトレジスタ初期出力が得られ
る。
あり、リセツト信号Ｒが接地であれば、９７，９
８はオフするので通常の動作を行い、ＲがVGGで
あれば、同時にCL１，CL２，CL３を接地とす
ることにより、９１，９２，９４，９５はオフ
し、９７，９８がオンし、Ｑ１はVDDに、Ｑ２は
接地になる。これを後段に繰返すことにより、一
定に設定されたシフトレジスタ初期出力が得られ
る。
このリセツト機能を有するトランジスタは、出
力端に付加する他、第２、第３、第４の実施例に
おいては、出力端からの信号を入力する次段のト
ランジスタのゲートに付加することができる。
力端に付加する他、第２、第３、第４の実施例に
おいては、出力端からの信号を入力する次段のト
ランジスタのゲートに付加することができる。
第１８図は、第４の実施例を元にした、第10の
実施例であり、複数段の回路接続により構成さ
れ、ある１段の回路は（図では２段目）、リセツ
ト信号でオンするトランジスタを出力端Ｑ２に付
加し、リセツト時には該出力端へのプリチヤージ
を禁止するようになつている。
実施例であり、複数段の回路接続により構成さ
れ、ある１段の回路は（図では２段目）、リセツ
ト信号でオンするトランジスタを出力端Ｑ２に付
加し、リセツト時には該出力端へのプリチヤージ
を禁止するようになつている。
リセツト信号Ｒが接地であれば１０８はオフす
るので通常の動作を行い、ＲがVGGであれば、同
時にCL２を接地、CL１をVGGとすることにより、
１０２，１０４，１０７はオフ、１０１，１０
５，１０８がオンし、Ｑ１はVDDにＱ２は接地と
なる。これを後段に繰返すことにより、シフトレ
ジスタに一定の初期出力が設定される。
るので通常の動作を行い、ＲがVGGであれば、同
時にCL２を接地、CL１をVGGとすることにより、
１０２，１０４，１０７はオフ、１０１，１０
５，１０８がオンし、Ｑ１はVDDにＱ２は接地と
なる。これを後段に繰返すことにより、シフトレ
ジスタに一定の初期出力が設定される。
以上のリセツト機能については、リセツト信号
として、パワーオンリセツト信号を使用し、入力
されるクロツク信号を同信号によりゲートして初
期設定を行い、シフトレジスタの自動初期設定を
行うことができる。
として、パワーオンリセツト信号を使用し、入力
されるクロツク信号を同信号によりゲートして初
期設定を行い、シフトレジスタの自動初期設定を
行うことができる。
このように本発明のシフトレジスタはエンハン
スメント型のトランジスタを直列接続し、出力端
のプリチヤージ、駆動をクロツク制御して、ダイ
ナミツク形式で実現したものであつて、消費電流
の少ない回路となつている。本発明において、ト
ランジスタ特性は、プリチヤージするトランジス
タの闘値電圧を負荷トランジスタのそれよりも、
エンハンスメントの範囲内で低く設定し出力端の
ドライブ能力を高くすることは勿論可能であり、
周知の様々な方式を用いることができる。また、
非晶質シリコン、多結晶シリコン、レーザーアニ
ールされたシリコン、単結晶シリコン、CdSeに
代表される化合物を半導体とした種々のトランジ
スタ回路に適用することができる。
スメント型のトランジスタを直列接続し、出力端
のプリチヤージ、駆動をクロツク制御して、ダイ
ナミツク形式で実現したものであつて、消費電流
の少ない回路となつている。本発明において、ト
ランジスタ特性は、プリチヤージするトランジス
タの闘値電圧を負荷トランジスタのそれよりも、
エンハンスメントの範囲内で低く設定し出力端の
ドライブ能力を高くすることは勿論可能であり、
周知の様々な方式を用いることができる。また、
非晶質シリコン、多結晶シリコン、レーザーアニ
ールされたシリコン、単結晶シリコン、CdSeに
代表される化合物を半導体とした種々のトランジ
スタ回路に適用することができる。
本発明によれば、複数のトランジスタをスイツ
チング素子として液晶を駆動する画像表示装置を
制御するシフトレジスタを、スイツチング素子と
ともに同一基板上に形成することができ、有用で
ある。
チング素子として液晶を駆動する画像表示装置を
制御するシフトレジスタを、スイツチング素子と
ともに同一基板上に形成することができ、有用で
ある。
第１図は本発明のシフトレジスタの第１の実施
例。第２図は第１図実施例のタイミングチヤー
ト。第３図は本発明のシフトレジスタの第２の実
施例。第４図は第３図実施例のタイミングチヤー
ト。第５図は本発明のシフトレジスタの第３の実
施例。第６図は第５図実施例のタイミングチヤー
ト。第７図は本発明のシフトレジスタの第４の実
施例。第８図は第７図実施例のタイミングチヤー
ト。第９図は本発明のシフトレジスタの第５の実
施例。第１０図は第９図実施例のタイミングチヤ
ート。第１１図は本発明のシフトレジスタの第６
の実施例。第１２図は第１１図実施例のタイミン
グチヤート。第１３図は本発明のシフトレジスタ
の第７の実施例。第１４図は第１３図実施例のタ
イミングチヤート。第１５図は本発明のシフトレ
ジスタの第８の実施例。第１６図は第１５図実施
例のタイミングチヤート。第１７図は本発明のシ
フトレジスタの第９の実施例。第１８図は本発明
のシフトレジスタの第10の実施例。 CL１，CL２，CL３……クロツク信号、Ｑ１，
Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６……出力信号、Ｄ
……データ信号、Ｐ１，Ｐ２，Ｐ３……バツフア
出力、Ｒ……リセツト信号。
例。第２図は第１図実施例のタイミングチヤー
ト。第３図は本発明のシフトレジスタの第２の実
施例。第４図は第３図実施例のタイミングチヤー
ト。第５図は本発明のシフトレジスタの第３の実
施例。第６図は第５図実施例のタイミングチヤー
ト。第７図は本発明のシフトレジスタの第４の実
施例。第８図は第７図実施例のタイミングチヤー
ト。第９図は本発明のシフトレジスタの第５の実
施例。第１０図は第９図実施例のタイミングチヤ
ート。第１１図は本発明のシフトレジスタの第６
の実施例。第１２図は第１１図実施例のタイミン
グチヤート。第１３図は本発明のシフトレジスタ
の第７の実施例。第１４図は第１３図実施例のタ
イミングチヤート。第１５図は本発明のシフトレ
ジスタの第８の実施例。第１６図は第１５図実施
例のタイミングチヤート。第１７図は本発明のシ
フトレジスタの第９の実施例。第１８図は本発明
のシフトレジスタの第10の実施例。 CL１，CL２，CL３……クロツク信号、Ｑ１，
Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６……出力信号、Ｄ
……データ信号、Ｐ１，Ｐ２，Ｐ３……バツフア
出力、Ｒ……リセツト信号。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号で制御された出力端をプリチヤ
ージするトランジスタと、そのタイミングとはは
ずれた別のクロツク信号で制御されたトランジス
タ及び前段出力またはデータ信号を入力とするト
ランジスタとの直列接続回路を複数段連結し、あ
る１段の回路の前段出力またはデータ信号を入力
とするトランジスタに直列接続されるトランジス
タを制御するクロツク信号を、該段の出力を次段
の対応するトランジスタに入力する際、必要に応
じて設けられた介するトランジスタを開閉するク
ロツク信号、及び／又は次段の出力端をプリチヤ
ージするトランジスタを制御するクロツク信号と
することを特徴とするシフトレジスタ。 ２ 複数段の回路接続により構成され、ある１段
の回路は、第１のクロツク信号をゲート入力とし
出力端をプリチヤージするトランジスタと、第２
のクロツク信号をゲート入力とするトランジスタ
及び前段出力またはデータ信号をゲート入力とす
るトランジスタとの直列接続から成り、次段の回
路は、第２のクロツク信号をゲート入力とし出力
端をプリチヤージするトランジスタと、第３のク
ロツク信号をゲート入力とするトランジスタ及び
前段出力をゲート入力とするトランジスタとの直
列接続から成ることを特徴とする特許請求の範囲
第１項記載のシフトレジスタ。 ３ 複数段の回路接続により構成され、ある１段
の回路は、第１のクロツク信号をゲート入力とし
出力端をプリチヤージするトランジスタと、第２
のクロツク信号をゲート入力とするトランジスタ
及び前段からの出力またはデータ信号をゲート入
力とするトランジスタとの直列接続から成り、次
段の回路は第３のクロツク信号をゲート入力とし
出力端をプリチヤージするトランジスタと、第１
のクロツク信号をゲート入力とするトランジスタ
及び第２のクロツク信号で開閉されるトランジス
タを介して前段からの出力をゲート入力とするト
ランジスタとの直列接続から成ることを特徴とす
る特許請求の範囲第１項記載のシフトレジスタ。 ４ 複数段の回路接続により構成され、ある１段
の回路は、第１のクロツク信号をゲート入力とし
出力端をプリチヤージするトランジスタと、第２
のクロツク信号をゲート入力とするトランジスタ
及びデータ信号または第３のクロツク信号で開閉
されるトランジスタを介して前段からの出力をゲ
ート入力とするトランジスタとの直列接続から成
り、次段の回路は、第１のクロツク信号をゲート
入力とし出力端をプリチヤージするトランジスタ
と、第３のクロツク信号をゲート入力とするトラ
ンジスタ及び前段からの出力をゲート入力とする
トランジスタとの直列接続から成ることを特徴と
する特許請求の範囲第１項記載のシフトレジス
タ。 ５ 複数段の回路接続により構成され、ある１段
の回路は、第１のクロツク信号をゲート入力とし
出力端をプリチヤージするトランジスタと、第２
のクロツク信号をゲート入力とするトランジスタ
及びデータ信号または第１のクロツク信号で開閉
されるトランジスタを介して前段からの出力をゲ
ート入力とするトランジスタとの直列接続から成
り、次段の回路は第２のクロツク信号をゲート入
力とし出力端をプリチヤージするトランジスタ
と、第１のクロツク信号をゲート入力とするトラ
ンジスタ及び第２のクロツク信号で開閉されるト
ランジスタを介して前段からの出力をゲート入力
とするトランジスタとの直列接続から成ることを
特徴とする特許請求の範囲第１項記載のシフトレ
ジスタ。 ６ 第２のクロツク信号は第１のクロツク信号の
反転信号であることを特徴とする特許請求の範囲
第５項記載のシフトレジスタ。 ７ 複数段の回路接続により構成され、ある１段
の回路は、該段の出力端をプリチヤージするクロ
ツク信号とは異なる信号を容量を介してドレイン
に接続し、出力信号をゲート入力とするトランジ
スタを備えたことを特徴とする特許請求の範囲第
１項乃至第６項のいずれか１項記載のシフトレジ
スタ。 ８ 複数段の回路接続により構成され、ある１段
の回路は、該段の出力端をプリチヤージするクロ
ツク信号とは異なる信号を容量を介してゲート入
力とするトランジスタと、出力信号をゲート入力
とするトランジスタとの直列接続を備えたことを
特徴とする特許請求の範囲第７項記載のシフトレ
ジスタ。 ９ 複数段の回路接続により構成され、ある１段
の回路は、該段の出力端をプリチヤージするクロ
ツク信号とは異なる信号を容量を介してゲート入
力とするトランジスタと、出力信号をゲート入力
とするトランジスタ及び前記異なる信号またはク
ロツク信号のいずれかをゲート入力とするトラン
ジスタとの直列接続を備えたことを特徴とする特
許請求の範囲第７項記載のシフトレジスタ。 １０ 異なる信号を、出力端をプリチヤージする
クロツク信号とは異なるクロツク信号または遅延
されたクロツク信号とすることを特徴とする特許
請求の範囲第７項乃至第９項のいずれか１項記載
のシフトレジスタ。 １１ 複数段の回路接続により構成され、ある１
段の回路はリセツト信号でオンするトランジスタ
を出力端または出力端からの信号を入力する次段
のゲートに付加し、リセツト時には該出力端への
プリチヤージを禁止することを特徴とする特許請
求の範囲第１項乃至第１０項のいずれか１項記載
のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117067A JPS6010498A (ja) | 1983-06-30 | 1983-06-30 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117067A JPS6010498A (ja) | 1983-06-30 | 1983-06-30 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010498A JPS6010498A (ja) | 1985-01-19 |
| JPH0414440B2 true JPH0414440B2 (ja) | 1992-03-12 |
Family
ID=14702599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117067A Granted JPS6010498A (ja) | 1983-06-30 | 1983-06-30 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40531E1 (en) | 1999-10-25 | 2008-10-07 | Battelle Memorial Institute | Ultrabarrier substrates |
| USRE40787E1 (en) | 1999-10-25 | 2009-06-23 | Battelle Memorial Institute | Multilayer plastic substrates |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11909397B2 (en) | 2018-10-25 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Detecting device and semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914836B2 (ja) * | 1975-05-21 | 1984-04-06 | カシオケイサンキ カブシキガイシヤ | 情報記憶装置 |
-
1983
- 1983-06-30 JP JP58117067A patent/JPS6010498A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40531E1 (en) | 1999-10-25 | 2008-10-07 | Battelle Memorial Institute | Ultrabarrier substrates |
| USRE40787E1 (en) | 1999-10-25 | 2009-06-23 | Battelle Memorial Institute | Multilayer plastic substrates |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010498A (ja) | 1985-01-19 |
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