JPH06244710A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
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- JPH06244710A JPH06244710A JP5026604A JP2660493A JPH06244710A JP H06244710 A JPH06244710 A JP H06244710A JP 5026604 A JP5026604 A JP 5026604A JP 2660493 A JP2660493 A JP 2660493A JP H06244710 A JPH06244710 A JP H06244710A
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Abstract
(57)【要約】
【目的】 出力端子を経る外部からの電流の流入を阻止
して、簡素かつ安価な構成でもって、異なる電圧振幅の
出力信号をもつ複数の半導体集積回路を互いに接続する
ことができる出力回路を提供する。 【構成】 出力端子１６と電源Ｖccとの間にＰ型エンハ
ンスメントＭＯＳトランジスタ１７を、出力端子１６と
グランドＧとの間にＮ型エンハンスメントＭＯＳトラン
ジスタ１８を夫々接続する。半導体集積回路の出力信号
を、入力端子１１からＮＡＮＤ回路１３,ＡＮＤ回路１
４を経て夫々両トランジスタ１７,１８のゲートに入力
する。出力端子１６とＰ型エンハンスメントＭＯＳトラ
ンジスタ１７との間に、Ｎ型ディプリーションＭＯＳト
ランジスタ１を接続する。
して、簡素かつ安価な構成でもって、異なる電圧振幅の
出力信号をもつ複数の半導体集積回路を互いに接続する
ことができる出力回路を提供する。 【構成】 出力端子１６と電源Ｖccとの間にＰ型エンハ
ンスメントＭＯＳトランジスタ１７を、出力端子１６と
グランドＧとの間にＮ型エンハンスメントＭＯＳトラン
ジスタ１８を夫々接続する。半導体集積回路の出力信号
を、入力端子１１からＮＡＮＤ回路１３,ＡＮＤ回路１
４を経て夫々両トランジスタ１７,１８のゲートに入力
する。出力端子１６とＰ型エンハンスメントＭＯＳトラ
ンジスタ１７との間に、Ｎ型ディプリーションＭＯＳト
ランジスタ１を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、異なる電圧振幅の出力
信号をもつ複数の半導体集積回路の相互接続を可能にす
るＣＭＯＳ(相補形メタルオキサイドセミコンダクタ)構
成の出力回路に関する。
信号をもつ複数の半導体集積回路の相互接続を可能にす
るＣＭＯＳ(相補形メタルオキサイドセミコンダクタ)構
成の出力回路に関する。
【０００２】
【従来の技術】従来、この種の出力回路として、たとえ
ば図４に示すようなものが知られている。この出力回路
は、出力端子１６と電源Ｖccとの間にＰ型エンハンスメ
ントＭＯＳトランジスタ１７を接続し、上記出力端子１
６とグランドＧとの間にＮ型エンハンスメントＭＯＳト
ランジスタ１８を接続している。また、Ｐ型エンハンス
メントＭＯＳトランジスタ１７のゲートにＮＡＮＤ回路
１３の出力端子を、Ｎ型エンハンスメントＭＯＳトラン
ジスタ１８のゲートにＡＮＤ回路１４の出力端子を夫々
接続する。そして、入力端子１１から図示しない半導体
集積回路のハイレベル(Ｈ),ローレベル(Ｌ)の出力信号
を、直接にＮＡＮＤ回路１３の一方の入力端子に、また
インバータ１５を介して反転してＡＮＤ回路１４の一方
の入力端子に夫々入力するとともに、ＮＡＮＤおよびＡ
ＮＤ回路１３,１４の他方の入力端子に、制御端子１２
からＨ,Ｌの制御信号を入力している。
ば図４に示すようなものが知られている。この出力回路
は、出力端子１６と電源Ｖccとの間にＰ型エンハンスメ
ントＭＯＳトランジスタ１７を接続し、上記出力端子１
６とグランドＧとの間にＮ型エンハンスメントＭＯＳト
ランジスタ１８を接続している。また、Ｐ型エンハンス
メントＭＯＳトランジスタ１７のゲートにＮＡＮＤ回路
１３の出力端子を、Ｎ型エンハンスメントＭＯＳトラン
ジスタ１８のゲートにＡＮＤ回路１４の出力端子を夫々
接続する。そして、入力端子１１から図示しない半導体
集積回路のハイレベル(Ｈ),ローレベル(Ｌ)の出力信号
を、直接にＮＡＮＤ回路１３の一方の入力端子に、また
インバータ１５を介して反転してＡＮＤ回路１４の一方
の入力端子に夫々入力するとともに、ＮＡＮＤおよびＡ
ＮＤ回路１３,１４の他方の入力端子に、制御端子１２
からＨ,Ｌの制御信号を入力している。
【０００３】制御端子１２にＨの制御信号が入力される
場合、入力端子１１にＨの信号が入力されると、ＮＡＮ
Ｄ回路１３の出力がＬになってゲートを介してＰ型トラ
ンジスタ１７をオンにし、ＡＮＤ回路１４の出力はＬに
なってＮ型トランジスタ１８をオフにするから、出力端
子１６から入力に対応したＨの信号が出力される。一
方、入力端子１１にＬの信号が入力されると、逆に、Ｎ
ＡＮＤ回路１３の出力はＨになってＰ型トランジスタ１
７をオフにし、ＡＮＤ回路１４の出力がＨになってＮ型
トランジスタ１８をオンにするから、出力端子から入力
に対応するＬの信号が出力されるのである。また、制御
端子１２にＬの制御信号が入力される場合は、入力端子
１１にＨの信号が入力されると、ＮＡＮＤ回路１３の出
力がＨ,ＡＮＤ回路１４の出力がＬとなって、Ｐ型,Ｎ型
トランジスタ１７,１８が共にオフとなり、入力端子１
１にＬの信号が入力されても、ＮＡＮＤ回路１３の出力
がＨ,ＡＮＤ回路１４の出力がＬで、両トランジスタ１
７,１８が共にオフ、つまり出力端子１６がハイインピ
ーダンスの状態となる。
場合、入力端子１１にＨの信号が入力されると、ＮＡＮ
Ｄ回路１３の出力がＬになってゲートを介してＰ型トラ
ンジスタ１７をオンにし、ＡＮＤ回路１４の出力はＬに
なってＮ型トランジスタ１８をオフにするから、出力端
子１６から入力に対応したＨの信号が出力される。一
方、入力端子１１にＬの信号が入力されると、逆に、Ｎ
ＡＮＤ回路１３の出力はＨになってＰ型トランジスタ１
７をオフにし、ＡＮＤ回路１４の出力がＨになってＮ型
トランジスタ１８をオンにするから、出力端子から入力
に対応するＬの信号が出力されるのである。また、制御
端子１２にＬの制御信号が入力される場合は、入力端子
１１にＨの信号が入力されると、ＮＡＮＤ回路１３の出
力がＨ,ＡＮＤ回路１４の出力がＬとなって、Ｐ型,Ｎ型
トランジスタ１７,１８が共にオフとなり、入力端子１
１にＬの信号が入力されても、ＮＡＮＤ回路１３の出力
がＨ,ＡＮＤ回路１４の出力がＬで、両トランジスタ１
７,１８が共にオフ、つまり出力端子１６がハイインピ
ーダンスの状態となる。
【０００４】
【発明が解決しようとする課題】ところが、上記従来の
半導体集積回路の出力回路は、一般の出力回路と同様、
その出力端子１６にバス構成の信号線が接続されるた
め、この信号線に接続された図示しない半導体集積回路
から電源Ｖccのレベルを超え,あるいはグランドＧのレ
ベルを下回る大きな振幅の電圧信号が出力されると、図
４中の破線で示す寄生ダイオード１９あるいは２０が存
在するため、電源ＶccまたはグランドＧに電流が流れ込
み、無効な電流が流れて電源電池を消耗させるなどの回
路上種々の不都合が発生する。他方、ＣＭＯＳ構成の出
力回路ではないが、ＤＲＡＭなどで使用されているＮ型
エンハンスメントＭＯＳトランジスタを直列接続した出
力回路があり、この回路では、他の半導体集積回路から
の電圧信号が電源Ｖccレベルを超える場合には、何ら問
題はないが、上記電圧信号がグランドＧレベルを下回る
場合に、上述と同じ問題が生じる。また、この出力回路
では、Ｈの出力信号がＮ型エンハンスメントＭＯＳトラ
ンジスタで駆動されるため、出力レベルが(Ｖcc−Ｖth)
までしか上がらず、Ｖccの出力レベルを得るには、この
トランジスタのゲート電圧を上げる前段回路等が必要に
なって、コストアップをもたらす。
半導体集積回路の出力回路は、一般の出力回路と同様、
その出力端子１６にバス構成の信号線が接続されるた
め、この信号線に接続された図示しない半導体集積回路
から電源Ｖccのレベルを超え,あるいはグランドＧのレ
ベルを下回る大きな振幅の電圧信号が出力されると、図
４中の破線で示す寄生ダイオード１９あるいは２０が存
在するため、電源ＶccまたはグランドＧに電流が流れ込
み、無効な電流が流れて電源電池を消耗させるなどの回
路上種々の不都合が発生する。他方、ＣＭＯＳ構成の出
力回路ではないが、ＤＲＡＭなどで使用されているＮ型
エンハンスメントＭＯＳトランジスタを直列接続した出
力回路があり、この回路では、他の半導体集積回路から
の電圧信号が電源Ｖccレベルを超える場合には、何ら問
題はないが、上記電圧信号がグランドＧレベルを下回る
場合に、上述と同じ問題が生じる。また、この出力回路
では、Ｈの出力信号がＮ型エンハンスメントＭＯＳトラ
ンジスタで駆動されるため、出力レベルが(Ｖcc−Ｖth)
までしか上がらず、Ｖccの出力レベルを得るには、この
トランジスタのゲート電圧を上げる前段回路等が必要に
なって、コストアップをもたらす。
【０００５】従って、かかるコストアップの問題がない
上述のＣＭＯＳ構成の出力回路であって、出力端子に他
の半導体集積回路からの大振幅の電圧信号が印加されて
も、電流が流入しない出力回路がどうしても必要にな
る。そこで、本発明の目的は、出力端子に他回路から大
振幅の電圧信号が印加されたとき、流入しようとする電
流を遮断する手段を設けることによって、簡素な構成で
もって、異なる電圧振幅の出力信号をもつ複数の半導体
集積回路を互いに接続することができる半導体集積回路
の出力回路を提供することにある。
上述のＣＭＯＳ構成の出力回路であって、出力端子に他
の半導体集積回路からの大振幅の電圧信号が印加されて
も、電流が流入しない出力回路がどうしても必要にな
る。そこで、本発明の目的は、出力端子に他回路から大
振幅の電圧信号が印加されたとき、流入しようとする電
流を遮断する手段を設けることによって、簡素な構成で
もって、異なる電圧振幅の出力信号をもつ複数の半導体
集積回路を互いに接続することができる半導体集積回路
の出力回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路の第１の出力回路は、出力
端子と電源との間にＰ型エンハンスメントＭＯＳトラン
ジスタを接続し、上記出力端子とグランドとの間にＮ型
エンハンスメントＭＯＳトランジスタを接続すると共
に、上記Ｐ型およびＮ型エンハンスメントＭＯＳトラン
ジスタのゲートに、信号が夫々入力されるものにおい
て、上記出力端子とＰ型エンハンスメントＭＯＳトラン
ジスタとの間にＮ型ディプリーションＭＯＳトランジス
タを接続したことを特徴とする。一方、本発明の第２の
出力回路は、上記Ｎ型ディプリーションＭＯＳトランジ
スタを接続するのに代えて、上記出力端子とＮ型エンハ
ンスメントＭＯＳトランジスタとの間にＰ型ディプリー
ションＭＯＳトランジスタを接続している。また、本発
明の第３の出力回路は、上記第１の出力回路に追加し
て、上記出力端子とＮ型エンハンスメントＭＯＳトラン
ジスタとの間にＰ型ディプリーションＭＯＳトランジス
タを接続している。
め、本発明の半導体集積回路の第１の出力回路は、出力
端子と電源との間にＰ型エンハンスメントＭＯＳトラン
ジスタを接続し、上記出力端子とグランドとの間にＮ型
エンハンスメントＭＯＳトランジスタを接続すると共
に、上記Ｐ型およびＮ型エンハンスメントＭＯＳトラン
ジスタのゲートに、信号が夫々入力されるものにおい
て、上記出力端子とＰ型エンハンスメントＭＯＳトラン
ジスタとの間にＮ型ディプリーションＭＯＳトランジス
タを接続したことを特徴とする。一方、本発明の第２の
出力回路は、上記Ｎ型ディプリーションＭＯＳトランジ
スタを接続するのに代えて、上記出力端子とＮ型エンハ
ンスメントＭＯＳトランジスタとの間にＰ型ディプリー
ションＭＯＳトランジスタを接続している。また、本発
明の第３の出力回路は、上記第１の出力回路に追加し
て、上記出力端子とＮ型エンハンスメントＭＯＳトラン
ジスタとの間にＰ型ディプリーションＭＯＳトランジス
タを接続している。
【０００７】
【作用】請求項１の出力回路では、出力端子と電源側の
Ｐ型エンハンスメントＭＯＳトランジスタとの間に、Ｎ
型ディプリーションＭＯＳトランジスタが接続されてい
る。例えば、上記Ｎ型ディプリーションＭＯＳトランジ
スタのゲートは、電源に接続され、上記Ｐ型エンハンス
メントＭＯＳトランジスタのゲートとグランド側のＮ型
エンハンスメントＭＯＳトランジスタのゲートには、半
導体集積回路信号が入力される。したがって、半導体集
積回路の出力信号がＨのときは、反転されたＬの信号に
より、Ｎ型でなくＰ型エンハンスメントＭＯＳトランジ
スタの方がオンし、Ｎ型ディプリーションＭＯＳトラン
ジスタもゲートに加わる電源電圧でオンするから、出力
端子からはＨの信号が出力される。ここで、Ｎ型ディプ
リーションＭＯＳトランジスタは、ゲート電圧(Ｖcc)が
ソース電圧(出力端子電圧)と同一でもオンしているの
で、出力端子から少なくともＶccの出力レベルを得るこ
とができる。また、出力端子に外部からＶcc以上の電圧
が印加された場合、その電圧値がＶccとＮ型ディプリー
ションＭＯＳトランジスタの閾値電圧Ｖth(＜０)の絶対
値との和を超えるや否やこのトランジスタはオフにな
り、出力端子から流入する電流を遮断する。従って、上
記閾値電圧の絶対値 │Ｖth│を、出力端子とグランド
の間に存する寄生ダイオードの順方向電圧以下に設定す
ると、Ｖcc以上の電圧の正側が出力端子に印加された場
合の電流の流入を阻止することができる。一方、半導体
集積回路の出力信号がＬのときは、反転されたＨ信号に
より、Ｐ型でなくＮ型エンハンスメントＭＯＳトランジ
スタの方がオンするから、出力端子からはＬ信号が出力
される。
Ｐ型エンハンスメントＭＯＳトランジスタとの間に、Ｎ
型ディプリーションＭＯＳトランジスタが接続されてい
る。例えば、上記Ｎ型ディプリーションＭＯＳトランジ
スタのゲートは、電源に接続され、上記Ｐ型エンハンス
メントＭＯＳトランジスタのゲートとグランド側のＮ型
エンハンスメントＭＯＳトランジスタのゲートには、半
導体集積回路信号が入力される。したがって、半導体集
積回路の出力信号がＨのときは、反転されたＬの信号に
より、Ｎ型でなくＰ型エンハンスメントＭＯＳトランジ
スタの方がオンし、Ｎ型ディプリーションＭＯＳトラン
ジスタもゲートに加わる電源電圧でオンするから、出力
端子からはＨの信号が出力される。ここで、Ｎ型ディプ
リーションＭＯＳトランジスタは、ゲート電圧(Ｖcc)が
ソース電圧(出力端子電圧)と同一でもオンしているの
で、出力端子から少なくともＶccの出力レベルを得るこ
とができる。また、出力端子に外部からＶcc以上の電圧
が印加された場合、その電圧値がＶccとＮ型ディプリー
ションＭＯＳトランジスタの閾値電圧Ｖth(＜０)の絶対
値との和を超えるや否やこのトランジスタはオフにな
り、出力端子から流入する電流を遮断する。従って、上
記閾値電圧の絶対値 │Ｖth│を、出力端子とグランド
の間に存する寄生ダイオードの順方向電圧以下に設定す
ると、Ｖcc以上の電圧の正側が出力端子に印加された場
合の電流の流入を阻止することができる。一方、半導体
集積回路の出力信号がＬのときは、反転されたＨ信号に
より、Ｐ型でなくＮ型エンハンスメントＭＯＳトランジ
スタの方がオンするから、出力端子からはＬ信号が出力
される。
【０００８】請求項２の出力回路では、出力端子とグラ
ンド側のＮ型エンハンスメントＭＯＳトランジスタとの
間に、Ｐ型ディプリーションＭＯＳトランジスタが接続
されている。例えば、上記Ｐ型ディプリーションＭＯＳ
トランジスタのゲートは、グランドに接続され、上記Ｎ
型エンハンスメントＭＯＳトランジスタのゲートと電源
側のＰ型エンハンスメントＭＯＳトランジスタのゲート
には、半導体集積回路からの反転出力信号が入力され
る。従って、半導体集積回路の出力信号がＨの時は、反
転されたＬの信号により、Ｎ型でなくＰ型エンハンスメ
ントＭＯＳトランジスタの方がオンするから、出力端子
からはＨの信号が出力される。一方、半導体集積回路の
出力信号がＬのときは、反転されたＨの信号により、Ｐ
型でなくＮ型エンハンスメントＭＯＳトランジスタの方
がオンし、Ｐ型ディプリーションＭＯＳトランジスタ
は、ゲート電圧がソース電圧(Ｇ)と同一でもオンしてい
るので、出力端子からはＬ信号(≦Ｇ)が出力される。ま
た、出力端子に外部からグランド以下の電圧が印加され
た場合、その電圧値がＶccとＰ型ディプリーションＭＯ
Ｓトランジスタの閾値電圧Ｖth(＞０)との和を超えるや
否やこのトランジスタはオフになり、出力端子から流入
する電流を遮断する。従って、上記閾値電圧Ｖthを、出
力端子と電源の間に存する寄生ダイオードの順方向電圧
以下に設定すると、Ｖcc以上の電圧の負側が出力端子に
印加された場合の電流の流入を阻止することができる。
ンド側のＮ型エンハンスメントＭＯＳトランジスタとの
間に、Ｐ型ディプリーションＭＯＳトランジスタが接続
されている。例えば、上記Ｐ型ディプリーションＭＯＳ
トランジスタのゲートは、グランドに接続され、上記Ｎ
型エンハンスメントＭＯＳトランジスタのゲートと電源
側のＰ型エンハンスメントＭＯＳトランジスタのゲート
には、半導体集積回路からの反転出力信号が入力され
る。従って、半導体集積回路の出力信号がＨの時は、反
転されたＬの信号により、Ｎ型でなくＰ型エンハンスメ
ントＭＯＳトランジスタの方がオンするから、出力端子
からはＨの信号が出力される。一方、半導体集積回路の
出力信号がＬのときは、反転されたＨの信号により、Ｐ
型でなくＮ型エンハンスメントＭＯＳトランジスタの方
がオンし、Ｐ型ディプリーションＭＯＳトランジスタ
は、ゲート電圧がソース電圧(Ｇ)と同一でもオンしてい
るので、出力端子からはＬ信号(≦Ｇ)が出力される。ま
た、出力端子に外部からグランド以下の電圧が印加され
た場合、その電圧値がＶccとＰ型ディプリーションＭＯ
Ｓトランジスタの閾値電圧Ｖth(＞０)との和を超えるや
否やこのトランジスタはオフになり、出力端子から流入
する電流を遮断する。従って、上記閾値電圧Ｖthを、出
力端子と電源の間に存する寄生ダイオードの順方向電圧
以下に設定すると、Ｖcc以上の電圧の負側が出力端子に
印加された場合の電流の流入を阻止することができる。
【０００９】請求項３の出力回路では、出力端子と電源
側のＰ型エンハンスメントＭＯＳトランジスタとの間
に、請求項１と同じＮ型ディプリーションＭＯＳトラン
ジスタが、出力端子とグランド側のＮ型エンハンスメン
トＭＯＳトランジスタとの間に、請求項２と同じＰ型エ
ンハンスメントＭＯＳトランジスタが夫々接続されてい
る。従って、上述と同様、半導体集積回路の出力信号が
Ｈのときは、電源側のＰ型エンハンスメントＭＯＳトラ
ンジスタがオンしてＨの信号が、半導体集積回路の出力
信号がＬのときは、グランド側のＮ型エンハンスメント
ＭＯＳトランジスタがオンしてＬの信号が夫々出力端子
から出力される。また、請求項１および２の出力回路で
述べた作用,効果が共に奏されるから、出力端子にＶcc
以上の電圧の正側,負側のいずれが印加されても、出力
端子からの電流の流入を阻止することができる。
側のＰ型エンハンスメントＭＯＳトランジスタとの間
に、請求項１と同じＮ型ディプリーションＭＯＳトラン
ジスタが、出力端子とグランド側のＮ型エンハンスメン
トＭＯＳトランジスタとの間に、請求項２と同じＰ型エ
ンハンスメントＭＯＳトランジスタが夫々接続されてい
る。従って、上述と同様、半導体集積回路の出力信号が
Ｈのときは、電源側のＰ型エンハンスメントＭＯＳトラ
ンジスタがオンしてＨの信号が、半導体集積回路の出力
信号がＬのときは、グランド側のＮ型エンハンスメント
ＭＯＳトランジスタがオンしてＬの信号が夫々出力端子
から出力される。また、請求項１および２の出力回路で
述べた作用,効果が共に奏されるから、出力端子にＶcc
以上の電圧の正側,負側のいずれが印加されても、出力
端子からの電流の流入を阻止することができる。
【００１０】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。図１は、本発明の半導体集積回路の第１の出力
回路の一例をしめす回路図である。この出力回路は、Ｎ
型ディプリーションＭＯＳトランジスタを１個追加した
点を除いて、図４で述べた従来例と同じ構成であり、同
じ部材には同一番号を付して説明を省略する。上記Ｎ型
ディプリーションＭＯＳトランジスタ１は、図１に示す
ように、出力端子１６と電源Ｖcc側のＰ型エンハンスメ
ントＭＯＳトランジスタ１７との間に接続され、そのゲ
ートを電源Ｖccに、そのＰウエルをグランドＧに夫々接
続している。なお、１９は、出力端子１６に接続される
図示しない他の半導体集積回路の出力による寄生ダイオ
ードである。
明する。図１は、本発明の半導体集積回路の第１の出力
回路の一例をしめす回路図である。この出力回路は、Ｎ
型ディプリーションＭＯＳトランジスタを１個追加した
点を除いて、図４で述べた従来例と同じ構成であり、同
じ部材には同一番号を付して説明を省略する。上記Ｎ型
ディプリーションＭＯＳトランジスタ１は、図１に示す
ように、出力端子１６と電源Ｖcc側のＰ型エンハンスメ
ントＭＯＳトランジスタ１７との間に接続され、そのゲ
ートを電源Ｖccに、そのＰウエルをグランドＧに夫々接
続している。なお、１９は、出力端子１６に接続される
図示しない他の半導体集積回路の出力による寄生ダイオ
ードである。
【００１１】上記構成の出力回路は、次のように動作す
る。まず、出力回路の制御端子１２に、動作を行なうこ
とを示すＨの制御信号が入力された状態で、入力端子１
１に、図示しない半導体集積回路からＨの信号が入力さ
れたとする。すると、ＮＡＮＤ回路１３の出力がＬにな
ってゲートを介してＰ型エンハンスメントＭＯＳトラン
ジスタ１７をオンにし、Ｎ型ディプリーションＭＯＳト
ランジスタ１も、ゲートに印加される電源電圧Ｖccでオ
ンする一方、ＡＮＤ回路１４の出力はＬになってＮ型エ
ンハンスメントＭＯＳトランジスタ１８をオフにするの
で、出力端子１６から入力に対応したＨの信号が出力さ
れる。ここで、Ｎ型ディプリーションＭＯＳトランジス
タ１は、ゲート電圧がソース電圧と同一でもオンしてい
るので、出力端子１６からＶccの出力電圧レベルを得る
ことができる。つまり、従来例で述べたＮ型エンハンス
メントＭＯＳトランジスタを直列接続した出力回路のよ
うに、トランジスタのゲート電圧を上げるための高価な
前段回路がなくとも、Ｖccの高出力電圧レベルを確保す
ることができる。
る。まず、出力回路の制御端子１２に、動作を行なうこ
とを示すＨの制御信号が入力された状態で、入力端子１
１に、図示しない半導体集積回路からＨの信号が入力さ
れたとする。すると、ＮＡＮＤ回路１３の出力がＬにな
ってゲートを介してＰ型エンハンスメントＭＯＳトラン
ジスタ１７をオンにし、Ｎ型ディプリーションＭＯＳト
ランジスタ１も、ゲートに印加される電源電圧Ｖccでオ
ンする一方、ＡＮＤ回路１４の出力はＬになってＮ型エ
ンハンスメントＭＯＳトランジスタ１８をオフにするの
で、出力端子１６から入力に対応したＨの信号が出力さ
れる。ここで、Ｎ型ディプリーションＭＯＳトランジス
タ１は、ゲート電圧がソース電圧と同一でもオンしてい
るので、出力端子１６からＶccの出力電圧レベルを得る
ことができる。つまり、従来例で述べたＮ型エンハンス
メントＭＯＳトランジスタを直列接続した出力回路のよ
うに、トランジスタのゲート電圧を上げるための高価な
前段回路がなくとも、Ｖccの高出力電圧レベルを確保す
ることができる。
【００１２】一方、入力端子１１に、上記半導体集積回
路からＬの信号が入力されると、逆にＮＡＮＤ回路１３
の出力はＨになってＰ型エンハンスメントＭＯＳトラン
ジスタ１７をオフにし、ＡＮＤ回路１４の出力がＨにな
ってＮ型エンハンスメントＭＯＳトランジスタ１８をオ
ンにするので、出力端子１６から入力に対応したＬの信
号が出力される。次に、制御端子１２に非動作を示すＬ
の制御信号が入力された場合において、入力端子１１に
Ｈの信号が入力されたとすると、ＮＡＮＤ回路１３の出
力がＨ、ＡＮＤ回路１４の出力がＬとなって、Ｐ型,Ｎ
型エンハンスメントＭＯＳトランジスタ１７,１８が共
にオフとなり、他方、入力端子１１にＬ信号が入力され
ても、ＮＡＮＤ回路１３の出力がＨ、ＡＮＤ回路１４の
出力がＬで、両トランジスタ１７,１８が共にオフとな
る。つまり、制御端子１２にＬの制御信号が入力される
と、出力端子１６は、ハイインピーダンスの状態とな
る。
路からＬの信号が入力されると、逆にＮＡＮＤ回路１３
の出力はＨになってＰ型エンハンスメントＭＯＳトラン
ジスタ１７をオフにし、ＡＮＤ回路１４の出力がＨにな
ってＮ型エンハンスメントＭＯＳトランジスタ１８をオ
ンにするので、出力端子１６から入力に対応したＬの信
号が出力される。次に、制御端子１２に非動作を示すＬ
の制御信号が入力された場合において、入力端子１１に
Ｈの信号が入力されたとすると、ＮＡＮＤ回路１３の出
力がＨ、ＡＮＤ回路１４の出力がＬとなって、Ｐ型,Ｎ
型エンハンスメントＭＯＳトランジスタ１７,１８が共
にオフとなり、他方、入力端子１１にＬ信号が入力され
ても、ＮＡＮＤ回路１３の出力がＨ、ＡＮＤ回路１４の
出力がＬで、両トランジスタ１７,１８が共にオフとな
る。つまり、制御端子１２にＬの制御信号が入力される
と、出力端子１６は、ハイインピーダンスの状態とな
る。
【００１３】また、Ｐ型エンハンスメントＭＯＳトラン
ジスタ１７がオンして、Ｈの信号が出力されていると
き、出力端子１６に、外部からＶcc以上の正電圧が印加
されたとする。すると、この印加された電圧値が、Ｖcc
とＮ型ディプリーションＭＯＳトランジスタ１の閾値電
圧Ｖth(＜０)の絶対値との和を超えるや否や、トランジ
スタ１のゲート電圧(Ｖcc)はソース電圧よりもＶth以上
低くなるので、上記トランジスタ１はオフになり、出力
端子１６から流入しようとする電流を遮断する。従っ
て、上記閾値電圧の絶対値 │Ｖth│を、他の半導体集
積回路により出力端子１６とグランドＧの間に存する寄
生ダイオード１９の順方向電圧(略０.７Ｖ)以下に設定
すると、Ｖcc以上の正電圧が出力端子１６に印加された
場合でも、出力回路への電流の流入を阻止することがで
きる。
ジスタ１７がオンして、Ｈの信号が出力されていると
き、出力端子１６に、外部からＶcc以上の正電圧が印加
されたとする。すると、この印加された電圧値が、Ｖcc
とＮ型ディプリーションＭＯＳトランジスタ１の閾値電
圧Ｖth(＜０)の絶対値との和を超えるや否や、トランジ
スタ１のゲート電圧(Ｖcc)はソース電圧よりもＶth以上
低くなるので、上記トランジスタ１はオフになり、出力
端子１６から流入しようとする電流を遮断する。従っ
て、上記閾値電圧の絶対値 │Ｖth│を、他の半導体集
積回路により出力端子１６とグランドＧの間に存する寄
生ダイオード１９の順方向電圧(略０.７Ｖ)以下に設定
すると、Ｖcc以上の正電圧が出力端子１６に印加された
場合でも、出力回路への電流の流入を阻止することがで
きる。
【００１４】図２は、本発明の半導体集積回路の第２の
出力回路の一例を示しており、この出力回路は、グラン
ドＧ側にＰ型ディプリーションＭＯＳトランジスタを１
個追加した点を除いて、図４で述べた従来例を同じ構成
であり、同じ部材には同一番号を付して説明を省略す
る。上記Ｐ型ディプリーションＭＯＳトランジスタ２
は、図２に示すように、出力端子１６とグランドＧ側の
Ｎ型エンハンスメントＭＯＳトランジスタ１８との間に
接続され、そのゲートをグランドＧに、その基板を電源
Ｖccに夫々接続している。なお、２０は、出力端子１６
に接続される図示しない他の半導体集積回路の出力によ
る寄生ダイオードである。
出力回路の一例を示しており、この出力回路は、グラン
ドＧ側にＰ型ディプリーションＭＯＳトランジスタを１
個追加した点を除いて、図４で述べた従来例を同じ構成
であり、同じ部材には同一番号を付して説明を省略す
る。上記Ｐ型ディプリーションＭＯＳトランジスタ２
は、図２に示すように、出力端子１６とグランドＧ側の
Ｎ型エンハンスメントＭＯＳトランジスタ１８との間に
接続され、そのゲートをグランドＧに、その基板を電源
Ｖccに夫々接続している。なお、２０は、出力端子１６
に接続される図示しない他の半導体集積回路の出力によ
る寄生ダイオードである。
【００１５】上記構成の出力回路は、次のように動作す
る。まず、出力回路の制御端子１２に、動作をしめすＨ
の制御信号が入力された場合、入力端子１１に、図示し
ない半導体集積回路からＨの信号が入力されたとする。
すると、ＮＡＮＤ回路１３の出力がＬになってゲートを
介してＰ型エンハンスメントＭＯＳトランジスタ１７を
オンにする一方、ＡＮＤ回路１４の出力はＬになってＮ
型エンハンスメントＭＯＳトランジスタ１８をオフにす
るので、出力端子１６から入力に対応したＨの信号が出
力される。一方、入力端子１１に、上記半導体集積回路
からＬ信号が入力されると、逆にＮＡＮＤ回路１３の出
力はＨになってＰ型エンハンスメントＭＯＳトランジス
タ１７をオフにし、ＡＮＤ回路１４の出力がＨになって
Ｎ型エンハンスメントＭＯＳトランジスタ１８をオンに
し、Ｐ型ディプリーションＭＯＳトランジスタ２は、ゲ
ート電圧がソース(グランド側)電圧と同一でもオンして
いるので、出力端子１６から少なくともグランドＧレベ
ルの入力に対応したＬの信号を得ることができる。つま
り、トランジスタ２のゲート電圧を調整するための高価
な前段回路を別途要さずに、グランドＧの低出力電圧レ
ベルを確保することができる。
る。まず、出力回路の制御端子１２に、動作をしめすＨ
の制御信号が入力された場合、入力端子１１に、図示し
ない半導体集積回路からＨの信号が入力されたとする。
すると、ＮＡＮＤ回路１３の出力がＬになってゲートを
介してＰ型エンハンスメントＭＯＳトランジスタ１７を
オンにする一方、ＡＮＤ回路１４の出力はＬになってＮ
型エンハンスメントＭＯＳトランジスタ１８をオフにす
るので、出力端子１６から入力に対応したＨの信号が出
力される。一方、入力端子１１に、上記半導体集積回路
からＬ信号が入力されると、逆にＮＡＮＤ回路１３の出
力はＨになってＰ型エンハンスメントＭＯＳトランジス
タ１７をオフにし、ＡＮＤ回路１４の出力がＨになって
Ｎ型エンハンスメントＭＯＳトランジスタ１８をオンに
し、Ｐ型ディプリーションＭＯＳトランジスタ２は、ゲ
ート電圧がソース(グランド側)電圧と同一でもオンして
いるので、出力端子１６から少なくともグランドＧレベ
ルの入力に対応したＬの信号を得ることができる。つま
り、トランジスタ２のゲート電圧を調整するための高価
な前段回路を別途要さずに、グランドＧの低出力電圧レ
ベルを確保することができる。
【００１６】次に、制御端子１２に非動作を示すＬの制
御信号が入力された場合は、図１の実施で述べたと同様
に、Ｈ,Ｌの信号のいずれが入力端子１１に入力されて
も、両トランジスタ１７,１８が共にオフとなり、出力
端子１６は、ハイインピーダンスの状態となる。また、
Ｎ型エンハンスメントＭＯＳトランジスタ１８がオンし
て、Ｌの信号が出力されているとき、出力端子１６に、
外部からＶcc以上の負電圧が印加されたとする。する
と、この印加された電圧値が、ＶccとＰ型ディプリーシ
ョンＭＯＳトランジスタ２の閾値電圧Ｖth(＞０)との和
を超えるや否や、トランジスタ２のゲート電圧(Ｇ)はソ
ース電圧よりもＶth以上高くなるので、上記トランジス
タ２はオフになり、出力端子１６から流入しようとする
電流を遮断する。従って、上記閾値電圧Ｖthを、他の半
導体集積回路により出力端子とグランドの間に存する寄
生ダイオード２０の順方向電圧以下に設定すると、Ｖcc
以上の電圧の負側が出力端子１６に印加された場合で
も、出力回路への電流の流入を阻止することができる。
御信号が入力された場合は、図１の実施で述べたと同様
に、Ｈ,Ｌの信号のいずれが入力端子１１に入力されて
も、両トランジスタ１７,１８が共にオフとなり、出力
端子１６は、ハイインピーダンスの状態となる。また、
Ｎ型エンハンスメントＭＯＳトランジスタ１８がオンし
て、Ｌの信号が出力されているとき、出力端子１６に、
外部からＶcc以上の負電圧が印加されたとする。する
と、この印加された電圧値が、ＶccとＰ型ディプリーシ
ョンＭＯＳトランジスタ２の閾値電圧Ｖth(＞０)との和
を超えるや否や、トランジスタ２のゲート電圧(Ｇ)はソ
ース電圧よりもＶth以上高くなるので、上記トランジス
タ２はオフになり、出力端子１６から流入しようとする
電流を遮断する。従って、上記閾値電圧Ｖthを、他の半
導体集積回路により出力端子とグランドの間に存する寄
生ダイオード２０の順方向電圧以下に設定すると、Ｖcc
以上の電圧の負側が出力端子１６に印加された場合で
も、出力回路への電流の流入を阻止することができる。
【００１７】図３は、本発明の半導体集積回路の第３の
出力回路を示しており、この出力回路は、Ｎ型ディプリ
ーションＭＯＳトランジスタ１を有する図１と同じ出力
回路において、出力端子１６とＮ型エンハンスメントＭ
ＯＳトランジスタ１８との間に、図２と同じＰ型ディプ
リーションＭＯＳトランジスタ２を接続したものであ
る。したがって、図１,図２で述べたと同様、半導体集
積回路(図示せず)の出力信号がＨのときは、電源Ｖcc側
のＰ型エンハンスメントＭＯＳトランジスタ１７がオン
してＨ信号が、上記出力信号がＬのときは、グランド側
のＮ型エンハンスメントＭＯＳトランジスタ１８がオン
してＬの信号が夫々出力端子１６から出力される。ま
た、Ｎ型とＰ型ディプリーションＭＯＳトランジスタ
１,２は、図１,図２で既述の如く、外部から出力端子１
６に大振幅の電圧が印加された場合の電流の流入を遮断
するので、簡素かつ安価な構成でもって、出力端子１６
にＶcc以上の正負いずれの電圧信号が加わっても、出力
端子１６から出力回路への電流の流入を確実に阻止でき
る。
出力回路を示しており、この出力回路は、Ｎ型ディプリ
ーションＭＯＳトランジスタ１を有する図１と同じ出力
回路において、出力端子１６とＮ型エンハンスメントＭ
ＯＳトランジスタ１８との間に、図２と同じＰ型ディプ
リーションＭＯＳトランジスタ２を接続したものであ
る。したがって、図１,図２で述べたと同様、半導体集
積回路(図示せず)の出力信号がＨのときは、電源Ｖcc側
のＰ型エンハンスメントＭＯＳトランジスタ１７がオン
してＨ信号が、上記出力信号がＬのときは、グランド側
のＮ型エンハンスメントＭＯＳトランジスタ１８がオン
してＬの信号が夫々出力端子１６から出力される。ま
た、Ｎ型とＰ型ディプリーションＭＯＳトランジスタ
１,２は、図１,図２で既述の如く、外部から出力端子１
６に大振幅の電圧が印加された場合の電流の流入を遮断
するので、簡素かつ安価な構成でもって、出力端子１６
にＶcc以上の正負いずれの電圧信号が加わっても、出力
端子１６から出力回路への電流の流入を確実に阻止でき
る。
【００１８】尚、複数の半導体集積回路でシステムを構
成する場合、一般に、電源ＶccまたはグランドＧのいず
れか一方を基準レベルにするので、出力端子１６には、
Ｖcc以上の高電圧か,Ｇ以下の低電圧のいずれかしか印
加されないので、図１または図２のいずれかの対策で十
分である。Ｎ型,Ｐ型ディプリーションＭＯＳトランジ
スタ１,２の製作には、マスクを１枚ずつ追加する必要
があるため、図３の対策は、システムが複雑な場合だけ
に採用すべきである。なお、図３の実施例によれば、対
策の万全を期すことができるのは勿論である。
成する場合、一般に、電源ＶccまたはグランドＧのいず
れか一方を基準レベルにするので、出力端子１６には、
Ｖcc以上の高電圧か,Ｇ以下の低電圧のいずれかしか印
加されないので、図１または図２のいずれかの対策で十
分である。Ｎ型,Ｐ型ディプリーションＭＯＳトランジ
スタ１,２の製作には、マスクを１枚ずつ追加する必要
があるため、図３の対策は、システムが複雑な場合だけ
に採用すべきである。なお、図３の実施例によれば、対
策の万全を期すことができるのは勿論である。
【００１９】
【発明の効果】以上の説明で明らかなように、本発明の
半導体集積回路の第１の出力回路は、出力端子と電源と
の間にＰ型エンハンスメントＭＯＳトランジスタを、出
力端子とグランドとの間にＮ型エンハンスメントＭＯＳ
トランジスタを夫々接続し、Ｐ型およびＮ型エンハンス
メントＭＯＳトランジスタのゲートに、信号を夫々入力
するものにおいて、上記出力端子とＰ型エンハンスメン
トＭＯＳトランジスタとの間に、Ｎ型ディプリーション
ＭＯＳトランジスタを接続しているので、出力端子に電
源電圧以上の正の電圧信号が印加されても、外部からの
電流の流入を阻止できて、簡素かつ安価な構成でもっ
て、異なる電圧振幅の出力信号をもつ複数の半導体集積
回路を互いに接続することができる。
半導体集積回路の第１の出力回路は、出力端子と電源と
の間にＰ型エンハンスメントＭＯＳトランジスタを、出
力端子とグランドとの間にＮ型エンハンスメントＭＯＳ
トランジスタを夫々接続し、Ｐ型およびＮ型エンハンス
メントＭＯＳトランジスタのゲートに、信号を夫々入力
するものにおいて、上記出力端子とＰ型エンハンスメン
トＭＯＳトランジスタとの間に、Ｎ型ディプリーション
ＭＯＳトランジスタを接続しているので、出力端子に電
源電圧以上の正の電圧信号が印加されても、外部からの
電流の流入を阻止できて、簡素かつ安価な構成でもっ
て、異なる電圧振幅の出力信号をもつ複数の半導体集積
回路を互いに接続することができる。
【００２０】また、本発明の第２の出力回路は、上記第
１の出力回路のＮ型ディプリーションＭＯＳトランジス
タを接続するのに代えて、出力端子とＮ型エンハンスメ
ントＭＯＳトランジスタとの間にＰ型ディプリーション
ＭＯＳトランジスタを接続しているので、出力端子に電
源電圧以上の負の電圧信号が印加されても、外部からの
電流の流入を阻止できて、簡素かつ安価な構成でもっ
て、異なる電圧振幅の出力信号をもつ複数の半導体集積
回路を互いに接続することができる。さらに、本発明の
第３の出力回路は、Ｎ型ディプリーションＭＯＳトラン
ジスタを有する上記第１の出力回路に追加して、出力端
子とＮ型エンハンスメントＭＯＳトランジスタとの間に
Ｐ型ディプリーションＭＯＳトランジスタを接続してい
るので、複雑なシステムにおいて、出力端子に電源電圧
以上の正負いずれの電圧信号が印加されても、外部から
の電流の流入をより確実に阻止できて、異なる電圧振幅
の出力信号をもつ複数の半導体集積回路を互いにより確
実に接続することができる。
１の出力回路のＮ型ディプリーションＭＯＳトランジス
タを接続するのに代えて、出力端子とＮ型エンハンスメ
ントＭＯＳトランジスタとの間にＰ型ディプリーション
ＭＯＳトランジスタを接続しているので、出力端子に電
源電圧以上の負の電圧信号が印加されても、外部からの
電流の流入を阻止できて、簡素かつ安価な構成でもっ
て、異なる電圧振幅の出力信号をもつ複数の半導体集積
回路を互いに接続することができる。さらに、本発明の
第３の出力回路は、Ｎ型ディプリーションＭＯＳトラン
ジスタを有する上記第１の出力回路に追加して、出力端
子とＮ型エンハンスメントＭＯＳトランジスタとの間に
Ｐ型ディプリーションＭＯＳトランジスタを接続してい
るので、複雑なシステムにおいて、出力端子に電源電圧
以上の正負いずれの電圧信号が印加されても、外部から
の電流の流入をより確実に阻止できて、異なる電圧振幅
の出力信号をもつ複数の半導体集積回路を互いにより確
実に接続することができる。
【図１】 本発明の半導体集積回路の第１の出力回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図２】 本発明の第２の出力回路を示す回路図であ
る。
る。
【図３】 本発明の第３の出力回路を示す回路図であ
る。
る。
【図４】 従来の半導体集積回路の出力回路を示す回路
図である。
図である。
１…Ｎ型ディプリーションＭＯＳトランジスタ、２…Ｐ
型ディプリーションＭＯＳトランジスタ、１１…入力端
子、１２…制御端子、１３…ＮＡＮＤ回路、１４…ＡＮ
Ｄ回路、１５…インバータ、１６…出力端子、１７…Ｐ
型エンハンスメントＭＯＳトランジスタ、１８…Ｎ型エ
ンハンスメントＭＯＳトランジスタ。
型ディプリーションＭＯＳトランジスタ、１１…入力端
子、１２…制御端子、１３…ＮＡＮＤ回路、１４…ＡＮ
Ｄ回路、１５…インバータ、１６…出力端子、１７…Ｐ
型エンハンスメントＭＯＳトランジスタ、１８…Ｎ型エ
ンハンスメントＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 出力端子と電源との間にＰ型エンハンス
メントＭＯＳトランジスタを接続し、上記出力端子とグ
ランドとの間にＮ型エンハンスメントＭＯＳトランジス
タを接続するとともに、上記Ｐ型およびＮ型エンハンス
メントＭＯＳトランジスタのゲートに、信号が夫々入力
される半導体集積回路の出力回路において、 上記出力端子とＰ型エンハンスメントＭＯＳトランジス
タとの間にＮ型ディプリーションＭＯＳトランジスタを
接続したことを特徴とする半導体集積回路の出力回路。 - 【請求項２】 出力端子と電源との間にＰ型エンハンス
メントＭＯＳトランジスタを接続し、上記出力端子とグ
ランドとの間にＮ型エンハンスメントＭＯＳトランジス
タを接続するとともに、上記Ｐ型およびＮ型エンハンス
メントＭＯＳトランジスタのゲートに、信号が夫々入力
される半導体集積回路の出力回路において、 上記出力端子とＮ型エンハンスメントＭＯＳトランジス
タとの間にＰ型ディプリーションＭＯＳトランジスタを
接続したことを特徴とする半導体集積回路の出力回路。 - 【請求項３】 出力端子と電源との間にＰ型エンハンス
メントＭＯＳトランジスタを接続し、上記出力端子とグ
ランドとの間にＮ型エンハンスメントＭＯＳトランジス
タを接続するとともに、上記Ｐ型およびＮ型エンハンス
メントＭＯＳトランジスタのゲートに、信号が夫々入力
される半導体集積回路の出力回路において、 上記出力端子とＰ型エンハンスメントＭＯＳトランジス
タとの間にＮ型ディプリーションＭＯＳトランジスタを
接続し、かつ、上記出力端子とＮ型エンハンスメントＭ
ＯＳトランジスタとの間にＰ型ディプリーションＭＯＳ
トランジスタを接続したことを特徴とする半導体集積回
路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026604A JPH06244710A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026604A JPH06244710A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244710A true JPH06244710A (ja) | 1994-09-02 |
Family
ID=12198120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026604A Pending JPH06244710A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244710A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
| JP2008148101A (ja) * | 2006-12-12 | 2008-06-26 | Sony Corp | バス用出力回路 |
-
1993
- 1993-02-16 JP JP5026604A patent/JPH06244710A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
| JP2008148101A (ja) * | 2006-12-12 | 2008-06-26 | Sony Corp | バス用出力回路 |
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