JPH06250751A

JPH06250751A - 基準電圧回路

Info

Publication number: JPH06250751A
Application number: JP5033674A
Authority: JP
Inventors: Kazuhito Fujii; 和仁藤井; Nobutaka Kitagawa; 信孝北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-02-23
Filing date: 1993-02-23
Publication date: 1994-09-09

Abstract

(57)【要約】【目的】本発明は、基準電圧の値が素子のバラツキに影
響されず、かつ温度や電源電圧にも依存しない基準電圧
回路を提供することを目的とする。【構成】電源電位ＶDDに一端が接続された第１及び第２
の定電流源13、14と、ベース及びコレクタが接地電位に
接続され、エミッタが上記第１の定電流源13の他端に接
続されたＰＮＰ型のトランジスタ11と、ベース及びコレ
クタが接地電位に接続され、エミッタが上記第２の定電
流源14の他端に接続されたＰＮＰ型のトランジスタ12
と、正及び負の入力端子及び出力端子を有し、正の入力
端子が上記トランジスタ11のエミッタに接続された演算
増幅器17と、上記演算増幅器17の負の入力端子と上記ト
ランジスタ12のエミッタとの間に接続された第１の負荷
15と、上記演算増幅器の負の入力端子と出力端子との間
に接続された第２の負荷16とを具備したことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
内蔵可能な基準電圧回路に係り、特に出力電圧値が素子
特性のバラツキや温度変化、電源電圧値等に影響されな
い基準電圧回路に関する。

【０００２】

【従来の技術】半導体集積回路装置に内蔵可能な基準電
圧回路として、従来では図１８や図１９に示すようなも
のが知られている。

【０００３】図１８の基準電圧回路は２個のバイポーラ
トランジスタ 111、 112、４個の抵抗 113〜 116及び演
算増幅器 117によって構成されている。この基準電圧回
路では、上記トランジスタ 111、 112に流れる電流Ｉ1
，Ｉ2 の値を異ならせ、それぞれの電流によって抵抗
113、 114に電圧降下を起こさせ、両降下電圧を演算増
幅器 117の負及び正の入力端子に供給すると共に、演算
増幅器 117の出力を両トランジスタ 111、 112のベース
に供給して負帰還をかけている。

【０００４】この基準電圧回路は、バイポーラトランジ
スタと抵抗の特性とにより所望の動作点で動作し、その
結果、基準電圧Ｖref が演算増幅器 117の出力として得
られる。

【０００５】一方、図１９の基準電圧回路は４個のＮチ
ャネルＭＯＳトランジスタ 121〜 124、電流源125 及び
演算増幅器126 によって構成されている。上記ＭＯＳト
ランジスタ 121、 122は互いに閾値電圧が異なるように
設定されており、両トランジスタ 121、 122に流れる電
流値が等しくなるように、演算増幅器 125によって一方
のトランジスタ 121に負帰還をかけ、これにより両トラ
ンジスタ 121、 122の閾値電圧の差を基準電圧Ｖref と
して得るようにしている。

【０００６】しかしながら、図１８の従来回路では、バ
イポーラトランジスタ 111、 112の特性のバラツキ、特
に電流増幅率ｈfe、ベース・エミッタ間電圧ＶBE−ベー
ス電流ＩB 特性のバラツキや、抵抗 113〜 116の値のバ
ラツキ等により、得られる基準電圧Ｖref の値は大きく
影響を受け、変動してしまう。つまり、素子感度が大き
いという欠点がある。

【０００７】一方、図１９の従来回路では、個々のトラ
ンジスタの閾値電圧のバラツキ、特に 121と 122の閾値
電圧の差のバラツキが直接、基準電圧Ｖref に影響を与
えるため、この場合にも素子感度が大きいという欠点が
ある。また上記両従来回路は共に、量産時の基準電圧の
バラツキが大きく、量産に向かないとい欠点もある。さ
らに、上記両従来回路では、所望の動作点以外にも動作
点が存在し、安定回路やスタートアップ回路を必要とす
る欠点がある。

【０００８】

【発明が解決しようとする課題】このように従来回路で
は素子感度が大きい、量産に向かない、安定回路やスタ
ートアップ回路を必要とする等の欠点がある。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、基準電圧の値が素子の
バラツキに影響されず、かつ温度や電源電圧にも依存し
ない基準電圧回路を提供することにある。

【００１０】

【課題を解決するための手段】この発明の基準電圧回路
は、第１の電位にそれぞれの一端が接続された第１及び
第２の定電流源と、ベース及びコレクタが第２の電位に
接続され、エミッタが上記第１の定電流源の他端に接続
された第１のバイポーラトランジスタと、ベース及びコ
レクタが第２の電位に接続され、エミッタが上記第２の
定電流源の他端に接続され、上記第１のバイポーラトラ
ンジスタと同一極性の第２のバイポーラトランジスタ
と、正及び負の入力端子及び出力端子を有し、正の入力
端子が上記第１のバイポーラトランジスタのエミッタに
接続された演算増幅器と、上記演算増幅器の負の入力端
子と上記第２のバイポーラトランジスタのエミッタとの
間に接続された第１の負荷と、上記演算増幅器の負の入
力端子と出力端子との間に接続された第２の負荷とを具
備したことを特徴とする。

【００１１】

【作用】ベース及びコレクタが接続された第１及び第２
のバイポーラトランジスタはダイオードとして作用し、
第１及び第２の定電流源から定電流が供給されることに
より、それぞれに順方向電圧降下が生じる。この降下電
圧に対して電流値は対数に圧縮され、その特性の傾きは
物理特性で決まる安定した特性を示し、バイポーラトラ
ンジスタの電流増幅率には影響されない。従って、特性
は素子間のバラツキの影響を受けない。しかし、この特
性は温度によって変化する。そこで、両降下電圧を第
１、第２の負荷及び演算増幅器からなる回路によって増
幅することにより、温度変化の影響を受けない基準電圧
を得ることができる。

【００１２】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００１３】図１はこの発明に係る基準電圧回路の第１
の実施例による構成を示す回路図である。図において、
11及び12はそれぞれＰＮＰ型のバイポーラトランジス
タ、13及び14は電流値がＩ1 、Ｉ2 の定電流源、15は第
１の負荷、16は第２の負荷、17は演算増幅器である。

【００１４】上記両トランジスタ11、12のコレクタ及び
ベースは共に０Ｖの接地電位に接続され、両トランジス
タ11、12はダイオード接続されている。上記定電流源13
は、正極性の電源電位ＶDDと上記トランジスタ11のエミ
ッタとの間に接続されている。上記定電流源14は、電圧
ＶDDと上記トランジスタ12のエミッタとの間に接続され
ている。上記第１の負荷15は、上記トランジスタ12のエ
ミッタと上記演算増幅器17の負側の入力端子との間に接
続されている。上記第２の負荷16は、上記演算増幅器17
の正側の入力端子と出力端子との間に接続されている。
図２は上記図１の実施例回路の第１、第２の負荷15、16
を具体化した図であり、第１、第２の負荷15、16として
抵抗18、19が使用されている。

【００１５】図２のような構成において、ダイオード接
続されたトランジスタ11、12のベース・エミッタ間に
は、定電流源の電流値Ｉ1 、Ｉ2 に応じた電圧降下ＶBE
が生じる。いま、定電流源の電流値にＩ1 ＞Ｉ2 という
関係があるとすると、トランジスタ11のベース・エミッ
タ間電圧降下をＶBE1 、トランジスタ12のベース・エミ
ッタ間電圧降下をＶBE2 とすると、トランジスタ11、12
のエミッタ電位Ｖ1 （＝ＶBE1 ）、Ｖ2 （＝ＶBE2 ）は
図３の特性図に示すように、Ｖ1 ＞Ｖ2 の関係が成立す
る。そして、トランジスタ11のエミッタ電位Ｖ1 は演算
増幅器17の正側の入力端子に直接に入力され、トランジ
スタ12のエミッタ電位Ｖ2 は抵抗18を介して演算増幅器
17の負側の入力端子に入力される。ここで、演算増幅器
17の出力端子ＶOUT から出力される電圧Ｖref は、抵抗
18、19の抵抗値をＲ1 、Ｒ2 とすると、次式で与えられ
る。

【００１６】

【数１】いま、ＶBE1 、ＶBE2 の温度に対する変化率（偏微分
値）を

【００１７】

【数２】とすると、Ｖref の温度に対する変化率（偏微分値）は
次の式で与えられる。

【００１８】

【数３】ここで、２式の右辺の値が０、つまり、

【００１９】

【数４】となるように（Ｒ2 ／Ｒ1 ）の値を決定すれば、Ｖref
の値は温度、電源電圧ＶDDの値に依存せず、一定にな
る。

【００２０】このように上記実施例回路によれば、バイ
ポーラトランジスタのベースとコレクタを接続してダイ
オードとして使用することにより、トランジスタ11、12
のエミッタ電位ＶBE1 、ＶBE2 は素子間でバラツキが大
きいｈfeの影響を受けない。また、バイポーラトランジ
スタ11、12を流れる電流が多少変化しても、電流値は対
数に圧縮されるため、上記両エミッタ電位Ｖ1 、Ｖ2 は
非常にパラツキが少なく、安定する。また、第１、第２
の負荷15、16として、図２に示すように抵抗18、19を用
いた場合には、抵抗率が素子により変化しても、抵抗比
（Ｒ2 ／Ｒ1 ）は変化しないため、出力電圧Ｖref は素
子の影響を受けにくく、極めて安定した電圧となる。

【００２１】従って、基準電圧Ｖref の素子感度が極め
て小さく、かつ量産時のバラツキを小さくすることがで
きて量産に好適であり、また従来回路のような安定回路
やスタートアップ回路は不要である。次にこの発明の第
２の実施例を説明する。

【００２２】図４はこの発明に係る基準電圧回路の第２
の実施例による構成を示す回路図である。上記第１の実
施例回路ではＰＮＰ型のバイポーラトランジスタ11、12
を用いる場合を説明したが、この実施例回路ではＰＮＰ
型ではなくＮＰＮ型のバイポーラトランジスタ21、22を
用いるようにしたものである。なお、図１の実施例回路
と対応する箇所には同じ符号を付してその説明は省略す
る。

【００２３】上記両トランジスタ21、22のコレクタ及び
ベースは共に正極性の電源電位ＶDDに接続され、この場
合も両トランジスタ21、22はダイオード接続されてい
る。また、定電流源13は、上記トランジスタ21のエミッ
タと０Ｖの接地電位との間に接続されている。定電流源
14は、上記トランジスタ22のエミッタと接地電位との間
に接続されている。

【００２４】図５は上記図４の実施例回路の第１、第２
の負荷15、16を具体化した図であり、第１、第２の負荷
15、16として、前記図２の場合と同様に抵抗18、19が使
用されている。この実施例回路の場合、トランジスタ2
1、22のエミッタ電位Ｖ1 、Ｖ2 はそれぞれ、ＶDD−ＶB
E1 、ＶDD−ＶBE2 となる。ここで、抵抗18、19の抵抗
値を前記の場合と同様にＲ1 、Ｒ2 とすると、演算増幅
器17の出力端子ＶOUT から出力される電圧Ｖref は次式
で与えられる。

【００２５】

【数５】また、Ｖref の温度に対する変化率（偏微分値）は次の
式で与えられる。

【００２６】

【数６】

【００２７】ここで、上記５式の右辺の値が０、つまり
上記３式が成立するように（Ｒ2 ／Ｒ1 ）の値を決定す
れば、ＶDDを基準にしたＶref の値は温度、電源電圧Ｖ
DDの値に依存せず、一定になる。

【００２８】なお、上記各実施例において、バイポーラ
トランジスタ11、12または21、22はそれぞれ１個ずつ設
ける場合について説明したが、これは複数個を並列接続
するようにしてもよい。

【００２９】図６はこの発明に係る基準電圧回路の第３
の実施例による構成を示す回路図である。この実施例回
路は、上記図１、図２に示す第１の実施例回路における
ＰＮＰ型のバイポーラトランジスタ11、12の替えてダイ
オード23、24を用いるようにしたものであり、この実施
例回路で得られる効果は第１の実施例回路の場合と同様
である。

【００３０】図７はこの発明に係る基準電圧回路の第４
の実施例による構成を示す回路図である。この実施例回
路は、上記図４、図５に示す第２の実施例回路における
ＮＰＮ型のバイポーラトランジスタ21、22の替えてダイ
オード23、24を用いるようにしたものであり、この実施
例回路で得られる効果は第２の実施例回路の場合と同様
である。なお、この第４の実施例及び前記第３の実施例
においても、それぞれ複数個のダイオードを直列接続し
て使用するようにしてもよい。

【００３１】図８はこの発明に係る基準電圧回路の第５
の実施例による構成を示す回路図である。この実施例回
路は、前記図１に示す第１の実施例回路の定電流源13、
14と第１、第２の負荷15、16を具体化したものである。
ここで、第１、第２の負荷15、16は、前記図２の回路の
場合と同様に抵抗18、19によって構成されている。

【００３２】一方、２個の定電流源13、14は４個のＰチ
ャネルＭＯＳトランジスタ31〜34と２個のＮチャネルＭ
ＯＳトランジスタ35、36及び抵抗37によって構成されて
いる。上記２個のＰチャネルＭＯＳトランジスタ31、32
のソースは共にＶDDに接続され、また両トランジスタ3
1、32のゲートは共通に接続され、さらに一方のトラン
ジスタ32のゲート・ドレイン間は共通に接続されてい
る。すなわち、上記両トランジスタ31、32はカレントミ
ラー回路を構成している。また、上記残り２個のＰチャ
ネルＭＯＳトランジスタ33、34のソースも共にＶDDに接
続され、両トランジスタ33、34のゲートは上記トランジ
スタ32のゲート・ドレイン共通接続点に接続されてい
る。そして、上記トランジスタ33のドレインは前記バイ
ポーラトランジスタ11のエミッタに、上記トランジスタ
34のドレインは前記バイポーラトランジスタ12のエミッ
タにそれぞれ接続されている。

【００３３】上記トランジスタのドレインには上記抵抗
37の一端及び上記ＮチャネルＭＯＳトランジスタ35のゲ
ートに接続されている。また、上記抵抗37の他端は上記
トランジスタ35のドレインに接続され、このトランジス
タ35のソースは接地電位に接続されている。さらに、上
記トランジスタ32のゲート・ドレイン共通接続点には上
記ＮチャネルＭＯＳトランジスタ36のドレインが接続さ
れている。このトランジスタ36のゲートは上記トランジ
スタ35のドレインに接続され、ソースは接地電位に接続
されている。

【００３４】上記のように構成された定電流源はＭＯＳ
トランジスタからなるカレントミラー回路と抵抗を用い
た良く知られたものであり、抵抗37の値と２個のＰチャ
ネルＭＯＳトランジスタ33、34の素子サイズに応じて前
記電流値Ｉ1 、Ｉ2 の値が決定されるものである。

【００３５】この実施例回路において、トランジスタ11
に流れる電流Ｉ1 を１０μＡ、トランジスタ12に流れる
電流Ｉ2 を１μＡとした時、常温（Ｔａ＝２７℃）の時
のＶBE1 、ＶBE2 の値はそれぞれ６７６ｍＶ、６１３ｍ
Ｖ、高温（Ｔａ＝６０℃）の時のＶBE1 、ＶBE2 の値は
それぞれ６３３ｍＶ、５６３ｍＶとなり、ＶBE1 、ＶBE
2 の偏微分値はそれぞれ−１．３ｍＶ／deg 、−１．５
ｍＶ／deg となる。この時、抵抗18、19の値Ｒ1 、Ｒ2
をそれぞれ１００ＫΩ、６５０ＫΩとすると、Ｖref の
値は常温時に１０８５．５ｍＶ、高温時に１０８８ｍＶ
が得られた。

【００３６】このとき、図示のような構成の定電流源に
よって、温度及び電源電圧の影響の少ない安定した電流
Ｉ1 、Ｉ2 が得られる。また、電流Ｉ1 、Ｉ2 の多少の
変化は前記のように対数圧縮されるので、トランジスタ
11、12のＶBEに対する影響はほとんどない。

【００３７】図９はこの発明に係る基準電圧回路の第６
の実施例による構成を示す回路図である。この実施例回
路は、前記図４に示す第２の実施例回路の定電流源13、
14と第１、第２の負荷15、16を具体化したものである。
この実施例回路において、第１、第２の負荷15、16は、
前記図５の回路の場合と同様に抵抗18、19によって構成
されている。

【００３８】また、２個の定電流源13、14は、基本的に
は上記図８の第５の実施例回路の場合と同様に構成され
ているが、基準電圧Ｖref としてＶDDを基準に得るよう
にしているため、図８の場合とはＭＯＳトランジスタの
チャネル型が逆となりかつ電源電位ＶDDと接地電位の接
続関係が逆となっている。従って、この実施例回路にお
いて、定電流源に関し上記図８と対応する箇所には図８
中の符号にダッシュ「′」を付してその説明は省略す
る。

【００３９】図１０はこの発明に係る基準電圧回路の第
７の実施例による構成を示す回路図である。この実施例
回路は、前記図１に示す第１の実施例回路の定電流源1
3、14と第１、第２の負荷15、16を具体化したものであ
り、第１、第２の負荷15、16は、抵抗18、19によって構
成されている。

【００４０】この実施例回路において、前記２個の定電
流源13、14は３個のＰチャネルＭＯＳトランジスタ41〜
43、２個のＮチャネルＭＯＳトランジスタ44、45、１個
のＰＮＰ型のバイポーラトランジスタ46及び２個の抵抗
47、48によって構成されている。上記３個のＰチャネル
ＭＯＳトランジスタ41〜43のソースは共にＶDDに接続さ
れ、また各トランジスタ41〜43のゲートは共通に接続さ
れ、さらにトランジスタ41のゲート、ドレインが接続さ
れている。そして、トランジスタ42のドレインは前記バ
イポーラトランジスタ11のエミッタに、トランジスタ43
のドレインは前記バイポーラトランジスタ12のエミッタ
にそれぞれ接続されている。上記抵抗47の一端はＶDDに
接続され、その他端にはバイポーラトランジスタ46のエ
ミッタ及び抵抗48の一端がそれぞれ接続されている。上
記トランジスタ46のエミッタは接地電位に接続され、ベ
ースは上記抵抗48の他端に接続されている。上記２個の
ＮチャネルＭＯＳトランジスタ44、45の各ドレインは上
記トランジスタ46のベース、上記ＭＯＳトランジスタ41
のゲート・ドレイン接続点にそれぞれ接続されている。
また、上記ＭＯＳトランジスタ44、45のソースは共に接
地電位に接続され、一方のＭＯＳトランジスタ44のゲー
ト、ソースが接続されている。

【００４１】上記のように構成された定電流源も良く知
られたものであり、抵抗47、48の値と２個のＰチャネル
ＭＯＳトランジスタ42、43の素子サイズに応じて前記電
流値Ｉ1 、Ｉ2 の値が決定される。

【００４２】図１１はこの発明に係る基準電圧回路の第
８の実施例による構成を示す回路図である。この実施例
回路は、前記図４に示す第２の実施例回路の定電流源1
3、14と第１、第２の負荷15、16を具体化したものであ
り、第１、第２の負荷15、16は、前記図５の回路の場合
と同様に抵抗18、19によって構成されている。

【００４３】この実施例回路において、２個の定電流源
13、14は、基本的には上記図１０の第７の実施例回路の
場合と同様に構成されているが、基準電圧Ｖref として
ＶDDを基準に得るようにしているため、図１０の場合と
はＭＯＳトランジスタのチャネル型及びバイポーラトラ
ンジスタの極性が逆となり、かつ電源電圧ＶDDと接地電
位の接続関係が逆となっている。従って、この実施例回
路において、定電流源に関し上記図１０と対応する箇所
には図１０中の符号にダッシュ「′」を付してその説明
は省略する。

【００４４】図１２はこの発明に係る基準電圧回路の第
９の実施例による構成を示す回路図である。この実施例
回路は、前記図１に示す第１の実施例回路の定電流源1
3、14と第１、第２の負荷15、16を具体化したものであ
り、第１、第２の負荷15、16は、抵抗18、19によって構
成されている。

【００４５】この実施例回路において、前記２個の定電
流源13、14は３個のＰチャネルＭＯＳトランジスタ51〜
53と１個の抵抗54で構成されている。上記３個のＰチャ
ネルＭＯＳトランジスタ51〜53のソースは共にＶDDに接
続され、また各トランジスタ51〜53のゲートは共通に接
続され、さらにトランジスタ51のゲート、ドレインが接
続されている。そして、トランジスタ51のドレインと接
地電位との間には抵抗54が接続され、トランジスタ52、
53の各ゲートは前記バイポーラトランジスタ11、12の各
エミッタにそれぞれ接続されている。

【００４６】上記のように構成された定電流源は、トラ
ンジスタ51と52及びトランジスタ51と53それぞれからな
る２個のカレントミラー回路も用いた良く知られたもの
であり、抵抗54の値と２個のＰチャネルＭＯＳトランジ
スタ52、53の素子サイズに応じて前記電流値Ｉ1 、Ｉ2
の値が決定される。

【００４７】図１３はこの発明に係る基準電圧回路の第
１０の実施例による構成を示す回路図である。この実施
例回路は、前記図４に示す第２の実施例回路の定電流源
13、14と第１、第２の負荷15、16を具体化したものであ
り、第１、第２の負荷15、16は、前記図５の回路の場合
と同様に抵抗18、19によって構成されている。

【００４８】この実施例回路において、２個の定電流源
13、14は、基本的には上記図１２の第９の実施例回路の
場合と同様に構成されているが、基準電圧Ｖref として
ＶDDを基準に得るようにしているため、図１２の場合と
はＭＯＳトランジスタのチャネル型が逆となり、かつ電
源電位ＶDDと接地電位の接続関係が逆となっている。従
って、この実施例回路において、定電流源に関し上記図
１２と対応する箇所には図１０中の符号にダッシ
ュ「′」を付してその説明は省略する。

【００４９】図１４はこの発明に係る基準電圧回路の第
１１の実施例による構成を示す回路図である。この実施
例回路は、前記図８に示す第５の実施例回路に対し、新
たに演算増幅器38を追加し、バイポーラトランジスタ12
のエミッタ電位をこの演算増幅器38に入力して安定化さ
せ、前記演算増幅器17に供給するようにしたものであ
る。

【００５０】ところで、上記各実施例回路ではＰＮＰ型
もしくはＮＰＮ型のバイポーラトランジスタ11、12、2
1、22を用いるようにしている。そして、各実施例回路
をＣＭＯＳプロセスを用いたＣＭＯＳ型集積回路として
構成する場合に、これらバイポーラトランジスタはＣＭ
ＯＳプロセス上の寄生バイポーラトランジスタを利用す
ることができる。このとき、ＰＮＰ型のバイポーラトラ
ンジスタ11、12のコレクタは接地電位に、ＮＰＮ型のバ
イポーラトランジスタ21、22のコレクタは電源電位にそ
れぞれ接続する必要がある。

【００５１】図１５は上記第１、第２、第５、第６、第
７、第８、第９、第１０及び第１１の各実施例で使用さ
れるバイポーラトランジスタ11、12もしくは21、22を寄
生バイポーラトランジスタで構成する場合の素子構造の
断面図であり、図１５の（ａ）はＰＮＰ型を、（ｂ）は
ＮＰＮ型をそれぞれ示している。

【００５２】図１５の（ａ）において、Ｐ型領域61内に
はＮウエル領域62とＰ⁺ 領域63が形成される。上記Ｎウ
エル領域62内にはＰ⁺ 型領域64とＮ⁺ 領域65が形成され
る。そして、上記Ｐ⁺ 型領域64、Ｎ⁺ 領域65、Ｐ⁺ 領域
63にＰＮＰ型バイポーラトランジスタのエミッタ電極
Ｅ、ベース電極Ｂ、コレクタ電極Ｃが接続される。

【００５３】図１５の（ｂ）において、Ｎ型領域71内に
はＰウエル領域72とＮ⁺ 領域73が形成される。上記Ｐウ
エル領域72内にはＮ⁺ 型領域74とＰ⁺ 領域75が形成され
る。そして、上記Ｎ⁺ 型領域74、Ｐ⁺ 領域75、Ｎ⁺ 領域
73にＮＰＮ型バイポーラトランジスタのエミッタ電極
Ｅ、ベース電極Ｂ、コレクタ電極Ｃが接続される。

【００５４】図１６は上記各実施例回路で使用される演
算増幅器17の具体的な構成を示している。この演算増幅
器17は、図示のように例えばＰチャネルＭＯＳトランジ
スタ81〜85、ＮチャネルＭＯＳトランジスタ86〜88及び
電流値設定用の抵抗89等で構成されている。このような
ＭＯＳトランジスタ構成の演算増幅器では、一般に正及
び負の入力端子（Ｖ＋）、（Ｖ−）に電流が流れること
がないので、前記Ｖ1、Ｖ2 は安定した値を保つことが
できる。

【００５５】図１７はこの発明に係る基準電圧回路の第
１２の実施例による構成を示す回路図である。この実施
例の基準電圧回路は、前記図６の実施例回路の出力電圧
Ｖref を２個の抵抗91、92で分割し、この分割された電
圧を演算増幅器93と２個の抵抗94、95からなる増幅回路
で増幅することにより、最終的な基準電圧Ｖref ′の値
を自由に設定できるようにしたものである。

【００５６】すなわち、この実施例回路において、抵抗
91、92、94、95の値をＲ11、Ｒ12、Ｒ13、Ｒ14とし、Ｒ
12／（Ｒ11＋Ｒ12）の値をα、Ｒ14／Ｒ13の値をβとす
ると、Ｖref ′は次式で与えられる。Ｖref ′＝αＶref ＋βαＶref ＝Ｖref α（１＋β） …（６）

【００５７】すなわち、この実施例ではα、βの調整に
よって出力電圧Ｖref ′の値を自由に設定することがで
きる。ここでＶref は先に説明したように安定した値な
ので、Ｖref ′の値も安定したものとなる。

【００５８】

【発明の効果】以上説明したようにこの発明によれば、
基準電圧の値が素子のバラツキに影響されず、かつ温度
や電源電圧にも依存しない基準電圧回路を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明に係る基準電圧回路の第１の実施例に
よる構成を示す回路図。

【図２】図１の実施例回路の第１、第２の負荷を具体化
した図。

【図３】図２の回路の特性図。

【図４】この発明に係る基準電圧回路の第２の実施例に
よる構成を示す回路図。

【図５】図４の実施例回路の第１、第２の負荷を具体化
した図。

【図６】この発明に係る基準電圧回路の第３の実施例に
よる構成を示す回路図。

【図７】この発明に係る基準電圧回路の第４の実施例に
よる構成を示す回路図。

【図８】この発明に係る基準電圧回路の第５の実施例に
よる構成を示す回路図。

【図９】この発明に係る基準電圧回路の第６の実施例に
よる構成を示す回路図。

【図１０】この発明に係る基準電圧回路の第７の実施例
による構成を示す回路図。

【図１１】この発明に係る基準電圧回路の第８の実施例
による構成を示す回路図。

【図１２】この発明に係る基準電圧回路の第９の実施例
による構成を示す回路図。

【図１３】この発明に係る基準電圧回路の第１０の実施
例による構成を示す回路図。

【図１４】この発明に係る基準電圧回路の第１１の実施
例による構成を示す回路図。

【図１５】上記各実施例で使用されるバイポーラトラン
ジスタを寄生バイポーラトランジスタで構成する場合の
素子構造の断面図。

【図１６】上記各実施例回路で使用される演算増幅器の
具体的な構成を示す回路図。

【図１７】この発明に係る基準電圧回路の第１２の実施
例による構成を示す回路図。

【図１８】従来の基準電圧回路の回路図。

【図１９】従来の基準電圧回路の回路図。

【符号の説明】

11，12…ＰＮＰ型のバイポーラトランジスタ、13，14…
定電流源、15…第１の負荷、16…第２の負荷、17…演算
増幅器、18，19…抵抗、21，22…ＮＰＮ型のバイポーラ
トランジスタ、23，24…ダイオード、31〜34…Ｐチャネ
ルＭＯＳトランジスタ、35，36…ＮチャネルＭＯＳトラ
ンジスタ、37…抵抗、31′〜34′…ＮチャネルＭＯＳト
ランジスタ、35′，36′…ＰチャネルＭＯＳトランジス
タ、37′…抵抗、38…演算増幅器、41〜43…Ｐチャネル
ＭＯＳトランジスタ、44，45…ＮチャネルＭＯＳトラン
ジスタ、46…ＰＮＰ型のバイポーラトランジスタ、47，
48…抵抗、41′〜43′…ＮチャネルＭＯＳトランジス
タ、44′，45′…ＰチャネルＭＯＳトランジスタ、46′
…ＮＰＮ型のバイポーラトランジスタ、47′，48′…抵
抗、51〜53…ＰチャネルＭＯＳトランジスタ、54…抵
抗、51′〜53′…ＮチャネルＭＯＳトランジスタ、54′
…抵抗、91，92，94，95…抵抗、93…演算増幅器。

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【手続補正書】

【提出日】平成５年４月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】

Claims

【特許請求の範囲】

【請求項１】第１の電位にそれぞれの一端が接続され
た第１及び第２の定電流源と、ベース及びコレクタが第２の電位に接続され、エミッタ
が上記第１の定電流源の他端に接続された第１のバイポ
ーラトランジスタと、ベース及びコレクタが第２の電位に接続され、エミッタ
が上記第２の定電流源の他端に接続され、上記第１のバ
イポーラトランジスタと同一極性の第２のバイポーラト
ランジスタと、正及び負の入力端子及び出力端子を有し、正の入力端子
が上記第１のバイポーラトランジスタのエミッタに接続
された演算増幅器と、上記演算増幅器の負入力端子と上記第２のバイポーラト
ランジスタのエミッタとの間に接続された第１の負荷
と、上記演算増幅器の負の入力端子と出力端子との間に接続
された第２の負荷とを具備したことを特徴とする基準電
圧回路。
【請求項２】第１の電位にそれぞれの一端が接続され
た第１及び第２の定電流源と、アノード、カソードの一方が上記第１の定電流源の他端
に接続され、アノード、カソードの他方が第２の電位に
接続された第１のダイオードと、アノード、カソードの一方が上記第２の定電流源の他端
に接続され、アノード、カソードの他方が第２の電位に
接続された第２のダイオードと、正及び負の入力端子及び出力端子を有し、正の入力端子
が上記第１のダイオードのアノード、カソードの一方に
接続された演算増幅器と、上記演算増幅器の負の入力端子と上記第２のダイオード
のアノード、カソードの一方との間に接続された第１の
負荷と、上記演算増幅器の負の入力端子と出力端子との間に接続
された第２の負荷とを具備したことを特徴とする基準電
圧回路。