JPH06250860A

JPH06250860A - データ処理装置

Info

Publication number: JPH06250860A
Application number: JP5033149A
Authority: JP
Inventors: Shigenori Watari; 亘　　重範
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-23
Filing date: 1993-02-23
Publication date: 1994-09-09
Anticipated expiration: 2015-05-29
Also published as: JP3045888B2

Abstract

(57)【要約】【目的】データ処理装置において、例外処理発生の原
因究明が容易にでき、MPUの停止や暴走状態からの自動
復帰が可能なデータ処理装置を実現する。【構成】 MPU4が定常動作を実行中に例外処理が発生し
たか否かを判定し、例外処理が発生すると、シーケンサ
部12が、アドレス信号1等の情報を収集し、時系列的に
記憶部13に格納する。さらに例外処理が発生した場合に
はシーケンサ部12がその時のアドレス信号1等の情報を
収集し時系列的に記憶部13に格納し、MPU4の動作を停止
させる。シーケンサ部12はMPU4の内部レジスタ等の情報
を収集し記憶部13に格納する。シーケンサ部12は収集し
た情報よりMPU4の自動復帰が可能か否かを判断し可能で
あれば主記憶部5等のデータ修正を実行しリセット信号1
0をリセットブロック11に供給する。リセットブロック1
1はMPUリセット信号9をMPU4に供給し、MPU4による定常
動作が再開される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メインプロセッサと、
主記憶部と、入出力部とを有するデータ処理装置に係わ
り、特に、異常発生時には、メインプロセッサの暴走等
を防止する機能を有するデータ処理装置に関する。

【０００２】

【従来の技術】データ処理装置においては、メインプロ
セッサが、データアクセス等の定常動作を実行している
際に、例外処理が発生した場合には、メインプロセッサ
の内部状態を外部記憶装置に退避させてから、例外処理
を実行する。そして、例外処理の終了後に、退避させた
上記内部状態を読みだし、再びメインプロセッサによる
定常動作を開始する構成となっている。図３は上記デー
タ処理装置の概略構成図であり、図４は図３の例におけ
る概略動作フローチャートである。図３及び図４におい
て、ＭＰＵ（メインプロセッサ）４はアドレスバス上の
アドレス信号１、データバス上のデータ信号２、制御バ
ス上の制御信号３を使用し、Ｉ／Ｏ（入出力部）６及び
主記憶部５の動作を制御している。

【０００３】図４のステップ１００において、ＭＰＵ４
は、定常動作を実行し、ステップ１１０において、バス
エラー等の例外処理が発生したか否かを判定する。例外
処理が発生していなければ、ステップ１００に戻り、定
常動作を実行する。ステップ１１０において、例外処理
が発生すると、ステップ１５０に進み、さらに例外処理
が発生したか否かを判定する。例外処理が発生していな
ければ、ステップ１２０に進む。

【０００４】ステップ１２０において、ＭＰＵ４はＭＰ
Ｕ４内部の各種レジスタ情報を主記憶部５に退避させ
る。そして、ステップ１３０にて、例外処理を実行し、
処理が終了すると、ステップ１４０に進み、ステップ１
２０にて退避させた情報をＭＰＵ４のレジスタに復帰さ
せ、ステップ１００に戻る。

【０００５】ステップ１５０において、例外処理が発生
した場合には、ＭＰＵ４は、各種レジスタ情報の主記憶
部５への退避を良好に実行する事ができず、暴走してし
まう可能性がある。この暴走を回避するために、ステッ
プ１５０において、例外処理が発生した場合には、ステ
ップ１７０に進み、ＭＰＵ４の動作を停止させる。次
に、ステップ１８０に進み、ＭＰＵ４にリセット信号８
が入力されたか否かを判定する。そして、リセット信号
８が入力されていなければ、入力されるまで待機状態と
なり、入力されると、スタート状態、つまり、初期状態
に戻る。

【０００６】上記図３及び図４に示した例において、例
外処理発生時（ステップ１１０）に、さらに、例外処理
が発生した場合（ステップ１５０）には上述したよう
に、ＭＰＵ４の動作が停止される。そして、リセット信
号８によりＭＰＵ４の各種レジスタ情報がクリアされて
しまう。したがって、例外処理の発生原因が不明とな
り、中断されたデータ処理を最初から再開しなければ
ならない。これに対して、例外処理発生時に、ＭＰＵの
内部状態を記憶部に退避している際に、再度例外処理が
発生した場合、アドレス信号、データ信号をラッチする
データ処理装置がある。このデータ処理装置であれば、
ＭＰＵがリセット信号によってリセットされても、定常
動作復帰後に、ラッチされたアドレス信号、データ信号
により、例外処理の要因を知ることができる。

【０００７】図５は上述したラッチ機能を有するデータ
処理装置の概略構成図であり、上記図３の例に、アドレ
ス信号、データ信号をラッチ部が追加されている。ま
た、図６は図５の例の概略動作フローチャートである。
図５と図６において、ＭＰＵ４はアドレス信号１やデー
タ信号２や制御信号３を使用し、Ｉ／Ｏ部６及び主記憶
部５を制御し、ラッチ部７はアドレスバス、データバ
ス、制御バスに接続されている。ＭＰＵ４の定常動作中
（ステップ１００）に、バスエラー等の例外処理（ステ
ップ１１０）が発生すると、ＭＰＵ４はＭＰＵ４内部の
各種レジスタ情報を主記憶に退避（ステップ１２０）し
ようとするが、この時さらに例外処理が発生すると（ス
テップ１５０）、ステップ１６０に進む。そして、この
ステップ１６０において、その時のアドレス信号１やデ
ータ信号２をラッチ部７が保持する。次に、ステップ１
７０に進み、ＭＰＵ４は暴走を避けるために停止する。
そして、ステップ１８０において、リセット信号８がＭ
ＰＵ４に入力されるまで、待機状態となる。リセット信
号８がＭＰＵ４に入力されると、ＭＰＵ４の各種レジス
タ情報がクリアされてしまうが、ラッチ部７に保持され
た情報により、例外処理（ステップ１５０）が発生した
際のアドレス信号１やデータ信号２の内容を知ることが
できる。

【０００８】なお、上述したデータ処理装置に類似する
ものとしては、例えば、特開昭６０−３７３２号公報に
記載された入出力装置の異常検出方法や、特開平３−１
１９４４８号公報に記載されたデータ処理装置さらに、
特開平４−１９５６１７号公報に記載された記録再生装
置及び情報処理装置等がある。

【０００９】

【発明が解決しようとする課題】図５及び図６に示した
例にあっては、例外処理の発生時（ステップ１１０）、
さらにバスエラー等の例外処理が発生すると（ステップ
１５０）、ラッチ部７が機能し、例外処理が発生した時
のアドレス信号１やデータ信号２の情報を保持する（ス
テップ１６０）。これにより、ＭＰＵ４が定常動作に復
帰した際に、例外処理の発生時のアドレス信号１やデー
タ信号２の情報を検索することが可能である。

【００１０】しかしながら、上記図５の例のデータ処理
装置においても、ステップ１００の例外処理発生と、ス
テップ１５０の例外処理発生とを関連付けた例外発生の
原因究明は困難であり、例外処理発生前のデータ復元が
困難であった。したがって、例外発生を起因とする、Ｍ
ＰＵ４の停止状態や暴走状態からの自動復帰は不可能で
あった。本発明の目的は、データ処理装置において、例
外処理発生の原因究明が容易に実行でき、ＭＰＵの停止
状態や暴走状態からの自動復帰が可能なデータ処理装置
を実現することである。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するため、以下のように構成される。データ処理装置
において、命令やデータを格納する主記憶部と、主記憶
部内に格納された命令及びデータを使用し、データ処理
を行なうメインプロセッサと、メインプロセッサからの
指令により動作する入出力部と、データのアドレスを示
すアドレス信号とデータ信号とアドレス信号及びデータ
信号の転送を制御する制御信号とを記憶する副記憶部
と、アドレス信号を伝達するアドレスバスとデータ信号
を伝達するデータバスと制御信号を伝達するコントロー
ルバスに接続され、メインプロセッサ、主記憶部、入出
力部によるアドレスバス、データバス及びコントロール
バスのアクセス状態を監視し、割り込み、例外処理、又
はメインプロセッサ以外の主記憶部又は入出力部による
ダイレクトメモリアクセスの発生を検出したときには、
アドレス信号、データ信号及び制御信号の状態を、時系
列的に副記憶部に格納し、復帰用リセット信号を出力す
る例外処理発生監視部と、復帰用リセット信号と外部か
ら供給される外部リセット信号とに基づいて、少なくと
も上記メインプロセッサに、リセット信号を供給するリ
セット信号選択合成部と、を備える。

【００１２】好ましくは、上記データ処理装置におい
て、副記憶部は、記憶領域を循環使用可能な記憶手段で
ある。また、好ましくは、上記データ処理装置におい
て、副記憶部は、停電時においても、記憶された情報を
保持可能なバックアップ用電源を有する。

【００１３】また、好ましくは、上記データ処理装置に
おいて、リセット信号選択合成部は、上記復帰用リセッ
ト信号及び外部リセット信号の両信号が供給されたとき
のみ、メインプロセッサにリセット信号を供給する。ま
た、好ましくは、上記データ処理装置において、例外処
理発生監視部は、副記憶部に格納されたアドレス信号、
データ信号及び制御信号の状態から、メインプロセッサ
が正常復帰可能か否か判断する判断部を有し、正常復帰
可能な場合には、データ修正を実行するとともに、正常
復帰可能であることを示す自動復帰可能信号を、リセッ
ト信号選択合成部に供給し、リセット信号選択合成部
は、自動復帰可能信号が供給された場合には、外部リセ
ット信号の供給の有無に関係なく、メインプロッサにリ
セット信号を供給する。

【００１４】

【作用】メインプロセッサは、主記憶部内の命令やデー
タを使用しデータの処理を行なう。主記憶部は、メイン
プロセッサの行なうデータの処理に必要な命令やデータ
を格納する。入出力部は、メインプロセッサの行なうデ
ータ処理に伴い、システムの必要に応じた、アプリケー
ション回路で、フロッピーディスク、ハードディスク等
の補助記憶手段や、補助演算手段、画像表示手段等があ
る。アドレスバスは、バスの使用権利を有するマスタ
が、データの処理を行なう為の目的アドレス信号を伝達
する。データバスは、バスの使用権利を有するマスタ
が、データの処理を行なう為の情報を伝達する。コント
ロールバスは、アドレス信号及びデータ信号を各装置間
に円滑に伝達する為のストローブ等の制御信号を伝達す
る。例外処理発生監視部は、上記アドレスバスと、デー
タバスと、コントロールバスを使用し、メインプロセッ
サによるアクセスやメインプロセッサ以外のバスマスタ
によるバスアクセスの状態を監視する。

【００１５】例外処理発生やメインプロセッサ以外のバ
スマスタによるダイレクトメモリアクセスが発生したと
き、そのときのアドレス信号、データ信号、制御信号の
状態を、副憶部に時系列的に格納する。メインプロセッ
サが異常停止をした際、副記憶部内の情報や主記憶部内
の情報、及びメインプロセッサの内部レジスタ等を解析
し、メインプロセッサが正常復帰可能ならば、復帰用リ
セット信号を発生する。

【００１６】副記憶部は、例外処理発生監視部から送ら
れる情報を記憶する。リセット信号選択合成部は、外部
から入力されるリセット信号と、例外処理発生監視部
が、発生する復帰用リセット信号とに基づいて、メイン
プロセッサをリセットする信号を発生する。

【００１７】

【実施例】図１は、本発明の一実施例であるデータ処理
装置の概略構成図である。図１において、ＭＰＵ（メイ
ンプロセッサ）４は、アドレスバス上のアドレス信号
１、データバス上のデータ信号２及びコントロールバス
上の制御信号３を使用して、主記憶部５やＩ／Ｏ（入出
力部）６の動作を制御する。主記憶部５は、主に、ＭＰ
Ｕ４が実行するデータ処理に必要な命令やデータを格納
するが、Ｉ／Ｏ６やシーケンサ部（例外処理発生監視
部）１２等のバスマスタとなる構成部によるダイレクト
メモリアクセスにも対応する。アドレスバス１Ｂやデー
タバス２Ｂ、及びコントロールバス３Ｂは、ＭＰＵ４、
主記憶部５、Ｉ／Ｏ６、及びシーケンサ部１２に接続さ
れる。

【００１８】アドレスバス１Ｂは、バスの使用権利を有
するマスタ部が、データの処理を行なうための目的アド
レスを伝達する。また、データバス２Ｂは、バスの使用
権利を有するマスタ部が、データの処理を行なう為の情
報を伝達する。コントロールバス３Ｂは、上記アドレス
信号２及びデータ信号３を各部間に円滑に伝達する為の
ストローブ等の信号や、割り込み信号やＭＰＵ４のステ
ータス信号等を伝達する。

【００１９】シーケンサ部１２は、上記アドレス信号１
と、データ信号２と、制御信号３を使用し、ＭＰＵ４に
よるアクセスやＭＰＵ４以外のバスマスタ部によるバス
アクセスの状態を監視し、例外処理発生やＭＰＵ４以外
のバスマスタ部によるダイレクトメモリアクセス発生等
を検知すると、それらの状態が発生したときのアドレス
信号１と、データ信号２と、制御信号３の状態を、シー
ケンサ部１２の専用記憶部（副記憶部）１３に時系列的
に格納する。

【００２０】次に、図１の例の動作を説明する。図２の
ステップ１００において、ＭＰＵ４は、定常動作を実行
する。そして、ステップ１１０において、例外処理が発
生したか否かを判定する。例外処理が発生していなけれ
ば、ステップ１００に戻り、定常動作を実行する。ステ
ップ１１０において、バスエラー等の例外処理が発生す
ると、ステップ１９０に進み、シーケンサ部１２が、ア
ドレス信号１、データ信号２、制御信号３の情報を収集
し、時系列的に記憶部１３に格納する。そして、処理
は、ステップ１５０に進み、さらに例外処理が発生した
か否かを判定し、例外処理が発生していなければ、ステ
ップ１２０に進む。

【００２１】ステップ１２０において、ＭＰＵ４の内部
レジスタ等の情報が主記憶部５に格納される。次に、ス
テップ１３０において、ＭＰＵ４は、発生した例外処理
を実行する。そして、ステップ１４０において、主記憶
部５に格納された情報が復帰され、ステップ１００に戻
る。このステップ１００にて、再び定常動作が実行され
る。

【００２２】ステップ１５０において、例外処理が発生
した場合には、ステップ２００に進み、シーケンサ部１
２が、その時のアドレス信号１、データ信号２、制御信
号３の情報を収集し、時系列的に記憶部１３に格納す
る。そして、処理はステップ１７０に進み、ＭＰＵ４の
動作を停止させる。次に、ステップ２１０において、シ
ーケンサ部１２は、ＭＰＵ４の内部レジスタ等の情報を
収集し、専用記憶部１３に格納する。さらに、シーケン
サ部１２は、ステップ２２０において、収集したＭＰＵ
４の内部レジスタ等の情報、アドレス信号１、データ信
号２、制御信号３の情報より、ＭＰＵ４の自動復帰が可
能か不可能かを判断し、自動復帰が可能な状態であれ
ば、ステップ２３０に進む。ステップ２３０において、
シーケンサ部１２は、主記憶部５等のデータ修正が有れ
ば修正を実行し、ステップ２４０において、復帰用リセ
ット信号１０をリセットブロック（リセット信号選択合
成部）１１に供給する。すると、リセットブロック１１
は、ＭＰＵリセット信号９をＭＰＵ４に供給する。そし
て、ＭＰＵ４による定常動作（ステップ１００）が再開
される。

【００２３】ステップ２２０において、自動復帰が不可
能であれば、不可能であることを示す信号が、シーケン
サ部１２からリセットブロック１１に供給され、ステッ
プ１８０に進む。このステップ１８０において、リセッ
トブロック１１は、外部リセット信号８が、このリセッ
トブロック１１に供給されたか否かを判断する。外部リ
セット信号８が供給されると、リセットブロック１１
は、ＭＰＵリセット信号９をＭＰＵ４に供給する。そし
て、ＭＰＵ４による定常動作（ステップ１００）が再開
される。

【００２４】シーケンサ部１２及び専用記憶部１３は、
外部リセット信号８が、リセットブロック１１に供給さ
れても、影響を受けないように、つまり、内部記憶状態
が変更されないように構成されている。また、シーケン
サ部１２は、電源立ち上げ時のみ初期化される。また、
専用記憶部１３は、必要に応じて停電時バックアップ用
電源を備え、シーケンサ部１２又はＭＰＵ４からのコマ
ンドによってのみ初期化されるように構成される。

【００２５】以上説明したように、本発明の一実施例に
よれば、データ処理装置において、シーケンサ部１２
は、例外処理発生や、ＭＰＵ４以外のバスマスタによる
ダイレクトメモリアクセス発生等を検出したとき、その
都度、ＭＰＵ４の内部レジスタ情報、アドレス信号１、
データ信号２、制御信号３を時系列的に、専用記憶部１
３に格納する。したがって、ＭＰＵ４が、例外処理発生
により、異常停止した場合であっても、例外処理発生の
原因究明が容易に実行でき、ＭＰＵ４の停止状態や暴走
状態からの自動復帰が可能なデータ処理装置を実現する
ことができる。上述した一実施例は、データ処理を実行
する種々のものに適用可能であるが、特に、核磁気共鳴
画像診断装置における画像データ処理等を行うデータ処
理装置に適用した場合に、有効である。

【００２６】なお、専用記憶部１３としては、通常のメ
モリを使用できる他、記憶内容が記憶容量範囲を超過す
る場合には、最古の記憶データを最新のデータに更新し
て記憶する、循環使用可能な記憶手段（リングバッフ
ァ）を用いることもできる。また、記憶部１３として
は、停電時においても、記憶内容が消失されないような
不揮発性メモリを備えるように構成することもできる。

【００２７】また、上記実施例においては、自動復帰可
能な場合、リセットブロック１１は、シーケンサ部１２
からの復帰用リセット信号１０のみの供給により、ＭＰ
Ｕリセット信号９を出力するように構成したが、外部リ
セット信号８と、復帰用リセット信号１０との両信号が
供給されてから、ＭＰＵリセット信号９を出力するよう
に構成することもできる。また、リセットブロック１１
は、リセット信号をメインプロセッサ４のみではなく、
入出力部６等にも供給することもできる。

【００２８】

【発明の効果】本発明は、以上のように構成されている
ので、以下のような効果がある。データ処理装置におい
て、主記憶部と、メインプロセッサと、入出力部と、ア
ドレス信号とデータ信号と制御信号とを記憶する副記憶
部と、アドレスバスとデータバスとコントロールバスと
に接続され、これらのバスのアクセス状態を監視し、割
り込み、例外処理、又はメインプロセッサ以外によるダ
イレクトメモリアクセスの発生を検出すると、アドレス
信号、データ信号及び制御信号の状態を、時系列的に副
記憶部に格納し、復帰用リセット信号を出力する例外処
理発生監視部と、復帰用リセット信号と外部リセット信
号と、に基づいて、メインプロセッサにリセット信号を
供給するリセット信号選択合成部と、を備える。これに
より、メインプロセッサが異常停止をした場合でも、ア
ドレス信号と、データ信号と、制御信号との状態及びメ
インプロセッサ内部レジスタ等の情報を保持することが
可能であり、メインプロセッサを再起動した後において
も異常発生の原因究明が容易になる。したがって、例外
処理発生の原因究明が容易に実行でき、メインプロセッ
サの停止状態や暴走状態からの自動復帰が可能なデータ
処理装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成図である。

【図２】図１の例の動作フローチャートである。

【図３】データ処理装置の一従来例の概略構成図であ
る。

【図４】図３の例の動作フローチャートである。

【図５】データ処理装置の他の従来例の概略構成図であ
る。

【図６】図５の例の動作フローチャートである。

【符号の説明】

１アドレス信号１Ｂアドレスバス２データ信号２Ｂデータバス３制御信号３Ｂコントロールバス４ＭＰＵ（メインプロセッサ）５主記憶部６Ｉ／Ｏ（入出力部）８外部リセット信号９ＭＰＵリセット信号１０復帰用リセット信号１１リセットブロック１２シーケンサ部１３専用記憶部

Claims

【特許請求の範囲】

【請求項１】データ処理装置において、命令やデータを格納する主記憶部と、主記憶部内に格納された命令及びデータを使用し、デー
タ処理を行なうメインプロセッサと、メインプロセッサからの指令により動作する入出力部
と、データのアドレスを示すアドレス信号と、データ信号
と、上記アドレス信号及びデータ信号の転送を制御する
制御信号と、を記憶する副記憶部と、上記アドレス信号を伝達するアドレスバスと、上記デー
タ信号を伝達するデータバスと、上記制御信号を伝達す
るコントロールバスと、に接続され、メインプロセッ
サ、主記憶部、入出力部による上記アドレスバス、デー
タバス及びコントロールバスのアクセス状態を監視し、
割り込み、例外処理、又はメインプロセッサ以外の主記
憶部又は入出力部によるダイレクトメモリアクセスの発
生を検出したときには、アドレス信号、データ信号及び
制御信号の状態を、時系列的に上記副記憶部に格納し、
復帰用リセット信号を出力する例外処理発生監視部と、上記復帰用リセット信号と、外部から供給される外部リ
セット信号と、に基づいて、少なくとも上記メインプロ
セッサに、リセット信号を供給するリセット信号選択合
成部と、を備えることを特徴とするデータ処理装置。
【請求項２】請求項１記載のデータ処理装置におい
て、上記副記憶部は、記憶領域を循環使用可能な記憶手
段であることを特徴とするデータ処理装置。
【請求項３】請求項１又は請求項２記載のデータ処理
装置において、上記副記憶部は、停電時においても、記
憶された情報を保持可能なバックアップ用電源を有する
ことを特徴とするデータ処理装置。
【請求項４】請求項１、請求項２又は請求項３記載の
データ処理装置において、上記リセット信号選択合成部
は、上記復帰用リセット信号及び外部リセット信号の両
信号が供給されたときのみ、上記メインプロセッサにリ
セット信号を供給することを特徴とするデータ処理装
置。
【請求項５】請求項１、請求項２又は請求項３記載の
データ処理装置において、上記例外処理発生監視部は、
副記憶部に格納されたアドレス信号、データ信号及び制
御信号の状態から、メインプロセッサが正常復帰可能か
否か判断する判断部を有し、正常復帰可能な場合には、
データ修正を実行するとともに、正常復帰可能であるこ
とを示す自動復帰可能信号を、リセット信号選択合成部
に供給し、上記リセット信号選択合成部は、上記自動復
帰可能信号が供給された場合には、外部リセット信号の
供給の有無に関係なく、メインプロッサにリセット信号
を供給することを特徴とするデータ処理装置。