JPH06251594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06251594A JPH06251594A JP4091093A JP4091093A JPH06251594A JP H06251594 A JPH06251594 A JP H06251594A JP 4091093 A JP4091093 A JP 4091093A JP 4091093 A JP4091093 A JP 4091093A JP H06251594 A JPH06251594 A JP H06251594A
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Abstract
(57)【要約】
【目的】 チップサイズの小さなフラッシュＥＥＰＲＯ
Ｍを提供すると共に、メモリセルの閾値電圧に対するば
らつきの統一を容易にする。 【構成】 スタック型メモリセルトランジスタ（ＴＭ）
２０1 ，２０2 の消去を行う場合、選択された行ライン
ＷＬ1 にはＧＮＤが、非選択の行ラインＷＬ2 〜ＷＬx
にはＶｃｃが印加される。選択された行ライン選択信号
Ｙ1 にはＧＮＤが、非選択の列ライン選択信号Ｙ2 〜Ｙ
x にはＶｃｃが、選択された反転列ライン選択信号Ｙ1
／には高電位Ｖｐｐが、非選択の反転列ライン選択信号
Ｙ2 ／〜Ｙx ／にはＧＮＤが、それぞれ印加される。こ
れにより、選択された列ラインＧＬ1 は、可変電圧源４
２の出力のＶｐｐへ遷移し、非選択の列ラインＧＬ2 ，
…は可変電圧源４１の出力のＧＮＤへ遷移する。従っ
て、ＴＭ２０1 ，２０2 のみ、ゲート・ソース間電位差
が−Ｖｐｐとなり、消去が行われる。
Ｍを提供すると共に、メモリセルの閾値電圧に対するば
らつきの統一を容易にする。 【構成】 スタック型メモリセルトランジスタ（ＴＭ）
２０1 ，２０2 の消去を行う場合、選択された行ライン
ＷＬ1 にはＧＮＤが、非選択の行ラインＷＬ2 〜ＷＬx
にはＶｃｃが印加される。選択された行ライン選択信号
Ｙ1 にはＧＮＤが、非選択の列ライン選択信号Ｙ2 〜Ｙ
x にはＶｃｃが、選択された反転列ライン選択信号Ｙ1
／には高電位Ｖｐｐが、非選択の反転列ライン選択信号
Ｙ2 ／〜Ｙx ／にはＧＮＤが、それぞれ印加される。こ
れにより、選択された列ラインＧＬ1 は、可変電圧源４
２の出力のＶｐｐへ遷移し、非選択の列ラインＧＬ2 ，
…は可変電圧源４１の出力のＧＮＤへ遷移する。従っ
て、ＴＭ２０1 ，２０2 のみ、ゲート・ソース間電位差
が−Ｖｐｐとなり、消去が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トの２層ゲート電極構造を有するＥＰＲＯＭ（Erasable
Programmable ROM ）とほぼ同じ形の１トランジスタ型
メモリセルで構成されたメモリセルマトリクスを有し、
バイト単位での情報の消去が可能な半導体記憶装置（フ
ラッシュメモリ）に関するものである。
トの２層ゲート電極構造を有するＥＰＲＯＭ（Erasable
Programmable ROM ）とほぼ同じ形の１トランジスタ型
メモリセルで構成されたメモリセルマトリクスを有し、
バイト単位での情報の消去が可能な半導体記憶装置（フ
ラッシュメモリ）に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；特開平４−３０４６９号公報 図２（Ａ），（Ｂ）は、前記文献等に記載された従来の
フラッシュメモリにおけるメモリセルの動作原理図であ
る。このフラッシュメモリのメモリセルは、ＥＰＲＯＭ
とほぼ同じ１トランジスタ型セルであり、スタック型構
造をしている。即ち、例えばＰ型基板１内にはソース２
とドレイン３が形成され、そのソース２とドレイン３間
上には、トンネル酸化膜４を介して浮遊ゲート５が形成
されている。浮遊ゲート５上には、層間酸化膜６を介し
て制御ゲート７が形成されている。なお、図２中のＶｓ
はソース２に印加されるソース電位、Ｖｄはドレイン３
に印加されるドレイン電位、及びＶｇは制御ゲート７に
印加されるゲート電位、ｉ１は書込み電流、ｉ２はリー
ク電流、ｅは電子（ホットエレクトロン）である。この
スタック型メモリセルでは、浮遊ゲート５に保持された
電子ｅの有無を記憶情報の“０”と“１”に対応させ
る。ＥＰＲＯＭの紫外線消去に代わって電気的消去を可
能にするために、１層目のトンネル酸化膜４の膜厚を例
えば１０ｎｍ前後に薄くしている点に特徴がある。書込
み及び消去動作で発生する基板電流を吸収するため、該
メモリセルはＰ型基板１上に形成されている。
例えば次のような文献に記載されるものがあった。 文献；特開平４−３０４６９号公報 図２（Ａ），（Ｂ）は、前記文献等に記載された従来の
フラッシュメモリにおけるメモリセルの動作原理図であ
る。このフラッシュメモリのメモリセルは、ＥＰＲＯＭ
とほぼ同じ１トランジスタ型セルであり、スタック型構
造をしている。即ち、例えばＰ型基板１内にはソース２
とドレイン３が形成され、そのソース２とドレイン３間
上には、トンネル酸化膜４を介して浮遊ゲート５が形成
されている。浮遊ゲート５上には、層間酸化膜６を介し
て制御ゲート７が形成されている。なお、図２中のＶｓ
はソース２に印加されるソース電位、Ｖｄはドレイン３
に印加されるドレイン電位、及びＶｇは制御ゲート７に
印加されるゲート電位、ｉ１は書込み電流、ｉ２はリー
ク電流、ｅは電子（ホットエレクトロン）である。この
スタック型メモリセルでは、浮遊ゲート５に保持された
電子ｅの有無を記憶情報の“０”と“１”に対応させ
る。ＥＰＲＯＭの紫外線消去に代わって電気的消去を可
能にするために、１層目のトンネル酸化膜４の膜厚を例
えば１０ｎｍ前後に薄くしている点に特徴がある。書込
み及び消去動作で発生する基板電流を吸収するため、該
メモリセルはＰ型基板１上に形成されている。
【０００３】次に、図２のメモリセルの書込み、消去、
及び読出しの動作原理を説明する。書込みの場合、図２
（Ａ）に示すように、ＥＰＲＯＭと同様、制御ゲート７
及びドレイン３に高電位のゲート電位Ｖｇ＝１２Ｖ、及
びドレイン電位Ｖｄ＝６Ｖをそれぞれ印加すると共に、
ソース電位ＶｓをＧＮＤ（＝０Ｖ）にする。すると、ド
レイン３からソース２へ、書込み電流ｉ１が流れ、ドレ
イン接合付近で発生した電子（ホットエレクトロン）ｅ
が浮遊ゲート５に注入される。浮遊ゲート５に電子ｅが
蓄積されると、制御ゲート７から見た閾値電圧ＶT が高
くなる（“０”状態）。
及び読出しの動作原理を説明する。書込みの場合、図２
（Ａ）に示すように、ＥＰＲＯＭと同様、制御ゲート７
及びドレイン３に高電位のゲート電位Ｖｇ＝１２Ｖ、及
びドレイン電位Ｖｄ＝６Ｖをそれぞれ印加すると共に、
ソース電位ＶｓをＧＮＤ（＝０Ｖ）にする。すると、ド
レイン３からソース２へ、書込み電流ｉ１が流れ、ドレ
イン接合付近で発生した電子（ホットエレクトロン）ｅ
が浮遊ゲート５に注入される。浮遊ゲート５に電子ｅが
蓄積されると、制御ゲート７から見た閾値電圧ＶT が高
くなる（“０”状態）。
【０００４】消去動作の場合、図２（Ｂ）に示すよう
に、ソース２に高電位のソース電位Ｖｓ＝１２Ｖを印加
し、制御ゲート７をＧＮＤにする。すると、ソース２か
ら基板１へリーク電流ｉ２が流れ、浮遊ゲート５内の電
子ｅがトンネル現象によってソース２へ引き抜かれる。
電子ｅが浮遊ゲート５から引き抜かれると、制御ゲート
７から見た閾値電圧ＶT は低くなる（“１”状態）。読
出しの場合、制御ゲート７にゲート電位Ｖｇ＝電源電位
Ｖｃｃ（＝５Ｖ）を印加し、ドレイン３に１Ｖ程度を印
加する。このとき流れるドレイン電流の大小を記憶情報
の“１”と“０”に対応させることができる。
に、ソース２に高電位のソース電位Ｖｓ＝１２Ｖを印加
し、制御ゲート７をＧＮＤにする。すると、ソース２か
ら基板１へリーク電流ｉ２が流れ、浮遊ゲート５内の電
子ｅがトンネル現象によってソース２へ引き抜かれる。
電子ｅが浮遊ゲート５から引き抜かれると、制御ゲート
７から見た閾値電圧ＶT は低くなる（“１”状態）。読
出しの場合、制御ゲート７にゲート電位Ｖｇ＝電源電位
Ｖｃｃ（＝５Ｖ）を印加し、ドレイン３に１Ｖ程度を印
加する。このとき流れるドレイン電流の大小を記憶情報
の“１”と“０”に対応させることができる。
【０００５】この種のフラッシュメモリの電気的消去で
は、ＥＰＲＯＭの紫外線消去の場合と異なり、消去を過
度に行うと、閾値電圧ＶT が下がり続け、遂には負の閾
値電圧ＶT を有するディプリートセルが発生する。スタ
ック型メモリセルは、ＥＥＰＲＯＭ（Electrically Era
sable Programmable ROM）のように選択トランジスタを
持たない１トランジスタ型のため、ディプリートセルは
非選択リークを引き起こし、正常な読出し動作を不可能
にする。そのため、複数のメモリセルを一括消去する場
合、その消去後の閾値電圧ＶT が負にならないように過
剰消去を防止する回路を設ける必要がある。従来、この
種のフラッシュメモリでは、分割消去が困難であった
が、前記文献の技術では、バイト単位のデータ消去を可
能とする回路構成が提案されており、その概略の回路図
を図３に示す。
は、ＥＰＲＯＭの紫外線消去の場合と異なり、消去を過
度に行うと、閾値電圧ＶT が下がり続け、遂には負の閾
値電圧ＶT を有するディプリートセルが発生する。スタ
ック型メモリセルは、ＥＥＰＲＯＭ（Electrically Era
sable Programmable ROM）のように選択トランジスタを
持たない１トランジスタ型のため、ディプリートセルは
非選択リークを引き起こし、正常な読出し動作を不可能
にする。そのため、複数のメモリセルを一括消去する場
合、その消去後の閾値電圧ＶT が負にならないように過
剰消去を防止する回路を設ける必要がある。従来、この
種のフラッシュメモリでは、分割消去が困難であった
が、前記文献の技術では、バイト単位のデータ消去を可
能とする回路構成が提案されており、その概略の回路図
を図３に示す。
【０００６】図３の半導体記憶装置（フラッシュメモ
リ）では、同一のワードラインＷＬ上に存在する複数の
メモリセルトランジスタ（以下、ＴＭという）１０を有
している。これらの各ＴＭ１０は、図２に示すような構
造である。これらの複数のＴＭ１０のソースＳは、ｎ個
（ｎ≧１）毎に共通接続され、その接続点がスイッチ１
１1 〜１１x の一端にそれぞれ接続されている。各スイ
ッチ１１1 〜１１x は、外部からの対応するコントロー
ル信号Ｃ1 〜Ｃx によってオン，オフ動作するスイッチ
であり、それらの他端に、プログラム用電位Ｖｐ（例え
ば、１２．５Ｖ）が印加されるようになっている。
リ）では、同一のワードラインＷＬ上に存在する複数の
メモリセルトランジスタ（以下、ＴＭという）１０を有
している。これらの各ＴＭ１０は、図２に示すような構
造である。これらの複数のＴＭ１０のソースＳは、ｎ個
（ｎ≧１）毎に共通接続され、その接続点がスイッチ１
１1 〜１１x の一端にそれぞれ接続されている。各スイ
ッチ１１1 〜１１x は、外部からの対応するコントロー
ル信号Ｃ1 〜Ｃx によってオン，オフ動作するスイッチ
であり、それらの他端に、プログラム用電位Ｖｐ（例え
ば、１２．５Ｖ）が印加されるようになっている。
【０００７】次に、図３の半導体記憶装置におけるバイ
ト単位の消去動作を説明する。外部からコントロール信
号Ｃ1 〜Ｃx が入力されると、対応するスイッチ１１1
〜１１x がオン状態となる。例えば、コントロール信号
Ｃ1 が入力されると、スイッチ１１1 がオン状態とな
る。すると、プログラム用電位Ｖｐが、スイッチ１１1
を介してそれに接続されたｎ個のＴＭ１０のソースＳに
同時に印加される。これにより、当該ｎ個のＴＭ１０の
記憶情報が消去される。従って、１バイト当りｎ個のＴ
Ｍ１０で構成すれば、バイト単位の情報の消去を行うこ
とが可能となる。
ト単位の消去動作を説明する。外部からコントロール信
号Ｃ1 〜Ｃx が入力されると、対応するスイッチ１１1
〜１１x がオン状態となる。例えば、コントロール信号
Ｃ1 が入力されると、スイッチ１１1 がオン状態とな
る。すると、プログラム用電位Ｖｐが、スイッチ１１1
を介してそれに接続されたｎ個のＴＭ１０のソースＳに
同時に印加される。これにより、当該ｎ個のＴＭ１０の
記憶情報が消去される。従って、１バイト当りｎ個のＴ
Ｍ１０で構成すれば、バイト単位の情報の消去を行うこ
とが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成のフラッシュメモリでは、バイト単位での消去を可能
とするために、１バイト毎に１つのスイッチ１１1 ，…
が必要となり、チップサイズが増加するという問題があ
った。又、フラッシュメモリを一括消去した場合、過剰
消去が問題となるのでその防止回路を設ける必要がある
が、このような過剰消去が生じると、複数のＴＭ１０の
閾値電圧ＶT がばらつく。このようなばらつきは、バイ
ト単位で制御することが困難であり、それによって該閾
値電圧ＶTの統一が難しいという問題があった。本発明
は、前記従来技術が持っていた課題として、バイト単位
の消去を行うためにスイッチを設けなければならず、そ
れによってチップサイズが増加するという点と、過剰消
去においてメモリセルの閾値電圧ＶT の統一が難しいと
いう点について解決した、バイト単位での消去可能な半
導体記憶装置を提供するものである。
成のフラッシュメモリでは、バイト単位での消去を可能
とするために、１バイト毎に１つのスイッチ１１1 ，…
が必要となり、チップサイズが増加するという問題があ
った。又、フラッシュメモリを一括消去した場合、過剰
消去が問題となるのでその防止回路を設ける必要がある
が、このような過剰消去が生じると、複数のＴＭ１０の
閾値電圧ＶT がばらつく。このようなばらつきは、バイ
ト単位で制御することが困難であり、それによって該閾
値電圧ＶTの統一が難しいという問題があった。本発明
は、前記従来技術が持っていた課題として、バイト単位
の消去を行うためにスイッチを設けなければならず、そ
れによってチップサイズが増加するという点と、過剰消
去においてメモリセルの閾値電圧ＶT の統一が難しいと
いう点について解決した、バイト単位での消去可能な半
導体記憶装置を提供するものである。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ソース、ドレイン及び制御ゲートを持つ
電気的に書込み及び消去可能なＴＭが、マトリクス状に
配列された半導体記憶装置において、前記各行のＴＭの
制御ゲートにそれぞれ共通接続され、それらの制御ゲー
トに選択的に、所定の読出し電位、書込み電位又は消去
電位を印加する複数本の行ラインと、前記同一の行ライ
ンで選択される一対のＴＭの共通ソースにそれぞれ共通
接続された複数本の列ラインと、前記列ラインに対して
交互に配列され、前記一対のＴＭの各ドレインにそれぞ
れ共通接続された複数本のビットラインとを、備えてい
る。
決するために、ソース、ドレイン及び制御ゲートを持つ
電気的に書込み及び消去可能なＴＭが、マトリクス状に
配列された半導体記憶装置において、前記各行のＴＭの
制御ゲートにそれぞれ共通接続され、それらの制御ゲー
トに選択的に、所定の読出し電位、書込み電位又は消去
電位を印加する複数本の行ラインと、前記同一の行ライ
ンで選択される一対のＴＭの共通ソースにそれぞれ共通
接続された複数本の列ラインと、前記列ラインに対して
交互に配列され、前記一対のＴＭの各ドレインにそれぞ
れ共通接続された複数本のビットラインとを、備えてい
る。
【００１０】さらに、所定の読出し電位、書込み電位又
は消去電位を第１の出力端子から出力する第１の可変電
圧源と、前記第１の可変電圧源の出力電位とは異なる電
位の読出し電位、書込み電位又は消去電位を第２の出力
端子から出力する第２の可変電圧源と、前記各列ライン
と該列ラインに隣接する前記２本のビットラインとを同
時に選択して、該列ラインの一端を前記第１の出力端子
に接続すると共に、該２本のビットラインの一端を少な
くとも２本のデータバスにそれぞれ接続する複数個の第
１のスイッチ手段と、前記各列ラインを選択して該列ラ
インの他端を前記第２の出力端子に接続する複数個の第
２のスイッチ手段とが、設けられている。
は消去電位を第１の出力端子から出力する第１の可変電
圧源と、前記第１の可変電圧源の出力電位とは異なる電
位の読出し電位、書込み電位又は消去電位を第２の出力
端子から出力する第２の可変電圧源と、前記各列ライン
と該列ラインに隣接する前記２本のビットラインとを同
時に選択して、該列ラインの一端を前記第１の出力端子
に接続すると共に、該２本のビットラインの一端を少な
くとも２本のデータバスにそれぞれ接続する複数個の第
１のスイッチ手段と、前記各列ラインを選択して該列ラ
インの他端を前記第２の出力端子に接続する複数個の第
２のスイッチ手段とが、設けられている。
【００１１】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、行ラインに所定の電位を印加すると共
に、第１，第２の可変電圧源の出力を第１，第２のスイ
ッチ手段を介して列ラインに印加することにより、ＴＭ
の書込み、消去あるいは読出しが行える。特に、ＴＭの
制御ゲートに接続された行ラインを選択すると共に、そ
のソースに接続された列ラインに対して第１，第２の可
変電圧源でバイアスして消去が行えるので、従来のよう
な一括消去のためのスイッチが不要となる。さらに、メ
モリセルマトリクス内での各ＴＭの閾値電圧ＶT のばら
つきに対してバイト単位で制御が行える。従って、前記
課題を解決できるのである。
を構成したので、行ラインに所定の電位を印加すると共
に、第１，第２の可変電圧源の出力を第１，第２のスイ
ッチ手段を介して列ラインに印加することにより、ＴＭ
の書込み、消去あるいは読出しが行える。特に、ＴＭの
制御ゲートに接続された行ラインを選択すると共に、そ
のソースに接続された列ラインに対して第１，第２の可
変電圧源でバイアスして消去が行えるので、従来のよう
な一括消去のためのスイッチが不要となる。さらに、メ
モリセルマトリクス内での各ＴＭの閾値電圧ＶT のばら
つきに対してバイト単位で制御が行える。従って、前記
課題を解決できるのである。
【００１２】
【実施例】図１は、本発明の一実施例を示す半導体記憶
装置（フラッシュメモリ）の回路図である。このフラッ
シュメモリは、例えば従来の図２と同様のスタック型の
ＴＭ２０1，２０2 ，２０3 ，２０4 ，…を有し、それ
らが行方向と列方向にマトリクス状に配列されてメモリ
セルマトリクスが構成されている。即ち、このメモリセ
ルマトリクスでは、横方向に複数本のワードライン（行
ライン）ＷＬ1 ，ＷＬ2 ，…，ＷＬx が配列され、それ
と直交する縦方向には複数本の列ラインＧＬ1 ，Ｇ
Ｌ2 ，…，ＧＬx とビットラインＢＬ1 ，ＢＬ12，ＢＬ
2 ，…，ＢＬwx，ＢＬx が配列されている。各列ライン
ＧＬ1 ，ＧＬ2 ，…，ＧＬx と各ビットラインＢＬ1 ，
ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx とは、交互に配列
されている。各列ラインＧＬ1 ，ＧＬ2 ，…，ＧＬx と
各ビットラインＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，
ＢＬx との間には、各ＴＭ２０1 ，２０2，２０3 ，２
０4 ，…がそれぞれ配置され、その各ＴＭ２０1 ，２０
2 ，２０3，２０4 ，…のソースＳが、各列ラインＧＬ
1 ，ＧＬ2 ，…，ＧＬx に、ドレインＤが、各ビットラ
インＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx にそ
れぞれ接続されている。これら複数個のＴＭ２０1 ，２
０2 ，２０3 ，２０4 ，…の制御ゲートＣＧは、ワード
ラインＷＬ1 ，ＷＫ2 ，…，ＷＬx に接続されて選択的
に駆動されるようになっている。例えば、列ラインＧＬ
1 には、同じワードラインＷＬ1 で選択される１対のＴ
Ｍ２０1 ，２０2 のソースＳが共通接続され、その各Ｔ
Ｍ２０1 ，２０2 のドレインＤが、該列ラインＧＬ1 に
隣接する２本のビットラインＢＬ1 ，ＢＬ12にそれぞれ
接続されている。そのため、１本の列ラインＧＬ1 を選
択することで、１対のＴＭ２０1 ，２０2 ，…を同時に
選択できるようになっている。
装置（フラッシュメモリ）の回路図である。このフラッ
シュメモリは、例えば従来の図２と同様のスタック型の
ＴＭ２０1，２０2 ，２０3 ，２０4 ，…を有し、それ
らが行方向と列方向にマトリクス状に配列されてメモリ
セルマトリクスが構成されている。即ち、このメモリセ
ルマトリクスでは、横方向に複数本のワードライン（行
ライン）ＷＬ1 ，ＷＬ2 ，…，ＷＬx が配列され、それ
と直交する縦方向には複数本の列ラインＧＬ1 ，Ｇ
Ｌ2 ，…，ＧＬx とビットラインＢＬ1 ，ＢＬ12，ＢＬ
2 ，…，ＢＬwx，ＢＬx が配列されている。各列ライン
ＧＬ1 ，ＧＬ2 ，…，ＧＬx と各ビットラインＢＬ1 ，
ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx とは、交互に配列
されている。各列ラインＧＬ1 ，ＧＬ2 ，…，ＧＬx と
各ビットラインＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，
ＢＬx との間には、各ＴＭ２０1 ，２０2，２０3 ，２
０4 ，…がそれぞれ配置され、その各ＴＭ２０1 ，２０
2 ，２０3，２０4 ，…のソースＳが、各列ラインＧＬ
1 ，ＧＬ2 ，…，ＧＬx に、ドレインＤが、各ビットラ
インＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx にそ
れぞれ接続されている。これら複数個のＴＭ２０1 ，２
０2 ，２０3 ，２０4 ，…の制御ゲートＣＧは、ワード
ラインＷＬ1 ，ＷＫ2 ，…，ＷＬx に接続されて選択的
に駆動されるようになっている。例えば、列ラインＧＬ
1 には、同じワードラインＷＬ1 で選択される１対のＴ
Ｍ２０1 ，２０2 のソースＳが共通接続され、その各Ｔ
Ｍ２０1 ，２０2 のドレインＤが、該列ラインＧＬ1 に
隣接する２本のビットラインＢＬ1 ，ＢＬ12にそれぞれ
接続されている。そのため、１本の列ラインＧＬ1 を選
択することで、１対のＴＭ２０1 ，２０2 ，…を同時に
選択できるようになっている。
【００１３】各ビットラインＢＬ1 ，ＢＬ12，ＢＬ2 ，
…，ＢＬwx，ＢＬx の一端は、第１のスイッチ手段、例
えばＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）３０11，３０21，３０22，…，３０2x，３０1xを
介して少なくとも２本の異なるデータバスＤＢ１，ＤＢ
２にそれぞれ接続されている。同じく、各列ラインＧＬ
1 ，ＧＬ2 ，…，ＧＬx の一端は、第１のスイッチ手
段、例えばＮＭＯＳ３１1 ，３１2 ，…，３１x を介し
て第１の出力端子Ｂ１に共通接続されている。ＮＭＯＳ
３０11，３０21，３０22，…，３０2x，３０1xとＮＭＯ
Ｓ３１1 ，３１2，…，３１x とは、複数の列ライン選
択信号Ｙ1 ，Ｙ2 ，…，Ｙx によってゲート制御される
トランジスタである。例えば、ビットラインＢＬ12は、
それに隣接する列ラインＧＬ1 ，ＧＬ2 の選択信号
Ｙ1 ，Ｙ2 をゲート入力とするＮＭＯＳ３０21又は３０
22のいずれか一方を介して、異なる２本のデータバスＤ
Ｂ１，ＤＢ２のいずれか一方（例えば、ＤＢ２）に接続
されるが、この時、隣り合ったビットラインＢＬ1 ，Ｂ
Ｌ2 は必ず異なるデータバス（例えば、ＤＢ１）に接続
される。
…，ＢＬwx，ＢＬx の一端は、第１のスイッチ手段、例
えばＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）３０11，３０21，３０22，…，３０2x，３０1xを
介して少なくとも２本の異なるデータバスＤＢ１，ＤＢ
２にそれぞれ接続されている。同じく、各列ラインＧＬ
1 ，ＧＬ2 ，…，ＧＬx の一端は、第１のスイッチ手
段、例えばＮＭＯＳ３１1 ，３１2 ，…，３１x を介し
て第１の出力端子Ｂ１に共通接続されている。ＮＭＯＳ
３０11，３０21，３０22，…，３０2x，３０1xとＮＭＯ
Ｓ３１1 ，３１2，…，３１x とは、複数の列ライン選
択信号Ｙ1 ，Ｙ2 ，…，Ｙx によってゲート制御される
トランジスタである。例えば、ビットラインＢＬ12は、
それに隣接する列ラインＧＬ1 ，ＧＬ2 の選択信号
Ｙ1 ，Ｙ2 をゲート入力とするＮＭＯＳ３０21又は３０
22のいずれか一方を介して、異なる２本のデータバスＤ
Ｂ１，ＤＢ２のいずれか一方（例えば、ＤＢ２）に接続
されるが、この時、隣り合ったビットラインＢＬ1 ，Ｂ
Ｌ2 は必ず異なるデータバス（例えば、ＤＢ１）に接続
される。
【００１４】各列ラインＧＬ1 ，ＧＬ2 ，…，ＧＬx の
他端は、複数の第２のスイッチ手段、例えばＮＭＯＳ３
２1 ，３２2 ，…，３２x を介して第２の出力端子Ｂ２
に共通接続されている。各ＮＭＯＳ３２1 ，３２2 ，
…，３２x は、反転列ライン選択信号Ｙ1 ／，Ｙ2 ／，
…，Ｙx ／によってゲート制御されるようになってい
る。第１の出力端子Ｂ１には、バイアス回路である例え
ば内部生成の第１の可変電圧源４１が接続されている。
又、第２の出力端子Ｂ２には、バイアス回路である例え
ば内部生成の第２の可変電圧源４２が接続されている。
第１の可変電圧源４１は、読出し時において、選択され
たビットラインとＢＬ1 ，…同電位ＶＲを第１の出力端
子Ｂ１へ出力し、書込みあるいは消去時において、ＧＮ
Ｄ電位を該第１の出力端子Ｂ１へ出力する機能を有して
いる。第２の可変電圧源４２は、読出し時においてＧＮ
Ｄ電位を、書込み時において各ＴＭ２０1 ，…における
浮遊ゲートへの電子の注入（アバランシェ）をおこすた
めのドレイン電位ＶＡ（例えば、６Ｖ）を、消去時にお
いて高電位Ｖｐｐ（例えば、１２Ｖ）を、それぞれ第２
の出力端子Ｂ２へ出力する機能を有している。
他端は、複数の第２のスイッチ手段、例えばＮＭＯＳ３
２1 ，３２2 ，…，３２x を介して第２の出力端子Ｂ２
に共通接続されている。各ＮＭＯＳ３２1 ，３２2 ，
…，３２x は、反転列ライン選択信号Ｙ1 ／，Ｙ2 ／，
…，Ｙx ／によってゲート制御されるようになってい
る。第１の出力端子Ｂ１には、バイアス回路である例え
ば内部生成の第１の可変電圧源４１が接続されている。
又、第２の出力端子Ｂ２には、バイアス回路である例え
ば内部生成の第２の可変電圧源４２が接続されている。
第１の可変電圧源４１は、読出し時において、選択され
たビットラインとＢＬ1 ，…同電位ＶＲを第１の出力端
子Ｂ１へ出力し、書込みあるいは消去時において、ＧＮ
Ｄ電位を該第１の出力端子Ｂ１へ出力する機能を有して
いる。第２の可変電圧源４２は、読出し時においてＧＮ
Ｄ電位を、書込み時において各ＴＭ２０1 ，…における
浮遊ゲートへの電子の注入（アバランシェ）をおこすた
めのドレイン電位ＶＡ（例えば、６Ｖ）を、消去時にお
いて高電位Ｖｐｐ（例えば、１２Ｖ）を、それぞれ第２
の出力端子Ｂ２へ出力する機能を有している。
【００１５】次に、読出し動作（ａ）、書込み動作
（ｂ）、及び消去動作（ｃ）を説明する。 （ａ） 読出し動作 例えば、ＴＭ２０1 ，２０2 の記憶情報を読出す場合、
図示しないデコーダで選択されたワードラインＷＬ1 に
は電源電位Ｖｃｃ（例えば、５Ｖ）が印加されると共
に、非ワードラインＷＬ2 〜ＷＬx にはＧＮＤ電位が印
加される。又、図示しないデコーダで選択された列ライ
ン選択信号Ｙ1 には電源電位Ｖｃｃが、非選択の列ライ
ン選択信号Ｙ2 〜Ｙx にはＧＮＤ電位が、選択された反
転列ライン選択信号Ｙ1 ／にはＧＮＤ電位が、他の非選
択の反転列ライン選択信号Ｙ2 ／〜Ｙx ／には電源電位
Ｖｃｃが、それぞれ印加される。これにより、選択され
る列ラインＧＬ1 に接続されたＮＭＯＳ３２1 がオフ状
態、ＮＭＯＳ３１1 がオン状態となり、該列ラインＧＬ
1 が、第１の可変電圧源４１の出力端子Ｂ１のＧＮＤレ
ベルへ遷移する。同時に、非選択となる列ラインＢ
Ｌ2 ，…に接続されたＮＭＯＳ３２2 ，…がオン状態、
ＮＭＯＳ３１2 ，…がオフ状態となり、該列ラインＧＬ
2 ，…が、第２の可変電圧源４２の出力端子Ｂ２のＧＮ
Ｄレベルへ遷移する。従って、ＴＭ２０1 の記憶情報が
ビットラインＢＬ1 へ、ＴＭ２０2 の記憶情報がビット
ラインＢＬ12へそれぞれ出力され、それらの各ビットラ
インＢＬ1 ，ＢＬ12に接続されたＮＭＯＳ３０11，ＮＭ
ＯＳ３０21を介してデータバスＤＢ１，ＤＢ２へ出力さ
れる。
（ｂ）、及び消去動作（ｃ）を説明する。 （ａ） 読出し動作 例えば、ＴＭ２０1 ，２０2 の記憶情報を読出す場合、
図示しないデコーダで選択されたワードラインＷＬ1 に
は電源電位Ｖｃｃ（例えば、５Ｖ）が印加されると共
に、非ワードラインＷＬ2 〜ＷＬx にはＧＮＤ電位が印
加される。又、図示しないデコーダで選択された列ライ
ン選択信号Ｙ1 には電源電位Ｖｃｃが、非選択の列ライ
ン選択信号Ｙ2 〜Ｙx にはＧＮＤ電位が、選択された反
転列ライン選択信号Ｙ1 ／にはＧＮＤ電位が、他の非選
択の反転列ライン選択信号Ｙ2 ／〜Ｙx ／には電源電位
Ｖｃｃが、それぞれ印加される。これにより、選択され
る列ラインＧＬ1 に接続されたＮＭＯＳ３２1 がオフ状
態、ＮＭＯＳ３１1 がオン状態となり、該列ラインＧＬ
1 が、第１の可変電圧源４１の出力端子Ｂ１のＧＮＤレ
ベルへ遷移する。同時に、非選択となる列ラインＢ
Ｌ2 ，…に接続されたＮＭＯＳ３２2 ，…がオン状態、
ＮＭＯＳ３１2 ，…がオフ状態となり、該列ラインＧＬ
2 ，…が、第２の可変電圧源４２の出力端子Ｂ２のＧＮ
Ｄレベルへ遷移する。従って、ＴＭ２０1 の記憶情報が
ビットラインＢＬ1 へ、ＴＭ２０2 の記憶情報がビット
ラインＢＬ12へそれぞれ出力され、それらの各ビットラ
インＢＬ1 ，ＢＬ12に接続されたＮＭＯＳ３０11，ＮＭ
ＯＳ３０21を介してデータバスＤＢ１，ＤＢ２へ出力さ
れる。
【００１６】（ｂ） 書込み動作 例えば、ＴＭ２０1 のみをアバランシェ注入によって情
報を書込む場合、図示しないデコーダによって選択され
たワードラインＷＬ1 には高電位Ｖｐｐが印加されると
共に、非選択のワードラインＷＬ2 〜ＷＬx にはＧＮＤ
電位が印加される。又、図示しないデコーダによって選
択された列ライン選択信号Ｙ1 には高電位Ｖｐｐが、非
選択の列ライン選択信号Ｙ2 〜Ｙx にはＧＮＤ電位が、
選択された反転列ライン選択信号Ｙ1 ／にはＧＮＤ電位
が、非選択の反転列ライン選択信号Ｙ2 ／〜Ｙx ／には
電源電位Ｖｃｃが、それぞれ印加される。すると、ＮＭ
ＯＳ３２1 がオフ状態、ＮＭＯＳ３１1 がオン状態とな
り、選択された列ラインＧＬ1 が、第１の可変電圧源４
１の出力端子Ｂ１の電位ＶＲ（選択されたビットライン
と同電位）へ遷移し、非選択の列ラインＧＬ2 ，…が、
第２の可変電圧源４２の出力端子Ｂ２のドレイン電位Ｖ
Ａへ遷移する。ここで、書込みを行うＴＭ２０1 のデー
タバスＤＢ１のみ電位ＶＡを印加し、他のデータバスＤ
Ｂ２にはＧＮＤ電位を印加する。これにより、書込みを
行うＴＭ２０1 のみゲート電位Ｖｐｐ、ドレイン電位Ｖ
Ａ、ソース電位ＧＮＤがそれぞれ印加され、アバランシ
ェ注入による書込みが行われる。
報を書込む場合、図示しないデコーダによって選択され
たワードラインＷＬ1 には高電位Ｖｐｐが印加されると
共に、非選択のワードラインＷＬ2 〜ＷＬx にはＧＮＤ
電位が印加される。又、図示しないデコーダによって選
択された列ライン選択信号Ｙ1 には高電位Ｖｐｐが、非
選択の列ライン選択信号Ｙ2 〜Ｙx にはＧＮＤ電位が、
選択された反転列ライン選択信号Ｙ1 ／にはＧＮＤ電位
が、非選択の反転列ライン選択信号Ｙ2 ／〜Ｙx ／には
電源電位Ｖｃｃが、それぞれ印加される。すると、ＮＭ
ＯＳ３２1 がオフ状態、ＮＭＯＳ３１1 がオン状態とな
り、選択された列ラインＧＬ1 が、第１の可変電圧源４
１の出力端子Ｂ１の電位ＶＲ（選択されたビットライン
と同電位）へ遷移し、非選択の列ラインＧＬ2 ，…が、
第２の可変電圧源４２の出力端子Ｂ２のドレイン電位Ｖ
Ａへ遷移する。ここで、書込みを行うＴＭ２０1 のデー
タバスＤＢ１のみ電位ＶＡを印加し、他のデータバスＤ
Ｂ２にはＧＮＤ電位を印加する。これにより、書込みを
行うＴＭ２０1 のみゲート電位Ｖｐｐ、ドレイン電位Ｖ
Ａ、ソース電位ＧＮＤがそれぞれ印加され、アバランシ
ェ注入による書込みが行われる。
【００１７】（ｃ） 消去動作 例えば、ＴＭ２０1 ，２０2 をトンネル注入により情報
の消去を行う場合、図示しないデコーダによって選択さ
れたワードラインＷＬ1 にはＧＮＤ電位が印加されると
共に、非選択のワードラインＷＬ2 〜ＷＬx には電源電
位Ｖｃｃが印加される。又、図示しないデコーダによっ
て選択された列ライン選択信号Ｙ1 にはＧＮＤ電位が、
非選択の列ライン選択信号Ｙ2 〜Ｙx には電源電位Ｖｃ
ｃが、選択された反転列ライン選択信号Ｙ1 ／には高電
位Ｖｐｐが、非選択の反転列ライン選択信号Ｙ2 ／〜Ｙ
x ／にはＧＮＤ電位が、それぞれ印加される。これによ
り、選択された列ラインＧＬ1 が、第２の可変電圧源４
２の出力端子Ｂ２の高電位Ｖｐｐへ遷移し、非選択の列
ラインＧＬ2 ，…が、第１の可変電圧源４１の出力端子
Ｂ１のＧＮＤ電位へ遷移する。従って、消去を行うＴＭ
２０1，２０2 のみ、ゲート・ソース間電位差が−Ｖｐ
ｐとなり、トンネル注入により消去が行われる。
の消去を行う場合、図示しないデコーダによって選択さ
れたワードラインＷＬ1 にはＧＮＤ電位が印加されると
共に、非選択のワードラインＷＬ2 〜ＷＬx には電源電
位Ｖｃｃが印加される。又、図示しないデコーダによっ
て選択された列ライン選択信号Ｙ1 にはＧＮＤ電位が、
非選択の列ライン選択信号Ｙ2 〜Ｙx には電源電位Ｖｃ
ｃが、選択された反転列ライン選択信号Ｙ1 ／には高電
位Ｖｐｐが、非選択の反転列ライン選択信号Ｙ2 ／〜Ｙ
x ／にはＧＮＤ電位が、それぞれ印加される。これによ
り、選択された列ラインＧＬ1 が、第２の可変電圧源４
２の出力端子Ｂ２の高電位Ｖｐｐへ遷移し、非選択の列
ラインＧＬ2 ，…が、第１の可変電圧源４１の出力端子
Ｂ１のＧＮＤ電位へ遷移する。従って、消去を行うＴＭ
２０1，２０2 のみ、ゲート・ソース間電位差が−Ｖｐ
ｐとなり、トンネル注入により消去が行われる。
【００１８】以上のように、本実施例では、次のような
利点を有している。 （ｉ） 従来の図３のスイッチ１１1 〜１１x が不要と
なり、一括消去型フラッシュＥＥＰＲＯＭと同等の大き
さのメモリセルマトリクスを用いてバイト消去が可能と
なる。そのため、チップサイズの小さいバイト消去が可
能なフラッシュＥＥＰＲＯＭを実現できる。 （ii） 一括消去型フラッシュＥＥＰＲＯＭで問題とな
っている過剰消去のメモリセルマトリクス内での閾値電
圧ＶT のばらつきに対し、バイト単位での制御が可能と
なり、ＴＭ２０1 ，２０2 ，２０3 ，２０4 ，…の閾値
電圧ＶT の統一がしやすくなる。
利点を有している。 （ｉ） 従来の図３のスイッチ１１1 〜１１x が不要と
なり、一括消去型フラッシュＥＥＰＲＯＭと同等の大き
さのメモリセルマトリクスを用いてバイト消去が可能と
なる。そのため、チップサイズの小さいバイト消去が可
能なフラッシュＥＥＰＲＯＭを実現できる。 （ii） 一括消去型フラッシュＥＥＰＲＯＭで問題とな
っている過剰消去のメモリセルマトリクス内での閾値電
圧ＶT のばらつきに対し、バイト単位での制御が可能と
なり、ＴＭ２０1 ，２０2 ，２０3 ，２０4 ，…の閾値
電圧ＶT の統一がしやすくなる。
【００１９】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１では、例えば１本の列ラインＧＬ1 を選択
することで、一対のＴＭ２０1 ，２０2 を同時に選択で
きるため、少なくとも２本のデータバスＤＢ１，ＤＢ２
が必要となる。しかし、このデータバスＤＢ１，ＤＢ２
は、メモリセルマトリクスの構成によっては３本以上設
けてもよい。 （ｂ） 第１のスイッチ手段であるＮＭＯＳ３０11，３
０21，３０22，…，３０2x，３０1x，３１1 ，３１2 ，
…，３１x や、第２のスイッチ手段であるＮＭＯＳ３２
1 ，３２2 ，…，３２x は、Ｐチャネル型ＭＯＳトラン
ジスタ等の他のスイッチ素子で構成してもよい。 （ｃ） 各ＴＭ２０1 ，２０2 ，２０3 ，２０4 ，…
は、図２の電位条件と異なる電位で書込み、消去及び読
出し動作が行える構成にすることも可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１では、例えば１本の列ラインＧＬ1 を選択
することで、一対のＴＭ２０1 ，２０2 を同時に選択で
きるため、少なくとも２本のデータバスＤＢ１，ＤＢ２
が必要となる。しかし、このデータバスＤＢ１，ＤＢ２
は、メモリセルマトリクスの構成によっては３本以上設
けてもよい。 （ｂ） 第１のスイッチ手段であるＮＭＯＳ３０11，３
０21，３０22，…，３０2x，３０1x，３１1 ，３１2 ，
…，３１x や、第２のスイッチ手段であるＮＭＯＳ３２
1 ，３２2 ，…，３２x は、Ｐチャネル型ＭＯＳトラン
ジスタ等の他のスイッチ素子で構成してもよい。 （ｃ） 各ＴＭ２０1 ，２０2 ，２０3 ，２０4 ，…
は、図２の電位条件と異なる電位で書込み、消去及び読
出し動作が行える構成にすることも可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＴＭの制御ゲートを行ラインで選択すると共に、
そのソースに接続された列ラインに対して第１，第２の
可変電圧源によってバイアス電位を印加し、消去時も該
行ラインを選択して情報の消去を行うようにしたので、
一括消去型フラッシュＥＥＰＲＯＭと同等の大きさのメ
モリセルマトリクスを用いてバイト消去が可能となる。
そのため、チップサイズの小さい、バイト消去が可能な
フラッシュＥＥＰＲＯＭを実現できる。さらに、一括消
去型フラッシュＥＥＰＲＯＭで問題となっている過剰消
去のメモリセルマトリクス内での閾値電圧ＶT のばらつ
きに対し、バイト単位で制御可能となり、メモリセルの
閾値電圧の統一がしやすくなる。
れば、ＴＭの制御ゲートを行ラインで選択すると共に、
そのソースに接続された列ラインに対して第１，第２の
可変電圧源によってバイアス電位を印加し、消去時も該
行ラインを選択して情報の消去を行うようにしたので、
一括消去型フラッシュＥＥＰＲＯＭと同等の大きさのメ
モリセルマトリクスを用いてバイト消去が可能となる。
そのため、チップサイズの小さい、バイト消去が可能な
フラッシュＥＥＰＲＯＭを実現できる。さらに、一括消
去型フラッシュＥＥＰＲＯＭで問題となっている過剰消
去のメモリセルマトリクス内での閾値電圧ＶT のばらつ
きに対し、バイト単位で制御可能となり、メモリセルの
閾値電圧の統一がしやすくなる。
【図１】本発明の実施例を示す半導体記憶装置（フラッ
シュメモリ）の概略の回路図である。
シュメモリ）の概略の回路図である。
【図２】従来のフラッシュメモリにおけるメモリセルの
動作原理図である。
動作原理図である。
【図３】従来の半導体記憶装置（フラッシュメモリ）の
概略の回路図である。
概略の回路図である。
２０1 ，２０2 ，２０3 ，２０4 メモリセルト
ランジスタ（ＴＭ） ３０11，３０21，３０22，…，３０2x，３０1x，３
１1 ，３１2 ，…，３１x ＮＭＯＳ（第１のスイッチ手段） ３２1 ，３２2 ，…，３２x ＮＭＯＳ（第
２のスイッチ手段） ４１，４２ 第１，第２の
可変電圧源 Ｂ１，Ｂ２ 第１，第２の
出力端子 ＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx ビッ
トライン ＤＢ１，ＤＢ２ データバス ＧＬ1 ，ＧＬ2 ，…，ＧＬx 列ライン ＷＬ1 ，ＷＬ2 ，…，ＷＬx ワードライン
（行ライン） Ｙ1 ，Ｙ2 ，…，Ｙx 列ライン選択
信号 Ｙ1 ／，Ｙ2 ／，…，Ｙx ／ 反転列ライン
選択信号
ランジスタ（ＴＭ） ３０11，３０21，３０22，…，３０2x，３０1x，３
１1 ，３１2 ，…，３１x ＮＭＯＳ（第１のスイッチ手段） ３２1 ，３２2 ，…，３２x ＮＭＯＳ（第
２のスイッチ手段） ４１，４２ 第１，第２の
可変電圧源 Ｂ１，Ｂ２ 第１，第２の
出力端子 ＢＬ1 ，ＢＬ12，ＢＬ2 ，…，ＢＬwx，ＢＬx ビッ
トライン ＤＢ１，ＤＢ２ データバス ＧＬ1 ，ＧＬ2 ，…，ＧＬx 列ライン ＷＬ1 ，ＷＬ2 ，…，ＷＬx ワードライン
（行ライン） Ｙ1 ，Ｙ2 ，…，Ｙx 列ライン選択
信号 Ｙ1 ／，Ｙ2 ／，…，Ｙx ／ 反転列ライン
選択信号
Claims (1)
- 【請求項１】 ソース、ドレイン及び制御ゲートを持つ
電気的に書込み及び消去可能なメモリセルトランジスタ
が、マトリクス状に配列された半導体記憶装置におい
て、 前記各行のメモリセルトランジスタの制御ゲートにそれ
ぞれ共通接続され、それらの制御ゲートに選択的に、所
定の読出し電位、書込み電位又は消去電位を印加する複
数本の行ラインと、 前記同一の行ラインで選択される一対のメモリセルトラ
ンジスタの共通ソースにそれぞれ共通接続された複数本
の列ラインと、 前記列ラインに対して交互に配列され、前記一対のメモ
リセルトランジスタの各ドレインにそれぞれ共通接続さ
れた複数本のビットラインと、 所定の読出し電位、書込み電位又は消去電位を第１の出
力端子から出力する第１の可変電圧源と、 前記第１の可変電圧源の出力電位とは異なる電位の読出
し電位、書込み電位又は消去電位を第２の出力端子から
出力する第２の可変電圧源と、 前記各列ラインと該列ラインに隣接する前記２本のビッ
トラインとを同時に選択して、該列ラインの一端を前記
第１の出力端子に接続すると共に、該２本のビットライ
ンの一端を少なくとも２本のデータバスにそれぞれ接続
する複数個の第１のスイッチ手段と、 前記各列ラインを選択して該列ラインの他端を前記第２
の出力端子に接続する複数個の第２のスイッチ手段と
を、 備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091093A JPH06251594A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091093A JPH06251594A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251594A true JPH06251594A (ja) | 1994-09-09 |
Family
ID=12593668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091093A Withdrawn JPH06251594A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212443B2 (en) | 2002-12-20 | 2007-05-01 | Spansion Llc | Non-volatile memory and write method of the same |
-
1993
- 1993-03-02 JP JP4091093A patent/JPH06251594A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212443B2 (en) | 2002-12-20 | 2007-05-01 | Spansion Llc | Non-volatile memory and write method of the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |