JPH06252348A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06252348A JPH06252348A JP5062979A JP6297993A JPH06252348A JP H06252348 A JPH06252348 A JP H06252348A JP 5062979 A JP5062979 A JP 5062979A JP 6297993 A JP6297993 A JP 6297993A JP H06252348 A JPH06252348 A JP H06252348A
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- Japan
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- diffusion layer
- layer
- semiconductor device
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 下部電極がＳｉ等の半導体基板中の拡散層で
あるＭＩＳやＭＯＳ容量において、例えばＭＯＳデジタ
ル部の基板電流を原因とした基板電位の変動によるノイ
ズ等による悪影響を、工程の追加なしに防ぐことができ
る技術を提供して、高性能、高精度、高集積なＩＣ、Ｌ
ＳＩ等の半導体装置を実現する。 【構成】 下部電極３１３として半導体基板１中の第１
の導電型の拡散層を有する容量を備え、該第１の導電型
の拡散層である下部電極を、反対の導電型の拡散層で分
離し、更に該反対の導電型の拡散層を第１の導電型の分
離用拡散層で分離し、当該第１の導電型の分離用拡散層
を接地する構成とした半導体装置。
あるＭＩＳやＭＯＳ容量において、例えばＭＯＳデジタ
ル部の基板電流を原因とした基板電位の変動によるノイ
ズ等による悪影響を、工程の追加なしに防ぐことができ
る技術を提供して、高性能、高精度、高集積なＩＣ、Ｌ
ＳＩ等の半導体装置を実現する。 【構成】 下部電極３１３として半導体基板１中の第１
の導電型の拡散層を有する容量を備え、該第１の導電型
の拡散層である下部電極を、反対の導電型の拡散層で分
離し、更に該反対の導電型の拡散層を第１の導電型の分
離用拡散層で分離し、当該第１の導電型の分離用拡散層
を接地する構成とした半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、下部電極として半導体
基板中の第１の導電型の拡散層を有する容量を備えた半
導体装置に関する。半導体装置においては、ＭＩＳやＭ
ＯＳ容量が、ＩＣやＬＳＩ等の半導体装置に搭載される
が、本発明は、Ｓｉ基板等の半導体基板中の拡散層を下
部電極とした容量について、その特性等を改良した半導
体装置を提供するものである。
基板中の第１の導電型の拡散層を有する容量を備えた半
導体装置に関する。半導体装置においては、ＭＩＳやＭ
ＯＳ容量が、ＩＣやＬＳＩ等の半導体装置に搭載される
が、本発明は、Ｓｉ基板等の半導体基板中の拡散層を下
部電極とした容量について、その特性等を改良した半導
体装置を提供するものである。
【０００２】
【従来の技術及びその問題点】図９ないし図１１に、代
表的なＭＩＳ容量の従来構造を示す。
表的なＭＩＳ容量の従来構造を示す。
【０００３】図９及び図１０に示す構造においては、ど
ちらも、上部電極として第１層Ａｌ層１０９、下部電極
として各々Ｎ型ＰＬＵＧ１０３（図９）あるいはＮ型Ｐ
ＬＵＧ１１７及びＮ型ＢＬ領域１１３（図１０）を用い
ている。１０６，１１６は誘電体膜（Ｓｉ3 Ｎ4 ）であ
る。この構造では、同一チップ内の、例えばＭＯＳデジ
タル部の基板電流を原因とした基板電位の変動によるノ
イズ等が、Ｎ型領域を通して、ＭＩＳ容量に直接悪影響
を及ぼす。
ちらも、上部電極として第１層Ａｌ層１０９、下部電極
として各々Ｎ型ＰＬＵＧ１０３（図９）あるいはＮ型Ｐ
ＬＵＧ１１７及びＮ型ＢＬ領域１１３（図１０）を用い
ている。１０６，１１６は誘電体膜（Ｓｉ3 Ｎ4 ）であ
る。この構造では、同一チップ内の、例えばＭＯＳデジ
タル部の基板電流を原因とした基板電位の変動によるノ
イズ等が、Ｎ型領域を通して、ＭＩＳ容量に直接悪影響
を及ぼす。
【０００４】これに対して図１１に示す従来技術は、下
部電極をフィールド酸化膜上の不純物ドープＰｏｌｙ
Ｓｉ１２３にしており、このようにすると、上記のよう
な基板電位の変動の影響を受けないが、Ｐｏｌｙ Ｓｉ
電極１２３の抵抗が大きいため、ＭＩＳ容量の周波数特
性が悪化する。理想的には図１１の下部電極も、Ａｌ等
の金属とするＭＩＭ構造が良いが、Ａｌ上にＳｉ3 Ｎ4
等の良質な誘電体薄膜１２４を形成するのは難しい。緻
密なＳｉ3 Ｎ4 膜のＣＶＤには、Ａｌの融点を越えた７
００〜８００℃の温度が必要なためである。下部電極を
ＷやＷＳｉx のような、高融点金属及び高融点金属シリ
サイドにすれば実現は可能であるが、これらの薄膜は絶
縁膜との密着性が悪く、引っ張り応力の大きいＳｉ3 Ｎ
4 膜との相性は悪い。その対策を行おうとすると、工程
も増加し、必ずしも実用的ではない。上記問題点はＭＩ
Ｓ容量に限らず、ＭＯＳ容量にもそのまま当てはまる。
部電極をフィールド酸化膜上の不純物ドープＰｏｌｙ
Ｓｉ１２３にしており、このようにすると、上記のよう
な基板電位の変動の影響を受けないが、Ｐｏｌｙ Ｓｉ
電極１２３の抵抗が大きいため、ＭＩＳ容量の周波数特
性が悪化する。理想的には図１１の下部電極も、Ａｌ等
の金属とするＭＩＭ構造が良いが、Ａｌ上にＳｉ3 Ｎ4
等の良質な誘電体薄膜１２４を形成するのは難しい。緻
密なＳｉ3 Ｎ4 膜のＣＶＤには、Ａｌの融点を越えた７
００〜８００℃の温度が必要なためである。下部電極を
ＷやＷＳｉx のような、高融点金属及び高融点金属シリ
サイドにすれば実現は可能であるが、これらの薄膜は絶
縁膜との密着性が悪く、引っ張り応力の大きいＳｉ3 Ｎ
4 膜との相性は悪い。その対策を行おうとすると、工程
も増加し、必ずしも実用的ではない。上記問題点はＭＩ
Ｓ容量に限らず、ＭＯＳ容量にもそのまま当てはまる。
【０００５】
【発明の目的】本発明は、ＩＣやＬＳＩに搭載される、
下部電極がＳｉ等の半導体基板中の拡散層であるＭＩＳ
やＭＯＳ容量において、例えばＭＯＳデジタル部の基板
電流を原因とした基板電位の変動によるノイズ等による
悪影響を、工程の追加なしに防ぐことができる技術を提
供して、高性能、高精度、高集積なＩＣ、ＬＳＩ等の半
導体装置を実現しようとするものである。
下部電極がＳｉ等の半導体基板中の拡散層であるＭＩＳ
やＭＯＳ容量において、例えばＭＯＳデジタル部の基板
電流を原因とした基板電位の変動によるノイズ等による
悪影響を、工程の追加なしに防ぐことができる技術を提
供して、高性能、高精度、高集積なＩＣ、ＬＳＩ等の半
導体装置を実現しようとするものである。
【０００６】
【問題点を解決するための手段】本発明の請求項１の発
明は、下部電極として半導体基板中の第１の導電型の拡
散層を有する容量を備えた半導体装置において、該第１
の導電型の拡散層である下部電極を、反対の導電型の拡
散層で分離し、更に該反対の導電型の拡散層を第１の導
電型の分離用拡散層で分離し、当該第１の導電型の分離
用拡散層を接地する構成としたことを特徴とする半導体
装置であって、これにより上記目的を達成するものであ
る。
明は、下部電極として半導体基板中の第１の導電型の拡
散層を有する容量を備えた半導体装置において、該第１
の導電型の拡散層である下部電極を、反対の導電型の拡
散層で分離し、更に該反対の導電型の拡散層を第１の導
電型の分離用拡散層で分離し、当該第１の導電型の分離
用拡散層を接地する構成としたことを特徴とする半導体
装置であって、これにより上記目的を達成するものであ
る。
【０００７】本発明の請求項２の発明は、上記下部電極
をなす第１の導電型の拡散層が、ＮＰＮトランジスタの
Ｐ型グラフトベースであり、上記反対の導電型の拡散層
がＮ型エピタキシャル層であり、上記第１の導電型の分
離用拡散層がＰ型埋め込み層及びＰ型アイソレーション
層あるいはＰ型アイソレーション層単層であることを特
徴とする請求項１に記載の半導体装置であって、これに
より上記目的を達成するものである。
をなす第１の導電型の拡散層が、ＮＰＮトランジスタの
Ｐ型グラフトベースであり、上記反対の導電型の拡散層
がＮ型エピタキシャル層であり、上記第１の導電型の分
離用拡散層がＰ型埋め込み層及びＰ型アイソレーション
層あるいはＰ型アイソレーション層単層であることを特
徴とする請求項１に記載の半導体装置であって、これに
より上記目的を達成するものである。
【０００８】本発明の請求項３の発明は、上記下部電極
をなす第１の導電型の拡散層が、ＰＭＯＳのトランジス
タのＰ型ソース／ドレインであり、上記反対の導電型の
拡散層がＮ型ウェル層であり、上記第１の導電型の分離
用拡散層がＰ型埋め込み層及びＮＭＯＳトランジスタの
Ｐ型ウェル層あるいはＰ型アイソレーション層単層であ
ることを特徴とする請求項１に記載の半導体装置であっ
て、これにより上記目的を達成するものである。
をなす第１の導電型の拡散層が、ＰＭＯＳのトランジス
タのＰ型ソース／ドレインであり、上記反対の導電型の
拡散層がＮ型ウェル層であり、上記第１の導電型の分離
用拡散層がＰ型埋め込み層及びＮＭＯＳトランジスタの
Ｐ型ウェル層あるいはＰ型アイソレーション層単層であ
ることを特徴とする請求項１に記載の半導体装置であっ
て、これにより上記目的を達成するものである。
【０００９】本発明の請求項４の発明は、上記下部電極
をなす第１の導電型の拡散層が、ＮＰＮトランジスタの
Ｎ型エミッタであり、上記反対の導電型の拡散層がＮＭ
ＯＳトランジスタのＰ型ウェル層であり、上記第１の導
電型の分離用拡散層がＮＰＮトランジスタのＮ型ＢＬ層
及びＰＭＯＳトランジスタのＮ型ウェル層であることを
特徴とする請求項１に記載の半導体装置であって、これ
により上記目的を達成するものである。
をなす第１の導電型の拡散層が、ＮＰＮトランジスタの
Ｎ型エミッタであり、上記反対の導電型の拡散層がＮＭ
ＯＳトランジスタのＰ型ウェル層であり、上記第１の導
電型の分離用拡散層がＮＰＮトランジスタのＮ型ＢＬ層
及びＰＭＯＳトランジスタのＮ型ウェル層であることを
特徴とする請求項１に記載の半導体装置であって、これ
により上記目的を達成するものである。
【００１０】
【作 用】本発明によれば、ＩＣやＬＳＩに搭載され
る、下部電極がＳｉ基板中の第１の導電型の拡散層であ
るＭＩＳやＭＯＳ容量において、下部電極の第１の導電
型の拡散層を反対導電型の拡散層でＰＮ分離し、更にそ
の反対導電型の拡散層を第１の導電型の拡散層でＰＮ分
離し、当該拡散層を安定した接地端子に接続すること
で、周囲の回路から基板中の拡散層を通して容量に伝わ
ってくるノイズを遮断することができる。
る、下部電極がＳｉ基板中の第１の導電型の拡散層であ
るＭＩＳやＭＯＳ容量において、下部電極の第１の導電
型の拡散層を反対導電型の拡散層でＰＮ分離し、更にそ
の反対導電型の拡散層を第１の導電型の拡散層でＰＮ分
離し、当該拡散層を安定した接地端子に接続すること
で、周囲の回路から基板中の拡散層を通して容量に伝わ
ってくるノイズを遮断することができる。
【００１１】
【実施例】次に図面を参照して、本発明の実施例につい
て説明する。なお当然のことではあるが、本発明は実施
例により限定されるものではない。
て説明する。なお当然のことではあるが、本発明は実施
例により限定されるものではない。
【００１２】実施例１ この実施例は、本発明をＢｉＣＭＯＳ ＬＳＩに適用し
たものである。
たものである。
【００１３】本実施例においては、図２ないし図７に示
す工程を経て、図１に示す半導体装置を得る。以下本実
施例の工程について、図面を参照して説明する。
す工程を経て、図１に示す半導体装置を得る。以下本実
施例の工程について、図面を参照して説明する。
【００１４】図２を参照する。図２中、符号３０１は１
０Ω−ｃｍのＰ型シリコン基板、３０２はＮ型ＢＬ（埋
め込み層）、３０３はＰ型ＢＬ、３０４は１Ω−ｃｍの
Ｎ型エピタキシャル層、３０５はＰ型ウェル層でＰ型Ｂ
Ｌ３０３と接続してアイソレーション（分離）も兼ねる
ものである。３０６は厚さ０．５μｍのＬＯＣＯＳ酸化
膜であり、３０７はＮＰＮトランジスタのベース層であ
る。これらは公知の技術で形成する。ここで留意を要す
るのは、ＭＩＳＣの形成される領域は、Ｐ型ウェル層の
周りがＮ型エピタキシャル層３０４とＮ型ＢＬ３０２と
で囲まれている点である。
０Ω−ｃｍのＰ型シリコン基板、３０２はＮ型ＢＬ（埋
め込み層）、３０３はＰ型ＢＬ、３０４は１Ω−ｃｍの
Ｎ型エピタキシャル層、３０５はＰ型ウェル層でＰ型Ｂ
Ｌ３０３と接続してアイソレーション（分離）も兼ねる
ものである。３０６は厚さ０．５μｍのＬＯＣＯＳ酸化
膜であり、３０７はＮＰＮトランジスタのベース層であ
る。これらは公知の技術で形成する。ここで留意を要す
るのは、ＭＩＳＣの形成される領域は、Ｐ型ウェル層の
周りがＮ型エピタキシャル層３０４とＮ型ＢＬ３０２と
で囲まれている点である。
【００１５】次に図３を参照する。酸化により厚さ３０
ｎｍのゲート絶縁膜（酸化膜）３０８を形成する。次
に、減圧ＣＶＤでＰｏｌｙ Ｓｉを形成し、これにＰＯ
Ｃｌ3雰囲気でのドープや、ＰＳＧからの拡散、イオン
インプランテーション等任意の手段によりリンをドープ
する。次に、フォトレジスト工程によりＭＯＳゲートの
窓開けを行い、ＲＩＥでエッチングしＭＯＳのゲートと
なるゲート材３０９を形成する。
ｎｍのゲート絶縁膜（酸化膜）３０８を形成する。次
に、減圧ＣＶＤでＰｏｌｙ Ｓｉを形成し、これにＰＯ
Ｃｌ3雰囲気でのドープや、ＰＳＧからの拡散、イオン
インプランテーション等任意の手段によりリンをドープ
する。次に、フォトレジスト工程によりＭＯＳゲートの
窓開けを行い、ＲＩＥでエッチングしＭＯＳのゲートと
なるゲート材３０９を形成する。
【００１６】次に図４を参照する。リンをＮＭＯＳのＳ
／Ｄ（ソースドレイン）領域に、ボロンをＰＭＯＳのＳ
／Ｄ領域にイオン注入し、各々Ｎ+ ソース／ドレイン３
１０、Ｐ+ ソース／ドレイン３１１を形成する。次に常
圧ＣＶＤでＳｉＯ2 膜３１２を２００ｎｍ形成する。
／Ｄ（ソースドレイン）領域に、ボロンをＰＭＯＳのＳ
／Ｄ領域にイオン注入し、各々Ｎ+ ソース／ドレイン３
１０、Ｐ+ ソース／ドレイン３１１を形成する。次に常
圧ＣＶＤでＳｉＯ2 膜３１２を２００ｎｍ形成する。
【００１７】次に図５を参照する。フォトレジスト工程
により、ＭＩＳＣの下部電極、ＮＰＮトランジスタのエ
ミッタ、ベース、コレクタ、ＮＭＯＳ及びＰＭＯＳのＳ
／Ｄコンタクトを各々窓開けし、ＲＩＥでエッチングす
る。次に減圧ＣＶＤでＰｏｌｙ Ｓｉを１０ｎｍ形成
し、やはりフォトレジスト工程とＲＩＥにより上述した
コンタクト部分にこのＰｏｌｙ Ｓｉが残るように加工
して、第２層ＰｏｌｙＳｉ３１３とする。更に、ここで
は図示しないが、このコンタクトの内、ＭＩＳＣ、エミ
ッタ、コレクタ、ＮＭＯＳのＳ／Ｄ部分にヒ素あるいは
リンを、ベース、ＰＭＯＳのＳ／Ｄ部分にボロンをイオ
ン注入する。
により、ＭＩＳＣの下部電極、ＮＰＮトランジスタのエ
ミッタ、ベース、コレクタ、ＮＭＯＳ及びＰＭＯＳのＳ
／Ｄコンタクトを各々窓開けし、ＲＩＥでエッチングす
る。次に減圧ＣＶＤでＰｏｌｙ Ｓｉを１０ｎｍ形成
し、やはりフォトレジスト工程とＲＩＥにより上述した
コンタクト部分にこのＰｏｌｙ Ｓｉが残るように加工
して、第２層ＰｏｌｙＳｉ３１３とする。更に、ここで
は図示しないが、このコンタクトの内、ＭＩＳＣ、エミ
ッタ、コレクタ、ＮＭＯＳのＳ／Ｄ部分にヒ素あるいは
リンを、ベース、ＰＭＯＳのＳ／Ｄ部分にボロンをイオ
ン注入する。
【００１８】次に、図６を参照する。常圧ＣＶＤあるい
は減圧ＣＶＤでＳｉＯ2 膜３１４を１００ｎｍ形成し、
９５０℃で１５分アニールし、Ｐ型層３１５、Ｎ型層３
１６を形成する。次にフォトレジスト工程とＲＩＥによ
り、ＭＩＳ Ｗ３１７を形成する。
は減圧ＣＶＤでＳｉＯ2 膜３１４を１００ｎｍ形成し、
９５０℃で１５分アニールし、Ｐ型層３１５、Ｎ型層３
１６を形成する。次にフォトレジスト工程とＲＩＥによ
り、ＭＩＳ Ｗ３１７を形成する。
【００１９】次に図７を参照する。減圧ＣＶＤで、誘電
膜３１８となるＳｉ3 Ｎ4 膜を３５〜５０ｎｍ形成し、
フォトレジスト工程とＲＩＥによりＭＩＳＣ部分にのみ
Ｓｉ3 Ｎ4 膜を残す。これにより誘電膜３１８を得る。
膜３１８となるＳｉ3 Ｎ4 膜を３５〜５０ｎｍ形成し、
フォトレジスト工程とＲＩＥによりＭＩＳＣ部分にのみ
Ｓｉ3 Ｎ4 膜を残す。これにより誘電膜３１８を得る。
【００２０】フォトレジスト工程とＲＩＥによりＭＩＳ
Ｃ、ＮＰＮトランジスタ、ＰＭＯＳ及びＮＭＯＳトラン
ジスタのＳ／Ｄ部分に電極窓３１９を形成し、最後にＡ
ｌ電極３２０を形成して、図１の構造の半導体装置を得
る。
Ｃ、ＮＰＮトランジスタ、ＰＭＯＳ及びＮＭＯＳトラン
ジスタのＳ／Ｄ部分に電極窓３１９を形成し、最後にＡ
ｌ電極３２０を形成して、図１の構造の半導体装置を得
る。
【００２１】上記説明では、図４に示したＳ／Ｄ領域３
１０，３１１の形成と、図５に示したコンタクト部分の
形成を別々に行っているが、場合によってはコンタクト
部分の形成だけにしてもよい。
１０，３１１の形成と、図５に示したコンタクト部分の
形成を別々に行っているが、場合によってはコンタクト
部分の形成だけにしてもよい。
【００２２】本実施例の構造では、ＭＩＳＣの形成され
るＮ型領域（ＮＰＮトランジスタのエミッタと兼用）は
Ｐ型ウェル層３０５とＰＮ接合を形成しており、更にＰ
型ウェル層３０５とＮ型エピタキシャル層３０４とＮ型
ＢＬ３０２とによるＰＮ接合で囲まれているため、この
Ｎ型ＢＬ３０２を安定した接地端子に接続することで、
完全にシールドされ、ノイズの影響を無くすことができ
る。
るＮ型領域（ＮＰＮトランジスタのエミッタと兼用）は
Ｐ型ウェル層３０５とＰＮ接合を形成しており、更にＰ
型ウェル層３０５とＮ型エピタキシャル層３０４とＮ型
ＢＬ３０２とによるＰＮ接合で囲まれているため、この
Ｎ型ＢＬ３０２を安定した接地端子に接続することで、
完全にシールドされ、ノイズの影響を無くすことができ
る。
【００２３】実施例２ 図８に本発明の第２の実施例の最終構造を示す。この実
施例２と前記実施例１との違いは、この実施例２のＭＩ
ＳＣが、ＮＰＮトランジスタグラフトベース（Ｐ型）上
に形成され、Ｎ型エピタキシャル層とＰ型ＢＬ及びＰ型
ウェル層とのＰＮ接合により分離されている点である。
図８には、図１ないし図７に対応する符号を付して、構
造を示す。
施例２と前記実施例１との違いは、この実施例２のＭＩ
ＳＣが、ＮＰＮトランジスタグラフトベース（Ｐ型）上
に形成され、Ｎ型エピタキシャル層とＰ型ＢＬ及びＰ型
ウェル層とのＰＮ接合により分離されている点である。
図８には、図１ないし図７に対応する符号を付して、構
造を示す。
【００２４】実施例１，２ともに、ツインＢＬ構造のＢ
ｉＣＭＯＳ ＬＳＩに工程を追加することなく、良好な
ＭＩＳＣの電気的シールド構造を実現することができ
る。
ｉＣＭＯＳ ＬＳＩに工程を追加することなく、良好な
ＭＩＳＣの電気的シールド構造を実現することができ
る。
【００２５】
【発明の効果】本発明によれば、ＩＣやＬＳＩに搭載さ
れる、下部電極がＳｉ等の半導体基板中の拡散層である
ＭＩＳやＭＯＳ容量において、ＭＯＳデジタル部の基板
電流等を原因とした基板電位の変動によるノイズ等によ
る悪影響を、工程の追加なしに防ぐことができ、もって
高性能、高精度、高集積なＩＣ、ＬＳＩ等の半導体装置
を実現できる。
れる、下部電極がＳｉ等の半導体基板中の拡散層である
ＭＩＳやＭＯＳ容量において、ＭＯＳデジタル部の基板
電流等を原因とした基板電位の変動によるノイズ等によ
る悪影響を、工程の追加なしに防ぐことができ、もって
高性能、高精度、高集積なＩＣ、ＬＳＩ等の半導体装置
を実現できる。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の半導体装置の製造工程を示す図であ
る（１）。
る（１）。
【図３】実施例１の半導体装置の製造工程を示す図であ
る（２）。
る（２）。
【図４】実施例１の半導体装置の製造工程を示す図であ
る（３）。
る（３）。
【図５】実施例１の半導体装置の製造工程を示す図であ
る（４）。
る（４）。
【図６】実施例１の半導体装置の製造工程を示す図であ
る（５）。
る（５）。
【図７】実施例１の半導体装置の製造工程を示す図であ
る（６）。
る（６）。
【図８】実施例２の半導体装置の断面図である。
【図９】従来例を示す。
【図１０】従来例を示す。
【図１１】従来例を示す。
３０１，４０１ 基板 ３２０，４２０ 上部電極 ３１８，４１８ 誘電膜 ３１３，４１３ 下部電極 ３０５ Ｐウェル層 ３０４，４０４ Ｎエピタキシャル層 ３０２ Ｎ+ ＢＬ ４０３ Ｐ+ ＢＬ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 27/06 21/331 29/73 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｃ 8427−4Ｍ 29/72
Claims (4)
- 【請求項１】下部電極として半導体基板中の第１の導電
型の拡散層を有する容量を備えた半導体装置において、 該第１の導電型の拡散層である下部電極を、反対の導電
型の拡散層で分離し、 更に該反対の導電型の拡散層を第１の導電型の分離用拡
散層で分離し、 当該第１の導電型の分離用拡散層を接地する構成とした
ことを特徴とする半導体装置。 - 【請求項２】上記下部電極をなす第１の導電型の拡散層
が、ＮＰＮトランジスタのＰ型グラフトベースであり、
上記反対の導電型の拡散層がＮ型エピタキシャル層であ
り、上記第１の導電型の分離用拡散層がＰ型埋め込み層
及びＰ型アイソレーション層あるいはＰ型アイソレーシ
ョン層単層であることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】上記下部電極をなす第１の導電型の拡散層
が、ＰＭＯＳのトランジスタのＰ型ソース／ドレインで
あり、上記反対の導電型の拡散層がＮ型ウェル層であ
り、上記第１の導電型の分離用拡散層がＰ型埋め込み層
及びＮＭＯＳトランジスタのＰ型ウェル層あるいはＰ型
アイソレーション層単層であることを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】上記下部電極をなす第１の導電型の拡散層
が、ＮＰＮトランジスタのＮ型エミッタであり、上記反
対の導電型の拡散層がＮＭＯＳトランジスタのＰ型ウェ
ル層であり、上記第１の導電型の分離用拡散層がＮＰＮ
トランジスタのＮ型ＢＬ層及びＰＭＯＳトランジスタの
Ｎ型ウェル層であることを特徴とする請求項１に記載の
半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06297993A JP3216307B2 (ja) | 1993-02-28 | 1993-02-28 | 半導体装置 |
| KR1019940001626A KR940018967A (ko) | 1993-01-30 | 1994-01-29 | 반도체장치 및 그 제조방법 |
| US08/189,191 US5414291A (en) | 1993-01-30 | 1994-01-31 | Semiconductor device and process for fabricating the same |
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