JP2000332127A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 容量素子を有する半導体装置において、特性
の安定化を図る。 【解決手段】 半導体基体１上に、少なくとも絶縁ゲー
ト型電界効果トランジスタと容量素子とが形成されて成
る半導体装置であって、その絶縁ゲート型電界効果トラ
ンジスタは、半導体基体１表面に形成された熱酸化膜４
４を少なくとも有するゲート絶縁膜４４ｇを有し、この
ゲート絶縁膜上にゲート電極が形成された構成とする。
そして、その容量素子は、第１の電極２１が、半導体基
体１の表面に臨んで形成された高不純物濃度半導体領域
２より成り、誘電体膜２３が、高不純物濃度半導体領域
２上の堆積絶縁膜３より成り、この堆積絶縁膜３に第１
の電極２１と対向して第２の電極２２が形成されるもの
であり、絶縁ゲート型電界効果トランジスタのゲート電
極と、容量素子の誘電体膜上に形成された第２の電極と
が、同一構成による導電膜によって形成される。
の安定化を図る。 【解決手段】 半導体基体１上に、少なくとも絶縁ゲー
ト型電界効果トランジスタと容量素子とが形成されて成
る半導体装置であって、その絶縁ゲート型電界効果トラ
ンジスタは、半導体基体１表面に形成された熱酸化膜４
４を少なくとも有するゲート絶縁膜４４ｇを有し、この
ゲート絶縁膜上にゲート電極が形成された構成とする。
そして、その容量素子は、第１の電極２１が、半導体基
体１の表面に臨んで形成された高不純物濃度半導体領域
２より成り、誘電体膜２３が、高不純物濃度半導体領域
２上の堆積絶縁膜３より成り、この堆積絶縁膜３に第１
の電極２１と対向して第２の電極２２が形成されるもの
であり、絶縁ゲート型電界効果トランジスタのゲート電
極と、容量素子の誘電体膜上に形成された第２の電極と
が、同一構成による導電膜によって形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法、特に少なくとも絶縁ゲート型電界効果トラン
ジスタと容量素子とが共通の半導体基体に形成されて成
る半導体装置とその製造方法に係わる。
製造方法、特に少なくとも絶縁ゲート型電界効果トラン
ジスタと容量素子とが共通の半導体基体に形成されて成
る半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】共通の半導体基体上に、絶縁ゲート型電
界効果トランジスタ（ＭＩＳＦＥＴ）や、バイポーラト
ランジスタとＭＩＳＦＥＴとによるいわゆるＢｉＭＩＳ
や、バイポーラトランジスタと相補型ＭＩＳＦＥＴ（Ｃ
ＭＩＳ）とによるいわゆるＢｉＣＭＩＳ等の、ＭＩＳＦ
ＥＴと、容量素子とが形成されて成る半導体装置におい
ては、その容量素子は、ＭＩＳＦＥＴもしくはＢｉＭＩ
Ｓ、あるいはＢｉＣＭＩＳの製造過程において、ＭＩＳ
構造の容量素子として形成することが、しばしば行われ
る。
界効果トランジスタ（ＭＩＳＦＥＴ）や、バイポーラト
ランジスタとＭＩＳＦＥＴとによるいわゆるＢｉＭＩＳ
や、バイポーラトランジスタと相補型ＭＩＳＦＥＴ（Ｃ
ＭＩＳ）とによるいわゆるＢｉＣＭＩＳ等の、ＭＩＳＦ
ＥＴと、容量素子とが形成されて成る半導体装置におい
ては、その容量素子は、ＭＩＳＦＥＴもしくはＢｉＭＩ
Ｓ、あるいはＢｉＣＭＩＳの製造過程において、ＭＩＳ
構造の容量素子として形成することが、しばしば行われ
る。
【０００３】この場合、そのＭＩＳＦＥＴやＢｉＣＭＩ
Ｓ等におけるゲート絶縁膜が、シリコン基体表面を熱酸
化して形成したいわゆるＭＯＳ構造による場合、容量素
子に関してもＭＯＳ容量素子とされて、プロセスの整合
性を得てその容量素子をＭＩＳＦＥＴやＢｉＣＭＩＳの
製造と同時に形成することができるようになされる。ま
た、ゲート絶縁膜が、シリコン窒化膜Ｓｉ3 Ｎ4 、もし
くはシリコン酸化膜ＳｉＯ2 −シリコン窒化膜Ｓｉ3 Ｎ
4 −シリコン酸化膜ＳｉＯ2 の積層構造によるいわゆる
ＯＮＯ膜とされる場合は、容量素子としては、ＯＮＯ膜
による絶縁膜すなわち誘電体膜を挟んでその上下に不純
物ドーピングがなされた低抵抗の多結晶シリコンを電極
が配置された、多結晶間容量いわゆるｐｏｌｙ−ｐｏｌ
ｙ間容量素子構造とされる。
Ｓ等におけるゲート絶縁膜が、シリコン基体表面を熱酸
化して形成したいわゆるＭＯＳ構造による場合、容量素
子に関してもＭＯＳ容量素子とされて、プロセスの整合
性を得てその容量素子をＭＩＳＦＥＴやＢｉＣＭＩＳの
製造と同時に形成することができるようになされる。ま
た、ゲート絶縁膜が、シリコン窒化膜Ｓｉ3 Ｎ4 、もし
くはシリコン酸化膜ＳｉＯ2 −シリコン窒化膜Ｓｉ3 Ｎ
4 −シリコン酸化膜ＳｉＯ2 の積層構造によるいわゆる
ＯＮＯ膜とされる場合は、容量素子としては、ＯＮＯ膜
による絶縁膜すなわち誘電体膜を挟んでその上下に不純
物ドーピングがなされた低抵抗の多結晶シリコンを電極
が配置された、多結晶間容量いわゆるｐｏｌｙ−ｐｏｌ
ｙ間容量素子構造とされる。
【０００４】上述した熱酸化膜によるＭＯＳ型容量素子
は、図１４にその概略断面図を示すように、例えばｐ型
のシリコンによる半導体基体１０１の一主面に、局部的
熱酸化いわゆる LOCOS（Local Oxidation of Silicon）
によって分離絶縁層１０２が形成され、例えばこの分離
絶縁層１０２によって囲まれた容量素子１００の形成部
において、半導体基体１０１の、同様の一主面に臨んで
下部電極を構成するｎ型の不純物が拡散されて成る半導
体領域１０３が形成され、その一部にｎ型の高不純物濃
度による電極取出し領域１１２が形成される。そして、
半導体領域１０３上に、誘電体膜を構成する熱酸化膜１
０４が、半導体基体１０１の表面を熱酸化することによ
って形成し、この上に上部電極を構成する高不純物濃度
の多結晶シリコン半導体層１０５が形成されて成る。
は、図１４にその概略断面図を示すように、例えばｐ型
のシリコンによる半導体基体１０１の一主面に、局部的
熱酸化いわゆる LOCOS（Local Oxidation of Silicon）
によって分離絶縁層１０２が形成され、例えばこの分離
絶縁層１０２によって囲まれた容量素子１００の形成部
において、半導体基体１０１の、同様の一主面に臨んで
下部電極を構成するｎ型の不純物が拡散されて成る半導
体領域１０３が形成され、その一部にｎ型の高不純物濃
度による電極取出し領域１１２が形成される。そして、
半導体領域１０３上に、誘電体膜を構成する熱酸化膜１
０４が、半導体基体１０１の表面を熱酸化することによ
って形成し、この上に上部電極を構成する高不純物濃度
の多結晶シリコン半導体層１０５が形成されて成る。
【０００５】この上部電極を構成する多結晶シリコン半
導体層１０５上には、全面的にＳｉＯ2 による絶縁層１
０６が形成され、この上に全面的に平坦化絶縁層１０７
が形成され、これら絶縁層１０６と１０７によって層間
絶縁層１０８が形成される。この層間絶縁層１０８に
は、下部電極の電極取出し領域１１２上と、上部電極す
なわち多結晶シリコン層１０５上とにそれぞれコンタク
ト窓１０８ａが穿設され、これらコンタクト窓１０８ａ
内に、それぞれ電極取出し領域１１２上と、上部多結晶
シリコン層１０５上とにオーミックコンタクトする導電
性プラグ１０９例えばタングステン（Ｗ）プラグが埋込
まれ、これらプラグ１０９とコンタクトするそれぞれＡ
ｌ金属層による上部電極電極取出し配線部１１０と下部
電極取出し配線部１１１とが形成される。
導体層１０５上には、全面的にＳｉＯ2 による絶縁層１
０６が形成され、この上に全面的に平坦化絶縁層１０７
が形成され、これら絶縁層１０６と１０７によって層間
絶縁層１０８が形成される。この層間絶縁層１０８に
は、下部電極の電極取出し領域１１２上と、上部電極す
なわち多結晶シリコン層１０５上とにそれぞれコンタク
ト窓１０８ａが穿設され、これらコンタクト窓１０８ａ
内に、それぞれ電極取出し領域１１２上と、上部多結晶
シリコン層１０５上とにオーミックコンタクトする導電
性プラグ１０９例えばタングステン（Ｗ）プラグが埋込
まれ、これらプラグ１０９とコンタクトするそれぞれＡ
ｌ金属層による上部電極電極取出し配線部１１０と下部
電極取出し配線部１１１とが形成される。
【０００６】また、上述したいわゆるｐｏｌｙ−ｐｏｌ
ｙ間容量素子は、図１５にその概略断面図を示すよう
に、例えばｐ型のシリコンによる半導体基体１０１に形
成したLOCOSによる分離絶縁層１０２上に、下部電極を
構成する下層の高不純物濃度の多結晶シリコン半導体層
１１３が形成される。そして、この多結晶シリコン半導
体層１１３上に、上述した誘電体膜となるＯＮＯ膜１１
４が形成され、この上に上部電極を構成するいわゆるポ
リサイド層１１５が形成される。このポリサイド層１１
５は、多結晶シリコン層１１６が形成され、この上に高
融点シリサイド層１１７形成されて成る。
ｙ間容量素子は、図１５にその概略断面図を示すよう
に、例えばｐ型のシリコンによる半導体基体１０１に形
成したLOCOSによる分離絶縁層１０２上に、下部電極を
構成する下層の高不純物濃度の多結晶シリコン半導体層
１１３が形成される。そして、この多結晶シリコン半導
体層１１３上に、上述した誘電体膜となるＯＮＯ膜１１
４が形成され、この上に上部電極を構成するいわゆるポ
リサイド層１１５が形成される。このポリサイド層１１
５は、多結晶シリコン層１１６が形成され、この上に高
融点シリサイド層１１７形成されて成る。
【０００７】ＯＮＯ膜１１４は、下部電極の多結晶シリ
コン層１１３の表面を熱酸化して形成したＳｉＯ2 膜上
に、減圧ＣＶＤ(Chemical Vapor Deposition) 法によっ
て堆積したＳｉ3 Ｎ4 膜と、このＳｉ3 Ｎ4 膜を熱酸化
して形成したＳｉＯ2 膜とによって形成される。
コン層１１３の表面を熱酸化して形成したＳｉＯ2 膜上
に、減圧ＣＶＤ(Chemical Vapor Deposition) 法によっ
て堆積したＳｉ3 Ｎ4 膜と、このＳｉ3 Ｎ4 膜を熱酸化
して形成したＳｉＯ2 膜とによって形成される。
【０００８】上部電極のポリサイド層１１５の側面に
は、サイドウォール１１８が形成され、前述したと同様
に、全面的にＳｉＯ2 による絶縁層１０６が形成され、
この上に全面的に平坦化絶縁層１０７が形成されて成る
層間絶縁層１０８が形成される。この層間絶縁層１０８
には、下部電極の下層の多結晶シリコン層１１３上と、
上部電極すなわちポリサイド層１１５上とにそれぞれコ
ンタクト窓１０８ａが穿設され、これらコンタクト窓１
０８ａ内に、それぞれ下層の多結晶シリコン層１１３上
と、上部電極すなわちポリサイド層１１５上とにオーミ
ックにコンタクトする導電性プラグ１０９例えばタング
ステン（Ｗ）プラグが埋込まれ、これらプラグ１０９と
コンタクトするそれぞれＡｌ金属層による上部電極電極
取出し配線部１１１と下部電極取出し配線部１１０とが
形成される。
は、サイドウォール１１８が形成され、前述したと同様
に、全面的にＳｉＯ2 による絶縁層１０６が形成され、
この上に全面的に平坦化絶縁層１０７が形成されて成る
層間絶縁層１０８が形成される。この層間絶縁層１０８
には、下部電極の下層の多結晶シリコン層１１３上と、
上部電極すなわちポリサイド層１１５上とにそれぞれコ
ンタクト窓１０８ａが穿設され、これらコンタクト窓１
０８ａ内に、それぞれ下層の多結晶シリコン層１１３上
と、上部電極すなわちポリサイド層１１５上とにオーミ
ックにコンタクトする導電性プラグ１０９例えばタング
ステン（Ｗ）プラグが埋込まれ、これらプラグ１０９と
コンタクトするそれぞれＡｌ金属層による上部電極電極
取出し配線部１１１と下部電極取出し配線部１１０とが
形成される。
【０００９】
【発明が解決しようとする課題】ところが、上述の図１
４による熱酸化膜１０４を用いるいわゆるＭＯＳ型容量
素子は、高濃度に不純物がドープされた半導体領域１０
３上に、熱酸化膜１０４の形成がなされることから、特
にこの半導体領域１０３がイオン注入によって形成され
る場合残留欠陥が生じ、この熱酸化膜１０４の信頼性が
確保できないという問題がある。したがって、この場
合、半導体領域１０３の不純物濃度を充分高めることが
できず、上下電極部間の電位差に応じて、下部電極すな
わち半導体領域１０３の表面が空乏化もしくは反転化し
て、容量値が変動し易い。つまり、容量値の、電圧依存
性が大きいという問題がある。また、下部電極の半導体
領域１０３を充分高濃度化できないことから、この下部
電極における寄生抵抗が大きくなって周波数特性が悪く
なるという問題がある。
４による熱酸化膜１０４を用いるいわゆるＭＯＳ型容量
素子は、高濃度に不純物がドープされた半導体領域１０
３上に、熱酸化膜１０４の形成がなされることから、特
にこの半導体領域１０３がイオン注入によって形成され
る場合残留欠陥が生じ、この熱酸化膜１０４の信頼性が
確保できないという問題がある。したがって、この場
合、半導体領域１０３の不純物濃度を充分高めることが
できず、上下電極部間の電位差に応じて、下部電極すな
わち半導体領域１０３の表面が空乏化もしくは反転化し
て、容量値が変動し易い。つまり、容量値の、電圧依存
性が大きいという問題がある。また、下部電極の半導体
領域１０３を充分高濃度化できないことから、この下部
電極における寄生抵抗が大きくなって周波数特性が悪く
なるという問題がある。
【００１０】一方、上述の図１５によるｐｏｌｙ−ｐｏ
ｌｙ間容量においては、その誘電体膜のＯＮＯ膜１１４
の下層のＳｉＯ2 膜は、多結晶シリコンを熱酸化するこ
とで形成する膜であり、多結晶シリコンの熱酸化は、成
長速度が速いことから、膜厚の制御性に問題があり、膜
厚のばらつきが大きく、薄膜化が困難である。そのた
め、容量素子としては、容量のばらつきが大きく、単位
容量値が小さいという問題がある。また、ｐｏｌｙ−ｐ
ｏｌｙ間容量においては、例えば上部電極をＭＩＳトラ
ンジスタのゲート電極と兼用する場合、下部電極側の多
結晶シリコンは、容量素子搭載のため、工程を追加する
必要が生じる。そのため、容量素子形成のための追加工
程を必要とし、製造コストが高くなるという問題があ
る。
ｌｙ間容量においては、その誘電体膜のＯＮＯ膜１１４
の下層のＳｉＯ2 膜は、多結晶シリコンを熱酸化するこ
とで形成する膜であり、多結晶シリコンの熱酸化は、成
長速度が速いことから、膜厚の制御性に問題があり、膜
厚のばらつきが大きく、薄膜化が困難である。そのた
め、容量素子としては、容量のばらつきが大きく、単位
容量値が小さいという問題がある。また、ｐｏｌｙ−ｐ
ｏｌｙ間容量においては、例えば上部電極をＭＩＳトラ
ンジスタのゲート電極と兼用する場合、下部電極側の多
結晶シリコンは、容量素子搭載のため、工程を追加する
必要が生じる。そのため、容量素子形成のための追加工
程を必要とし、製造コストが高くなるという問題があ
る。
【００１１】本発明は、容量素子を有する半導体装置と
その製造方法において、単位面積当たりの容量値が大き
く、かつばらつきが小さく、しかも、ＭＩＳＦＥＴの製
造プロセスあるいはＢｉＣＭＩＳの製造プロセス等と整
合性が良く、すなわちこれら素子の製造と共通の工程
で、容量素子の形成をも可能にし、工程数の増加を来す
ことなく製造できるようにする。
その製造方法において、単位面積当たりの容量値が大き
く、かつばらつきが小さく、しかも、ＭＩＳＦＥＴの製
造プロセスあるいはＢｉＣＭＩＳの製造プロセス等と整
合性が良く、すなわちこれら素子の製造と共通の工程
で、容量素子の形成をも可能にし、工程数の増加を来す
ことなく製造できるようにする。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、半導体基体上に、少なくとも絶縁ゲート型電界効果
トランジスタと容量素子とが形成されて成る半導体装置
であって、その絶縁ゲート型電界効果トランジスタは、
半導体基体表面に形成された熱酸化膜を少なくとも有す
るゲート絶縁膜を有し、このゲート絶縁膜上にゲート電
極が形成された構成とする。
は、半導体基体上に、少なくとも絶縁ゲート型電界効果
トランジスタと容量素子とが形成されて成る半導体装置
であって、その絶縁ゲート型電界効果トランジスタは、
半導体基体表面に形成された熱酸化膜を少なくとも有す
るゲート絶縁膜を有し、このゲート絶縁膜上にゲート電
極が形成された構成とする。
【００１３】そして、その容量素子は、第１の電極が、
半導体基体表面に臨んで形成された高不純物濃度半導体
領域より成り、誘電体膜が、高不純物濃度半導体領域上
の堆積絶縁膜より成る、すなわち熱酸化膜によらない絶
縁膜より成り、この堆積絶縁膜すなわち誘電体膜上に第
１の電極と対向して第２の電極が形成された構成とす
る。また、絶縁ゲート型電界効果トランジスタのゲート
電極と、容量素子の誘電体膜上に形成された第２の電極
とは、同一構成による導電膜によって形成されて成る。
半導体基体表面に臨んで形成された高不純物濃度半導体
領域より成り、誘電体膜が、高不純物濃度半導体領域上
の堆積絶縁膜より成る、すなわち熱酸化膜によらない絶
縁膜より成り、この堆積絶縁膜すなわち誘電体膜上に第
１の電極と対向して第２の電極が形成された構成とす
る。また、絶縁ゲート型電界効果トランジスタのゲート
電極と、容量素子の誘電体膜上に形成された第２の電極
とは、同一構成による導電膜によって形成されて成る。
【００１４】本発明による半導体装置の製造方法は、半
導体基体上に、少なくとも絶縁ゲート型電界効果トラン
ジスタと容量素子とが形成されて成る半導体装置の製造
方法であって、半導体基体の容量素子の形成部に、この
容量素子の第１の電極を構成する高不純物濃度半導体領
域を形成する工程と、少なくともこの高不純物濃度半導
体領域上に絶縁膜を堆積する工程と、更に、この堆積絶
縁膜による誘電体膜上に、容量素子の第２の電極を形成
する工程とを有する。
導体基体上に、少なくとも絶縁ゲート型電界効果トラン
ジスタと容量素子とが形成されて成る半導体装置の製造
方法であって、半導体基体の容量素子の形成部に、この
容量素子の第１の電極を構成する高不純物濃度半導体領
域を形成する工程と、少なくともこの高不純物濃度半導
体領域上に絶縁膜を堆積する工程と、更に、この堆積絶
縁膜による誘電体膜上に、容量素子の第２の電極を形成
する工程とを有する。
【００１５】すなわち、本発明による半導体装置は、そ
の容量素子が、半導体基体表面に臨んで形成された高不
純物濃度半導体領域を第１の電極、すなわち下部電極と
し、この上に形成する絶縁膜すなわち誘電体膜を、熱酸
化によらない堆積絶縁膜とすることによって、この誘電
体膜の形成において残留欠陥の発生を回避する。
の容量素子が、半導体基体表面に臨んで形成された高不
純物濃度半導体領域を第１の電極、すなわち下部電極と
し、この上に形成する絶縁膜すなわち誘電体膜を、熱酸
化によらない堆積絶縁膜とすることによって、この誘電
体膜の形成において残留欠陥の発生を回避する。
【００１６】また、本発明による半導体装置の製造方法
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後
に、これよりの不純物の放出いわゆるアウトディフュー
ジョンの発生を回避でき、安定した特性の半導体装置を
構成するものである。
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後
に、これよりの不純物の放出いわゆるアウトディフュー
ジョンの発生を回避でき、安定した特性の半導体装置を
構成するものである。
【００１７】
【発明の実施の形態】本発明による半導体装置の一実施
形態を図１および図２を参照して説明するが、本発明は
この例に限られるものではない。図１および図２は、共
通の半導体基体１を、２分した一半部と他半部とを分離
して図示したもので、図１の図において右端と、図２の
図において左端とは連続して形成されているものであ
る。
形態を図１および図２を参照して説明するが、本発明は
この例に限られるものではない。図１および図２は、共
通の半導体基体１を、２分した一半部と他半部とを分離
して図示したもので、図１の図において右端と、図２の
図において左端とは連続して形成されているものであ
る。
【００１８】この実施形態においては、共通の半導体基
体に、図１および図２にその一例の概略断面図を示すよ
うに、ｎｐｎ型のバイポーラトランジスタ（以下ｎｐｎ
Ｔｒという）と、容量素子（以下ＭＩＳ−Ｃという）
と、ｐチャネル型ＭＩＳＦＥＴ（以下ｐＭＩＳという）
と、ｎチャネル型ＭＩＳＦＥＴ（以下ｎＭＩＳという）
とを形成した場合である。
体に、図１および図２にその一例の概略断面図を示すよ
うに、ｎｐｎ型のバイポーラトランジスタ（以下ｎｐｎ
Ｔｒという）と、容量素子（以下ＭＩＳ−Ｃという）
と、ｐチャネル型ＭＩＳＦＥＴ（以下ｐＭＩＳという）
と、ｎチャネル型ＭＩＳＦＥＴ（以下ｎＭＩＳという）
とを形成した場合である。
【００１９】ＭＩＳ−Ｃは、その第１の電極２１が、半
導体基体１の表面、すなわち一主面に臨んで形成された
高不純物濃度半導体領域２より成り、誘電体膜２３が、
高不純物濃度半導体領域２上に堆積形成した堆積絶縁膜
３より成り、この堆積絶縁膜３上に、第１の電極２１す
なわち高不純物濃度半導体領域２と対向して第２の電極
２２が形成されて成る。
導体基体１の表面、すなわち一主面に臨んで形成された
高不純物濃度半導体領域２より成り、誘電体膜２３が、
高不純物濃度半導体領域２上に堆積形成した堆積絶縁膜
３より成り、この堆積絶縁膜３上に、第１の電極２１す
なわち高不純物濃度半導体領域２と対向して第２の電極
２２が形成されて成る。
【００２０】第２の電極２２は、ｐＭＩＳやｎＭＩＳの
ゲート電極５および６と同一構成による導電膜４によっ
て形成される。また、第２の電極２２は、その全域に渡
って、高不純物濃度半導体領域２、すなわち第１の電極
２１と対向する配置構成とする。すなわち、この第２の
電極２２の形成範囲が、高不純物濃度半導体領域２の形
成範囲内上に配置される形状、大きさに選定される。こ
のようにして、第２の電極２２の面積によって、第１の
電極２１の面積（すなわち高不純物濃度半導体領域２の
面積）に依存することなくＭＩＳ−Ｃの容量値を設定す
ることができるようにする。
ゲート電極５および６と同一構成による導電膜４によっ
て形成される。また、第２の電極２２は、その全域に渡
って、高不純物濃度半導体領域２、すなわち第１の電極
２１と対向する配置構成とする。すなわち、この第２の
電極２２の形成範囲が、高不純物濃度半導体領域２の形
成範囲内上に配置される形状、大きさに選定される。こ
のようにして、第２の電極２２の面積によって、第１の
電極２１の面積（すなわち高不純物濃度半導体領域２の
面積）に依存することなくＭＩＳ−Ｃの容量値を設定す
ることができるようにする。
【００２１】また、ＭＩＳ−Ｃの第２の電極２２と、ｐ
ＭＩＳｐおよびｎＭＩＳのゲート電極５および６は、多
結晶シリコン層、あるいは図示のように、多結晶シリコ
ン層７と高融点金属のシリサイド層８との積膜構造よる
ポリサイド層９によって構成することができる。この高
融点金属は、タングステン（Ｗ）、チタン（Ｔｉ），ニ
ッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上によるこ
とができる。
ＭＩＳｐおよびｎＭＩＳのゲート電極５および６は、多
結晶シリコン層、あるいは図示のように、多結晶シリコ
ン層７と高融点金属のシリサイド層８との積膜構造よる
ポリサイド層９によって構成することができる。この高
融点金属は、タングステン（Ｗ）、チタン（Ｔｉ），ニ
ッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上によるこ
とができる。
【００２２】また、高不純物濃度半導体領域２は、その
不純物濃度を１×１０17atoms/cm3〜１×１０22atoms/c
m3 程度に形成することが、第１の電極２１の低抵抗化
の上から好ましい。
不純物濃度を１×１０17atoms/cm3〜１×１０22atoms/c
m3 程度に形成することが、第１の電極２１の低抵抗化
の上から好ましい。
【００２３】半導体基体１上のｎｐｎＴｒは、そのコレ
クタ電極取出し領域１０が、ＭＩＳ−Ｃの高不純物濃度
半導体領域２と同一構成の半導体領域によって構成され
る。
クタ電極取出し領域１０が、ＭＩＳ−Ｃの高不純物濃度
半導体領域２と同一構成の半導体領域によって構成され
る。
【００２４】そして、本発明による半導体装置の製造方
法は、半導体基体１上に、少なくともＭＩＳＦＥＴ、図
１および図２の例ではｐＭＩＳとｎＭＩＳとＭＩＳ−Ｃ
とが形成されて成る半導体装置の製造方法であって、半
導体基体１の、ＭＩＳ−Ｃの形成部に、このＭＩＳ−Ｃ
の第１の電極２１を構成する高不純物濃度半導体領域３
を形成する工程と、少なくとも高不純物濃度半導体領域
２上に堆積絶縁膜３を形成する堆積工程と、この堆積絶
縁膜３上に、容量素子ＭＩＳ−Ｃの第２の電極２２を形
成する工程とを有する。
法は、半導体基体１上に、少なくともＭＩＳＦＥＴ、図
１および図２の例ではｐＭＩＳとｎＭＩＳとＭＩＳ−Ｃ
とが形成されて成る半導体装置の製造方法であって、半
導体基体１の、ＭＩＳ−Ｃの形成部に、このＭＩＳ−Ｃ
の第１の電極２１を構成する高不純物濃度半導体領域３
を形成する工程と、少なくとも高不純物濃度半導体領域
２上に堆積絶縁膜３を形成する堆積工程と、この堆積絶
縁膜３上に、容量素子ＭＩＳ−Ｃの第２の電極２２を形
成する工程とを有する。
【００２５】本発明製造方法の一実施形態は、図１およ
び図２で示した本発明装置を製造する方法であり、図３
〜図１０を参照してその一例を説明する。そして、この
製造方法の説明によって、図１および図２で示す本発明
による半導体装置がより明確に理解される。しかし、本
発明はこの例に限られるものではない。図３〜図１０に
おいて、各Ａ図および各Ｂ図は、それぞれＡ図の図にお
いて右端と、Ｂ図の図において左端とは連続して形成さ
れているものである。
び図２で示した本発明装置を製造する方法であり、図３
〜図１０を参照してその一例を説明する。そして、この
製造方法の説明によって、図１および図２で示す本発明
による半導体装置がより明確に理解される。しかし、本
発明はこの例に限られるものではない。図３〜図１０に
おいて、各Ａ図および各Ｂ図は、それぞれＡ図の図にお
いて右端と、Ｂ図の図において左端とは連続して形成さ
れているものである。
【００２６】先ず、図３に示すように、例えば第１導電
型例えばｐ型のシリコン単結晶によるサブストレイト３
１上に、第２導電型例えばｎ型のシリコン半導体層３２
を、例えばＣＶＤ(Chemical Vapor Deposition) 法によ
ってエピタキシャル成長することによって半導体基体１
を構成する。この半導体基体１には、ｎｐｎＴｒの形成
部と、ｐＭＩＳの形成部とに、第２導電型の埋込み領域
３３および３４を形成する。
型例えばｐ型のシリコン単結晶によるサブストレイト３
１上に、第２導電型例えばｎ型のシリコン半導体層３２
を、例えばＣＶＤ(Chemical Vapor Deposition) 法によ
ってエピタキシャル成長することによって半導体基体１
を構成する。この半導体基体１には、ｎｐｎＴｒの形成
部と、ｐＭＩＳの形成部とに、第２導電型の埋込み領域
３３および３４を形成する。
【００２７】これら埋込み領域３３および３４の形成
は、半導体層３２のエピタキシャル成長に先立って、サ
ブストレイト３１の表面を熱酸化して３００ｎｍ程度の
厚さの酸化膜（図示せず）を形成し、埋込み領域３３お
よび３４の形成部に、フォトリソグラフィによって開口
を形成したパターンのフォトレジスト層を形成し、これ
ら開口を通じて酸化膜をフッ酸（ＨＦ）によってエッチ
ングすることによってこの酸化膜に開口を形成する。そ
の後、このフォトレジスト層を過酸化水素水（Ｈ
2 Ｏ2 ）と硫酸（Ｈ2 ＳＯ4 ）との混合液によって除去
する。その後、酸化膜をマスクとしてその開口を通じ
て、埋込み領域３３および３４の形成部に第２導電型の
不純物をイオン注入あるいは拡散等によって高濃度に導
入する。例えば、Ｓｂ2 Ｏ3 の固体不純物源を用いて１
２００℃で６０分間の熱拡散を行って埋込み領域３３お
よび３４を形成する。その後、上述した第２導電型例え
ばｎ型のシリコン半導体層３２を、例えばＣＶＤ法によ
って例えば厚さ１μｍに、抵抗率１Ω・ｃｍをもってエ
ピタキシャル成長する。このようにして半導体基体１を
構成する。尚、このとき、エピタキシャル成長時の加熱
によってサブストレイト３１に導入された不純物が、半
導体層３２中にも一部入り込んで形成される。
は、半導体層３２のエピタキシャル成長に先立って、サ
ブストレイト３１の表面を熱酸化して３００ｎｍ程度の
厚さの酸化膜（図示せず）を形成し、埋込み領域３３お
よび３４の形成部に、フォトリソグラフィによって開口
を形成したパターンのフォトレジスト層を形成し、これ
ら開口を通じて酸化膜をフッ酸（ＨＦ）によってエッチ
ングすることによってこの酸化膜に開口を形成する。そ
の後、このフォトレジスト層を過酸化水素水（Ｈ
2 Ｏ2 ）と硫酸（Ｈ2 ＳＯ4 ）との混合液によって除去
する。その後、酸化膜をマスクとしてその開口を通じ
て、埋込み領域３３および３４の形成部に第２導電型の
不純物をイオン注入あるいは拡散等によって高濃度に導
入する。例えば、Ｓｂ2 Ｏ3 の固体不純物源を用いて１
２００℃で６０分間の熱拡散を行って埋込み領域３３お
よび３４を形成する。その後、上述した第２導電型例え
ばｎ型のシリコン半導体層３２を、例えばＣＶＤ法によ
って例えば厚さ１μｍに、抵抗率１Ω・ｃｍをもってエ
ピタキシャル成長する。このようにして半導体基体１を
構成する。尚、このとき、エピタキシャル成長時の加熱
によってサブストレイト３１に導入された不純物が、半
導体層３２中にも一部入り込んで形成される。
【００２８】この半導体基体１の一主面１ａに、各素子
の形成部間、図示の例では、ｎｐｎＴｒの形成部、ＭＩ
Ｓ−Ｃの形成部、ｐＭＩＳおよびｎＭＩＳの各形成部
間、更に素子内において、相互に電気的分離を必要とす
る部分例えばｎｐｎＴｒコレクタおよびベース間に相当
する位置に開口３５ａが形成された耐酸化マスク層３５
が形成される。
の形成部間、図示の例では、ｎｐｎＴｒの形成部、ＭＩ
Ｓ−Ｃの形成部、ｐＭＩＳおよびｎＭＩＳの各形成部
間、更に素子内において、相互に電気的分離を必要とす
る部分例えばｎｐｎＴｒコレクタおよびベース間に相当
する位置に開口３５ａが形成された耐酸化マスク層３５
が形成される。
【００２９】この耐酸化マスク層３５は、例えば、先
ず、シリコン半導体層３２の表面を熱酸化して厚さ３０
ｎｍ程度のパッド層となるＳｉＯ2 酸化膜３６を全面的
に形成し、この酸化膜３６上に全面的に、例えば減圧Ｃ
ＶＤ法によって例えば厚さ１００ｎｍ程度の窒化シリコ
ンＳｉ3 Ｎ4 膜３７を形成し、その後、フォトリソグラ
フィによるパターンエッチングを行う。すなわちフォト
リソグラフィによってフォトレジストによるエッチング
マスク（図示せず）を形成して、このエッチングマスク
に形成された開口を通じて耐酸化マスク層３５、すなわ
ちＳｉ3 Ｎ4 膜３７とその下の酸化膜３６をパターンエ
ッチングして、開口３５ａが形成された所定のパターン
に形成される。
ず、シリコン半導体層３２の表面を熱酸化して厚さ３０
ｎｍ程度のパッド層となるＳｉＯ2 酸化膜３６を全面的
に形成し、この酸化膜３６上に全面的に、例えば減圧Ｃ
ＶＤ法によって例えば厚さ１００ｎｍ程度の窒化シリコ
ンＳｉ3 Ｎ4 膜３７を形成し、その後、フォトリソグラ
フィによるパターンエッチングを行う。すなわちフォト
リソグラフィによってフォトレジストによるエッチング
マスク（図示せず）を形成して、このエッチングマスク
に形成された開口を通じて耐酸化マスク層３５、すなわ
ちＳｉ3 Ｎ4 膜３７とその下の酸化膜３６をパターンエ
ッチングして、開口３５ａが形成された所定のパターン
に形成される。
【００３０】次に、図４に示すように、図３で示した耐
酸化マスク層３５をマスクとして、例えば１０５０℃
で、水分を含んだいわゆるウエット酸素Ｏ2 雰囲気中
で、半導体層３２に対する局部的熱酸化いわゆる LOCOS
を行って、例えば厚さ４５０ｎｍの分離絶縁層３８を形
成する。この分離絶縁層３８は、耐酸化マスク層３５の
開口３５ａのパターンに形成される。すなわち、各素子
間、この例ではｎｐｎＴｒ、ＭＩＳ−Ｃ、ｐＭＩＳおよ
びｎＭＩＳの形成部間と、更にｎｐｎＴｒの形成部にお
ける埋込み領域３３上のコレクタ電極取出し領域の形成
部とベース形成部との間に形成する。そして、その後、
Ｓｉ3 Ｎ4 膜３７のみを、例えば１５０℃のりん酸でエ
ッチング除去する。
酸化マスク層３５をマスクとして、例えば１０５０℃
で、水分を含んだいわゆるウエット酸素Ｏ2 雰囲気中
で、半導体層３２に対する局部的熱酸化いわゆる LOCOS
を行って、例えば厚さ４５０ｎｍの分離絶縁層３８を形
成する。この分離絶縁層３８は、耐酸化マスク層３５の
開口３５ａのパターンに形成される。すなわち、各素子
間、この例ではｎｐｎＴｒ、ＭＩＳ−Ｃ、ｐＭＩＳおよ
びｎＭＩＳの形成部間と、更にｎｐｎＴｒの形成部にお
ける埋込み領域３３上のコレクタ電極取出し領域の形成
部とベース形成部との間に形成する。そして、その後、
Ｓｉ3 Ｎ4 膜３７のみを、例えば１５０℃のりん酸でエ
ッチング除去する。
【００３１】その後、図５に示すように、ＭＩＳ−Ｃの
形成部と、ｎｐｎＴｒの形成部の埋込み領域３３上と
に、不純物濃度が１×１０17atoms/cm3 〜１×１０22at
oms/cm 3 の高不純物濃度半導体領域２と、コレクタ電極
取出し領域１０とを形成する。この形成は、半導体層３
２に対して、第２導電型この例ではｎ型の不純物例えば
Ｐ+ （りん）を５００ｋｅＶで２×１０12／ｃｍ2 のド
ーズ量、７０ｋｅＶで７×１０15／ｃｍ2 のドーズ量を
もって行う。このイオン注入は、イオン注入を行わない
領域上を、例えばフォトレジスト層３９によるイオン注
入マスク層によって覆い、このフォトレジスト層３９が
存在しない開口３９ａ内において分離絶縁層３８をマス
クとして選択された領域に行う。
形成部と、ｎｐｎＴｒの形成部の埋込み領域３３上と
に、不純物濃度が１×１０17atoms/cm3 〜１×１０22at
oms/cm 3 の高不純物濃度半導体領域２と、コレクタ電極
取出し領域１０とを形成する。この形成は、半導体層３
２に対して、第２導電型この例ではｎ型の不純物例えば
Ｐ+ （りん）を５００ｋｅＶで２×１０12／ｃｍ2 のド
ーズ量、７０ｋｅＶで７×１０15／ｃｍ2 のドーズ量を
もって行う。このイオン注入は、イオン注入を行わない
領域上を、例えばフォトレジスト層３９によるイオン注
入マスク層によって覆い、このフォトレジスト層３９が
存在しない開口３９ａ内において分離絶縁層３８をマス
クとして選択された領域に行う。
【００３２】そして、続いてこのフォトレジスト層３９
をマスクとして、そのまま用いて、コレクタ電極取出し
領域１０上と、高不純物濃度半導体領域２上の、酸化膜
３６を除去して、高不純物濃度半導体領域２上に、開口
３６ａを形成する。この開口３６ａは、その内周縁が、
高不純物濃度半導体領域２の外周縁とほぼ一致するか、
これより内側に位置するように形成する。この酸化膜３
６の除去は、上述したようにイオン注入に用いたフォト
レジスト層３９による共通のマスク層によって行うこと
ができることから、マスク数の削減がなされる。
をマスクとして、そのまま用いて、コレクタ電極取出し
領域１０上と、高不純物濃度半導体領域２上の、酸化膜
３６を除去して、高不純物濃度半導体領域２上に、開口
３６ａを形成する。この開口３６ａは、その内周縁が、
高不純物濃度半導体領域２の外周縁とほぼ一致するか、
これより内側に位置するように形成する。この酸化膜３
６の除去は、上述したようにイオン注入に用いたフォト
レジスト層３９による共通のマスク層によって行うこと
ができることから、マスク数の削減がなされる。
【００３３】次に、図６に示すように、フォトレジスト
層３９を除去し、高不純物濃度半導体領域２の表面を覆
って堆積絶縁膜３を形成する。この堆積絶縁膜３は、高
不純物濃度半導体領域２の表面に安定して良好に被着さ
れると共に、高不純物濃度半導体領域２の不純物が、加
熱によって外部に放出されるいわゆるアウトディフージ
ョンを阻止することのできるキャップ機能を有する材料
の例えば窒化シリコンＳｉ3 Ｎ4 によって構成する。
層３９を除去し、高不純物濃度半導体領域２の表面を覆
って堆積絶縁膜３を形成する。この堆積絶縁膜３は、高
不純物濃度半導体領域２の表面に安定して良好に被着さ
れると共に、高不純物濃度半導体領域２の不純物が、加
熱によって外部に放出されるいわゆるアウトディフージ
ョンを阻止することのできるキャップ機能を有する材料
の例えば窒化シリコンＳｉ3 Ｎ4 によって構成する。
【００３４】この堆積絶縁膜３の形成は、半導体基体１
上に全面的に、例えば減圧ＣＶＤ法によって窒化シリコ
ンＳｉ3 Ｎ4 を、３０ｎｍ程度の厚さに形成し、フォト
リソグラフィによるパターンエッチングを行って、高不
純物濃度半導体領域２上と、コレクタ電極取出し領域１
０上を残して他部をエッチング除去することによって形
成する。この例では、堆積絶縁膜３は、高不純物濃度半
導体領域２を完全に覆うことができるように、その周辺
の分離絶縁層上に跨がって形成した場合である。
上に全面的に、例えば減圧ＣＶＤ法によって窒化シリコ
ンＳｉ3 Ｎ4 を、３０ｎｍ程度の厚さに形成し、フォト
リソグラフィによるパターンエッチングを行って、高不
純物濃度半導体領域２上と、コレクタ電極取出し領域１
０上を残して他部をエッチング除去することによって形
成する。この例では、堆積絶縁膜３は、高不純物濃度半
導体領域２を完全に覆うことができるように、その周辺
の分離絶縁層上に跨がって形成した場合である。
【００３５】次に、図７に示すように、ｐＭＩＳの形成
部に第２導電型この例ではｎ型のウェル領域４０を形成
する。このウェル領域４０の形成は、例えばＰ+ を６０
０ｋｅＶで５×１０12／ｃｍ2 のイオン注入と、更に３
００ｋｅＶで３×１０12／ｃｍ2 のイオン注入によって
形成する。また、この上に、閾値電圧の制御を行うた
め、ボロンＢ+ を２０ｋｅＶで５×１０12／ｃｍ2 のイ
オン注入を行う。
部に第２導電型この例ではｎ型のウェル領域４０を形成
する。このウェル領域４０の形成は、例えばＰ+ を６０
０ｋｅＶで５×１０12／ｃｍ2 のイオン注入と、更に３
００ｋｅＶで３×１０12／ｃｍ2 のイオン注入によって
形成する。また、この上に、閾値電圧の制御を行うた
め、ボロンＢ+ を２０ｋｅＶで５×１０12／ｃｍ2 のイ
オン注入を行う。
【００３６】また、ｎＭＩＳの形成部に第１導電型この
例ではｐ型のウェル領域４１を形成すると共に、例えば
ｎｐｎＴｒの形成部とＭＩＳ−Ｃの形成部を囲んで分離
領域４２をそれぞれ半導体層３２を横切る深さに形成す
る。これら領域４１および４２の形成は、例えばボロン
Ｂ+ を８００ｋｅＶで５×１０12／ｃｍ2 のイオン注入
と、更に３５０ｋｅＶで５×１０12／ｃｍ2 のイオン注
入と、更に１００ｋｅＶで５×１０12／ｃｍ2 のイオン
注入を行うことによって形成する。また、この上に、閾
値電圧の制御を行うための２０ｋｅＶで２×１０12／ｃ
ｍ2 のイオン注入を行う。
例ではｐ型のウェル領域４１を形成すると共に、例えば
ｎｐｎＴｒの形成部とＭＩＳ−Ｃの形成部を囲んで分離
領域４２をそれぞれ半導体層３２を横切る深さに形成す
る。これら領域４１および４２の形成は、例えばボロン
Ｂ+ を８００ｋｅＶで５×１０12／ｃｍ2 のイオン注入
と、更に３５０ｋｅＶで５×１０12／ｃｍ2 のイオン注
入と、更に１００ｋｅＶで５×１０12／ｃｍ2 のイオン
注入を行うことによって形成する。また、この上に、閾
値電圧の制御を行うための２０ｋｅＶで２×１０12／ｃ
ｍ2 のイオン注入を行う。
【００３７】その後、膜質にすぐれたゲート絶縁膜を構
成する熱酸化膜の形成に先立って、図６で示される酸化
膜３６の除去を行う。このとき、酸化膜ＳｉＯ2 に対す
るエッチングに対し、堆積絶縁膜３のＳｉ3 Ｎ4 膜は、
耐性を有することから、これがエッチングされずに残存
するが、他部におけるＳｉＯ2 による分離絶縁層３８に
凹部４３が発生する。
成する熱酸化膜の形成に先立って、図６で示される酸化
膜３６の除去を行う。このとき、酸化膜ＳｉＯ2 に対す
るエッチングに対し、堆積絶縁膜３のＳｉ3 Ｎ4 膜は、
耐性を有することから、これがエッチングされずに残存
するが、他部におけるＳｉＯ2 による分離絶縁層３８に
凹部４３が発生する。
【００３８】次に、図８に示すように、あらためて熱酸
化処理を行って、図７で酸化膜の除去がなされて外部に
露呈した半導体層３２の表面を熱酸化して、ｐＭＩＳお
よびｎＭＩＳのゲート絶縁膜を構成するゲート酸化膜と
なる膜質にすぐれた熱酸化膜４４を形成する。この熱酸
化膜４４の形成は、例えば８５０℃のウエットＯ2 雰囲
気中で５分間程度の酸化処理を行って、例えば厚さ５ｎ
ｍに形成する。このときの熱酸化膜４４の形成は、薄い
膜厚、すなわち短時間の熱酸化処理であることから、Ｓ
ｉ3 Ｎ4 による堆積絶縁膜３の表面が熱酸化されること
はほとんどなく無視できる。
化処理を行って、図７で酸化膜の除去がなされて外部に
露呈した半導体層３２の表面を熱酸化して、ｐＭＩＳお
よびｎＭＩＳのゲート絶縁膜を構成するゲート酸化膜と
なる膜質にすぐれた熱酸化膜４４を形成する。この熱酸
化膜４４の形成は、例えば８５０℃のウエットＯ2 雰囲
気中で５分間程度の酸化処理を行って、例えば厚さ５ｎ
ｍに形成する。このときの熱酸化膜４４の形成は、薄い
膜厚、すなわち短時間の熱酸化処理であることから、Ｓ
ｉ3 Ｎ4 による堆積絶縁膜３の表面が熱酸化されること
はほとんどなく無視できる。
【００３９】そして、この熱酸化に際して、半導体基体
１が高温に加熱されるが、高不純物濃度半導体領域２の
表面には、堆積絶縁膜３によるキャップ層によって覆わ
れていることから、この高不純物濃度半導体領域２から
不純物のアウトディフージョンが発生することはなく、
したがって、この高不純物濃度半導体領域２は、高不純
物濃度に保持されると共に、外部に露呈した状態にある
熱酸化膜４４の形成面に、この不純物がドープされて、
最終的に形成されるｐＭＩＳや、ｎＭＩＳの閾値電圧が
設定値から不安定にずれることが回避される。
１が高温に加熱されるが、高不純物濃度半導体領域２の
表面には、堆積絶縁膜３によるキャップ層によって覆わ
れていることから、この高不純物濃度半導体領域２から
不純物のアウトディフージョンが発生することはなく、
したがって、この高不純物濃度半導体領域２は、高不純
物濃度に保持されると共に、外部に露呈した状態にある
熱酸化膜４４の形成面に、この不純物がドープされて、
最終的に形成されるｐＭＩＳや、ｎＭＩＳの閾値電圧が
設定値から不安定にずれることが回避される。
【００４０】そして、ｐＭＩＳおよびｎＭＩＳの図２で
示す各ゲート絶縁膜４４ｇを構成する熱酸化膜４４の形
成後に、図９に示すように、ＭＩＳ−Ｃの形成部に、そ
の第２の電極２２を形成すると同時に、ｐＭＩＳおよび
ｎＭＩＳの各形成部にそれぞれゲート電極５および６を
形成する。すなわち、各電極２２、５および６は、共に
同一構成とし、同一工程で同時に形成する。
示す各ゲート絶縁膜４４ｇを構成する熱酸化膜４４の形
成後に、図９に示すように、ＭＩＳ−Ｃの形成部に、そ
の第２の電極２２を形成すると同時に、ｐＭＩＳおよび
ｎＭＩＳの各形成部にそれぞれゲート電極５および６を
形成する。すなわち、各電極２２、５および６は、共に
同一構成とし、同一工程で同時に形成する。
【００４１】これら電極２２、５および６の形成は、先
ず、全面的に多結晶シリコン層７を、減圧ＣＶＤ法によ
って、例えば厚さ１００ｎｍ程度に堆積し、これに、例
えばＰＯＣｌ3 を用いたプレデポジションによって、こ
の多結晶シリコン層７中に高濃度のｎ型の不純物のりん
Ｐの導入を行う。これに高融点のシリサイド層８、例え
ばタングステンシリサイド層を例えば厚さ１００ｎｍ程
度にＣＶＤ法によって堆積して、多結晶シリコン層７と
高融点金属のシリサイド層８による導電層４を形成す
る。その後、これら多結晶シリコン層７と高融点金属の
シリサイド層８に対し、例えばＲＩＥ（反応性イオンエ
ッチング）によってパターンエッチングして、上述した
ＭＩＳ−Ｃの形成部に第２の電極２２を形成すると同時
に、ｐＭＩＳおよびｎＭＩＳの各形成部にそれぞれゲー
ト電極５および６を形成する。
ず、全面的に多結晶シリコン層７を、減圧ＣＶＤ法によ
って、例えば厚さ１００ｎｍ程度に堆積し、これに、例
えばＰＯＣｌ3 を用いたプレデポジションによって、こ
の多結晶シリコン層７中に高濃度のｎ型の不純物のりん
Ｐの導入を行う。これに高融点のシリサイド層８、例え
ばタングステンシリサイド層を例えば厚さ１００ｎｍ程
度にＣＶＤ法によって堆積して、多結晶シリコン層７と
高融点金属のシリサイド層８による導電層４を形成す
る。その後、これら多結晶シリコン層７と高融点金属の
シリサイド層８に対し、例えばＲＩＥ（反応性イオンエ
ッチング）によってパターンエッチングして、上述した
ＭＩＳ−Ｃの形成部に第２の電極２２を形成すると同時
に、ｐＭＩＳおよびｎＭＩＳの各形成部にそれぞれゲー
ト電極５および６を形成する。
【００４２】このとき、第２の電極２２は、高不純物濃
度半導体領域２の配置の範囲内に位置するように、その
形状、大きさに選定される。
度半導体領域２の配置の範囲内に位置するように、その
形状、大きさに選定される。
【００４３】その後、図示しないが、ｐＭＩＳの形成部
以外を、例えばフォトレジスト層によるイオン注入のマ
スク層によって覆い、ｐＭＩＳの形成部に、そのゲート
電極５をマスクとして、例えばＡｓ+ を３５ｋｅＶで２
×１０13／ｃｍ2 のドーズ量のイオン注入を行って、ソ
ースないしはドレイン領域（以下ソース／ドレイン領域
という）の、ＬＤＤ（Lightly Doped Drain)型ＭＩＳ−
ＦＥＴのｐ型の低不純物濃度のソース／ドレイン領域４
５を形成する。そして、ｎＭＩＳの形成部上のフォトレ
ジスト層を除去して、このｐＭＩＳの形成部上のみを外
部に露呈し、他部を図示しないが、例えばフォトレジス
ト層によるイオン注入のマスク層によって覆い、ｎＭＩ
Ｓの形成部に、そのゲート電極６をマスクとして、例え
ばＢＦ2 を２５ｋｅＶで１×１０13／ｃｍ2 のドーズ量
のイオン注入を行って、ＬＤＤの低不純物濃度のｎ型の
ソース／ドレイン領域４６を形成する。
以外を、例えばフォトレジスト層によるイオン注入のマ
スク層によって覆い、ｐＭＩＳの形成部に、そのゲート
電極５をマスクとして、例えばＡｓ+ を３５ｋｅＶで２
×１０13／ｃｍ2 のドーズ量のイオン注入を行って、ソ
ースないしはドレイン領域（以下ソース／ドレイン領域
という）の、ＬＤＤ（Lightly Doped Drain)型ＭＩＳ−
ＦＥＴのｐ型の低不純物濃度のソース／ドレイン領域４
５を形成する。そして、ｎＭＩＳの形成部上のフォトレ
ジスト層を除去して、このｐＭＩＳの形成部上のみを外
部に露呈し、他部を図示しないが、例えばフォトレジス
ト層によるイオン注入のマスク層によって覆い、ｎＭＩ
Ｓの形成部に、そのゲート電極６をマスクとして、例え
ばＢＦ2 を２５ｋｅＶで１×１０13／ｃｍ2 のドーズ量
のイオン注入を行って、ＬＤＤの低不純物濃度のｎ型の
ソース／ドレイン領域４６を形成する。
【００４４】次に、ｐＭＩＳおよびｎＭＩＳの形成部に
おいて、ゲート電極５および６の側面に所要の幅を有す
るサイドウォール４７の形成がなされる。
おいて、ゲート電極５および６の側面に所要の幅を有す
るサイドウォール４７の形成がなされる。
【００４５】このサイドウォール４７の形成は、周知の
方法によって形成することができる。すなわち、例えば
ＳｉＯ2 を例えば２００ｎｍの厚さに、ＣＶＤ法によっ
て全面的に堆積し、その後、その表面から、ＲＩＥによ
る異方性エッチングによってエッチバックすることによ
って、ゲート電極５および６、更に第２の電極２２の側
面に被着され、実質的にその厚さが大とされたＳｉＯ2
を残して平坦面におけるＳｉＯ2 を除去する。このよう
にすると、サイドウォール４７の形成がなされる。そし
て、このとき、図１０に示す例においては、サイドウォ
ール４７の形成時のＲＩＥにおいて、このサイドウォー
ル４７下と第２の電極２２の形成部以外の堆積絶縁膜３
を除去した場合である。
方法によって形成することができる。すなわち、例えば
ＳｉＯ2 を例えば２００ｎｍの厚さに、ＣＶＤ法によっ
て全面的に堆積し、その後、その表面から、ＲＩＥによ
る異方性エッチングによってエッチバックすることによ
って、ゲート電極５および６、更に第２の電極２２の側
面に被着され、実質的にその厚さが大とされたＳｉＯ2
を残して平坦面におけるＳｉＯ2 を除去する。このよう
にすると、サイドウォール４７の形成がなされる。そし
て、このとき、図１０に示す例においては、サイドウォ
ール４７の形成時のＲＩＥにおいて、このサイドウォー
ル４７下と第２の電極２２の形成部以外の堆積絶縁膜３
を除去した場合である。
【００４６】その後、通常におけるＭＩＳＦＥＴの製造
方法におけると同様に、例えばフォトレジスト層による
イオン注入マスクを順次形成して、ｐＭＩＳの形成部に
おいて、ゲート電極５とそのサイドウォール４７をマス
クとして、高濃度のｐ型のソース／ドレイン領域４８を
形成し、ｎＭＩＳの形成部において、ゲート電極６とそ
のサイドウォール４７をマスクとして、高濃度のｎ型の
ソース／ドレイン領域４９を形成する。
方法におけると同様に、例えばフォトレジスト層による
イオン注入マスクを順次形成して、ｐＭＩＳの形成部に
おいて、ゲート電極５とそのサイドウォール４７をマス
クとして、高濃度のｐ型のソース／ドレイン領域４８を
形成し、ｎＭＩＳの形成部において、ゲート電極６とそ
のサイドウォール４７をマスクとして、高濃度のｎ型の
ソース／ドレイン領域４９を形成する。
【００４７】また、このとき、例えばｐＭＩＳの高濃度
ソース／ドレイン領域４８の形成と同時にｎｐｎ型Ｔｒ
の形成部に、ベース領域の高濃度領域５０いわゆるグラ
フトベース領域を形成し、また、ｎＭＩＳの高濃度ソー
ス／ドレイン領域４９の形成と同時に、ＭＩＳ−Ｃの高
不純物濃度半導体領域２からの電極取出し領域５１と、
ｎｐｎＴｒのコレクタ電極取出し領域上に更に高濃度領
域１０ｃを形成することができる。
ソース／ドレイン領域４８の形成と同時にｎｐｎ型Ｔｒ
の形成部に、ベース領域の高濃度領域５０いわゆるグラ
フトベース領域を形成し、また、ｎＭＩＳの高濃度ソー
ス／ドレイン領域４９の形成と同時に、ＭＩＳ−Ｃの高
不純物濃度半導体領域２からの電極取出し領域５１と、
ｎｐｎＴｒのコレクタ電極取出し領域上に更に高濃度領
域１０ｃを形成することができる。
【００４８】その後は、図１および図２に示すように、
ｎｐｎＴｒのｐ型の真性ベース領域５２、ｎ型のエミッ
タ領域５３の形成を行う。このエミッタ領域の形成は、
例えば多結晶シリコンによるエミッタ電極５７を設け、
これよりの不純物の拡散によって形成することができ
る。そして、ｎｐｎＴｒの形成部における半導体層３２
によってコレクタ領域５８が構成されてｎｐｎＴｒが構
成される。
ｎｐｎＴｒのｐ型の真性ベース領域５２、ｎ型のエミッ
タ領域５３の形成を行う。このエミッタ領域の形成は、
例えば多結晶シリコンによるエミッタ電極５７を設け、
これよりの不純物の拡散によって形成することができ
る。そして、ｎｐｎＴｒの形成部における半導体層３２
によってコレクタ領域５８が構成されてｎｐｎＴｒが構
成される。
【００４９】半導体基体１上には、例えば全面的にＳｉ
Ｏ2 による絶縁層５４が例えばＣＶＤ法によって形成さ
れ、この上に全面的に例えばＢＰＳＧ（ボロンりんシリ
ケートガラス）によって表面の平坦化を図る平坦化絶縁
層５５が形成され、これら絶縁層５４と５５によって層
間絶縁層５６が形成される。
Ｏ2 による絶縁層５４が例えばＣＶＤ法によって形成さ
れ、この上に全面的に例えばＢＰＳＧ（ボロンりんシリ
ケートガラス）によって表面の平坦化を図る平坦化絶縁
層５５が形成され、これら絶縁層５４と５５によって層
間絶縁層５６が形成される。
【００５０】そして、ＭＩＳ−Ｃの形成部において、層
間絶縁層５６に、例えばＲＩＥによって、高不純物濃度
半導体領域２による第１の電極２１からの電極取出し領
域５１上と、導電層４によって構成された第２の電極２
２上とにそれぞれコンタクト窓５６Ｗを穿設する。ま
た、ｎｐｎＴｒの、コレクタ電極取出し領域１０上の高
濃度領域１０ｃ上と、高濃度ベース領域５０上と、エミ
ッタ電極５７上と、更に、ｐＭＩＳおよびｎＭＩＳにお
ける各高濃度ソース／ドレイン領域４８および４９上と
に、更に、図示しないが、これらｐＭＩＳおよびｎＭＩ
Ｓにおけるゲート電極５および６上もしくはその延長部
上等にそれぞれコンタクト窓５６Ｗを穿設する。
間絶縁層５６に、例えばＲＩＥによって、高不純物濃度
半導体領域２による第１の電極２１からの電極取出し領
域５１上と、導電層４によって構成された第２の電極２
２上とにそれぞれコンタクト窓５６Ｗを穿設する。ま
た、ｎｐｎＴｒの、コレクタ電極取出し領域１０上の高
濃度領域１０ｃ上と、高濃度ベース領域５０上と、エミ
ッタ電極５７上と、更に、ｐＭＩＳおよびｎＭＩＳにお
ける各高濃度ソース／ドレイン領域４８および４９上と
に、更に、図示しないが、これらｐＭＩＳおよびｎＭＩ
Ｓにおけるゲート電極５および６上もしくはその延長部
上等にそれぞれコンタクト窓５６Ｗを穿設する。
【００５１】これらコンタクト窓５６Ｗには、例えばそ
れぞれ必要に応じて、例えばタングステンＷよりなる導
電性プラグ５９を、これらコンタクト窓５６Ｗ下の各部
に電気にコンタクトして形成し、この導電性プラグ５９
と連接して、所要のパターンの電極取出し配線部６０を
形成する。すなわち、ＭＩＳ−Ｃにおいては、第１およ
び第２の電極２１および２２に対する第１および第２の
電極取出し配線部６１および６２を形成する。これら電
極取出し配線部の形成は、例えばＡｌ金属層を全面的に
蒸着、スパッタリング等によって形成し、フォトリソグ
ラフィによるパターンエッチングによって同時に形成す
ることができる。
れぞれ必要に応じて、例えばタングステンＷよりなる導
電性プラグ５９を、これらコンタクト窓５６Ｗ下の各部
に電気にコンタクトして形成し、この導電性プラグ５９
と連接して、所要のパターンの電極取出し配線部６０を
形成する。すなわち、ＭＩＳ−Ｃにおいては、第１およ
び第２の電極２１および２２に対する第１および第２の
電極取出し配線部６１および６２を形成する。これら電
極取出し配線部の形成は、例えばＡｌ金属層を全面的に
蒸着、スパッタリング等によって形成し、フォトリソグ
ラフィによるパターンエッチングによって同時に形成す
ることができる。
【００５２】このようにして、容量素子ＭＩＳ−Ｃと、
ｎｐｎ型のバイポーラトランジスタと、ｎチャネルＭＩ
ＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有する本発
明による半導体装置を構成する。
ｎｐｎ型のバイポーラトランジスタと、ｎチャネルＭＩ
ＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有する本発
明による半導体装置を構成する。
【００５３】尚、上述した例では、図１０に示すよう
に、サイドウォール４５の形成に際してのＲＩＥにおい
て、このサイドウォール４５と第２の電極２２下のみを
残して他の外部に露呈した部分の堆積絶縁膜３を除去し
た場合であるが、図１１に示すように、この堆積絶縁膜
３の露呈部においても部分３ｂでしめすように残すにす
ることもできる。 図１１において、図１および図２と
対応する部分には同一符号を付して重複説明を省略す
る。
に、サイドウォール４５の形成に際してのＲＩＥにおい
て、このサイドウォール４５と第２の電極２２下のみを
残して他の外部に露呈した部分の堆積絶縁膜３を除去し
た場合であるが、図１１に示すように、この堆積絶縁膜
３の露呈部においても部分３ｂでしめすように残すにす
ることもできる。 図１１において、図１および図２と
対応する部分には同一符号を付して重複説明を省略す
る。
【００５４】また、上述した例では、図７で示すよう
に、堆積絶縁膜３の縁部が、分離絶縁層３８上に跨がっ
て形成されるようにした場合で、この場合、酸化膜３６
のエッチングによって凹部４３が発生するが、このエッ
チングがエッチング液を用いたいわゆるウエットエッチ
ングによる場合は、図１２にその要部の更に拡大した断
面図を示すように、凹部４３において、堆積絶縁膜３の
縁部下に入り込むサイドエッチングが発生すると、堆積
絶縁膜３の縁部に凹部４３内に突き出るひさし６３が発
生する場合がある。
に、堆積絶縁膜３の縁部が、分離絶縁層３８上に跨がっ
て形成されるようにした場合で、この場合、酸化膜３６
のエッチングによって凹部４３が発生するが、このエッ
チングがエッチング液を用いたいわゆるウエットエッチ
ングによる場合は、図１２にその要部の更に拡大した断
面図を示すように、凹部４３において、堆積絶縁膜３の
縁部下に入り込むサイドエッチングが発生すると、堆積
絶縁膜３の縁部に凹部４３内に突き出るひさし６３が発
生する場合がある。
【００５５】そして、このようなひさし６３が発生する
と、その後の例えば図９で示す第２の電極２２を形成す
る導電層４に対する例えばＲＩＥにおいて、このひさし
６３下に導電層４が残存してしまい、これが、その後の
取扱に際して剥がれ出て、これが、短絡事故を発生する
など信頼性の低下を来すおそれが生じる。このような不
都合を回避するには、図１３に示すように、堆積絶縁層
３の縁部３ａが、分離絶縁層３８上に至ることがない位
置とする。すなわち、図６における堆積絶縁膜３に対す
る選択的エッチング工程において、高不純物濃度半導体
領域２上においては残すが、その外周縁部３ａが、絶縁
分離層３８の非形成部上に位置するようにする。そし
て、この場合は、その高不純物濃度半導体領域２は、そ
の縁部が、絶縁分離層３８より、離間して配置される。
と、その後の例えば図９で示す第２の電極２２を形成す
る導電層４に対する例えばＲＩＥにおいて、このひさし
６３下に導電層４が残存してしまい、これが、その後の
取扱に際して剥がれ出て、これが、短絡事故を発生する
など信頼性の低下を来すおそれが生じる。このような不
都合を回避するには、図１３に示すように、堆積絶縁層
３の縁部３ａが、分離絶縁層３８上に至ることがない位
置とする。すなわち、図６における堆積絶縁膜３に対す
る選択的エッチング工程において、高不純物濃度半導体
領域２上においては残すが、その外周縁部３ａが、絶縁
分離層３８の非形成部上に位置するようにする。そし
て、この場合は、その高不純物濃度半導体領域２は、そ
の縁部が、絶縁分離層３８より、離間して配置される。
【００５６】尚、この図１３において、図１２と対応す
る部分には同一符号を付して重複説明を省略する。
る部分には同一符号を付して重複説明を省略する。
【００５７】上述したように、本発明による半導体装置
は、その容量素子が、誘電体層を構成する絶縁層とし
て、半導体表面自体を熱酸化して形成した熱酸化膜によ
って構成せずに、堆積絶縁膜３によって構成したことか
ら、この誘電体膜の形成において残留欠陥の発生が回避
され、特性の安定化が図られる。
は、その容量素子が、誘電体層を構成する絶縁層とし
て、半導体表面自体を熱酸化して形成した熱酸化膜によ
って構成せずに、堆積絶縁膜３によって構成したことか
ら、この誘電体膜の形成において残留欠陥の発生が回避
され、特性の安定化が図られる。
【００５８】また、本発明による半導体装置の製造方法
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後に
おける熱処理、例えばｐＭＩＳ，ｎＭＩＳのゲート酸化
膜の形成時に、この高不純物濃度半導体領域からの不純
物のいわゆるアウトディフュージョンの発生を回避でき
る。これによって、高不純物濃度半導体領域における不
純物濃度を高濃度に保持できる。
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後に
おける熱処理、例えばｐＭＩＳ，ｎＭＩＳのゲート酸化
膜の形成時に、この高不純物濃度半導体領域からの不純
物のいわゆるアウトディフュージョンの発生を回避でき
る。これによって、高不純物濃度半導体領域における不
純物濃度を高濃度に保持できる。
【００５９】また、本発明製造方法によれば、ＭＩＳ−
Ｃの形成を他の回路素子の例えばｐＭＩＳ、ｎＭＩＳ、
バイポーラトランジスタｎｐｎＴｒ等の形成工程を、大
部分において共用することができることから、製造の簡
易化が図られる。
Ｃの形成を他の回路素子の例えばｐＭＩＳ、ｎＭＩＳ、
バイポーラトランジスタｎｐｎＴｒ等の形成工程を、大
部分において共用することができることから、製造の簡
易化が図られる。
【００６０】上述した例では、高不純物濃度半導体領域
２の形成工程前に、耐酸化マスク層３５の形成および分
離絶縁層３８の局部的熱酸化工程を行った場合である
が、高不純物濃度半導体領域２の形成工程後に、耐酸化
マスク層３５の形成および分離絶縁層３８の局部的熱酸
化工程を行うこともできる。
２の形成工程前に、耐酸化マスク層３５の形成および分
離絶縁層３８の局部的熱酸化工程を行った場合である
が、高不純物濃度半導体領域２の形成工程後に、耐酸化
マスク層３５の形成および分離絶縁層３８の局部的熱酸
化工程を行うこともできる。
【００６１】また、上述した例では、容量素子ＭＩＳ−
Ｃと、ｎｐｎ型のバイポーラトランジスタと、ｎチャネ
ルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有す
る半導体装置に適用した場合であるが、容量素子ＭＩＳ
−Ｃと、その他の絶縁ゲート型電界効果トランジスタを
有する各種半導体装置、すなわち半導体集積回路に適用
できる。また、例えば図示の各導電型と反対の導電型構
成とするとか、またｐＭＩＳおよびｎＭＩＳにおいて、
ＬＤＤ型構成によらない構成とするなど、本発明構成を
逸脱することなく種々変形変更が可能であることは言う
までもない。また、半導体基体１は、全体が半導体構成
による場合に限られるものではなく、例えば絶縁性基板
に半導体層が形成された構成とすることもできる。
Ｃと、ｎｐｎ型のバイポーラトランジスタと、ｎチャネ
ルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴとを有す
る半導体装置に適用した場合であるが、容量素子ＭＩＳ
−Ｃと、その他の絶縁ゲート型電界効果トランジスタを
有する各種半導体装置、すなわち半導体集積回路に適用
できる。また、例えば図示の各導電型と反対の導電型構
成とするとか、またｐＭＩＳおよびｎＭＩＳにおいて、
ＬＤＤ型構成によらない構成とするなど、本発明構成を
逸脱することなく種々変形変更が可能であることは言う
までもない。また、半導体基体１は、全体が半導体構成
による場合に限られるものではなく、例えば絶縁性基板
に半導体層が形成された構成とすることもできる。
【００６２】
【発明の効果】本発明による半導体装置は、その容量素
子が、半導体基体表面に臨んで形成された高不純物濃度
半導体領域を第１の電極、すなわち下部電極とし、この
上に形成する絶縁膜すなわち誘電体膜を、熱酸化によら
ない堆積絶縁膜とすることによって、この誘電体膜の形
成において残留欠陥の発生が回避される。
子が、半導体基体表面に臨んで形成された高不純物濃度
半導体領域を第１の電極、すなわち下部電極とし、この
上に形成する絶縁膜すなわち誘電体膜を、熱酸化によら
ない堆積絶縁膜とすることによって、この誘電体膜の形
成において残留欠陥の発生が回避される。
【００６３】また、本発明による半導体装置の製造方法
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後に
おける熱処理、例えば絶縁ゲート型電界効果トランジス
タのゲート酸化膜の形成時に、この高不純物濃度半導体
領域からの不純物のいわゆるアウトディフュージョンの
発生を回避できる。これによって、高不純物濃度半導体
領域における不純物濃度を高濃度に保持できる。
においては、容量素子の第１の電極を構成する高不純物
濃度半導体領域上に、堆積絶縁膜を形成する工程をとる
ことによって、この高不純物濃度半導体領域の形成後に
おける熱処理、例えば絶縁ゲート型電界効果トランジス
タのゲート酸化膜の形成時に、この高不純物濃度半導体
領域からの不純物のいわゆるアウトディフュージョンの
発生を回避できる。これによって、高不純物濃度半導体
領域における不純物濃度を高濃度に保持できる。
【００６４】そして、このように、容量素子における第
１の電極を構成する高不純物濃度半導体領域の不純物濃
度を充分高めることができることから、上下電極部間の
電位差に応じて、その第１の電極、すなわち下部電極を
構成する半導体領域の表面が空乏化もしくは反転化し
て、容量値が変動する不都合が回避され、容量値の電圧
依存性を小さくすることができる。また、この第１の電
極の半導体領域を充分高濃度化できることから、この第
１の電極における寄生抵抗を充分小さくすることができ
て周波数特性の改善を図ることができる。
１の電極を構成する高不純物濃度半導体領域の不純物濃
度を充分高めることができることから、上下電極部間の
電位差に応じて、その第１の電極、すなわち下部電極を
構成する半導体領域の表面が空乏化もしくは反転化し
て、容量値が変動する不都合が回避され、容量値の電圧
依存性を小さくすることができる。また、この第１の電
極の半導体領域を充分高濃度化できることから、この第
１の電極における寄生抵抗を充分小さくすることができ
て周波数特性の改善を図ることができる。
【００６５】更に、容量素子の第１の電極を構成する高
不純物濃度半導体領域から他部への不純物のドーピン
グ、例えばゲート酸化膜の形成部への不純物のドーピン
グが回避されることによって絶縁ゲート型電界効果トラ
ンジスタにおける閾値電圧に不安定な変動を来すような
不都合も回避できる。
不純物濃度半導体領域から他部への不純物のドーピン
グ、例えばゲート酸化膜の形成部への不純物のドーピン
グが回避されることによって絶縁ゲート型電界効果トラ
ンジスタにおける閾値電圧に不安定な変動を来すような
不都合も回避できる。
【００６６】そして、各素子の大部分の製造工程の共有
化が図られることによって製造の簡易化、したがって、
コストの低減化を図ることができる。
化が図られることによって製造の簡易化、したがって、
コストの低減化を図ることができる。
【図１】本発明による半導体装置の一例の要部の概略断
面図である。
面図である。
【図２】本発明による半導体装置の一例の要部の概略断
面図である。
面図である。
【図３】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図４】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図５】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図６】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図７】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図８】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図９】ＡおよびＢは、共通の半導体基体に形成された
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
本発明による半導体装置の製造方法一例の一工程におけ
る要部の概略断面図である。
【図１０】ＡおよびＢは、共通の半導体基体に形成され
た本発明による半導体装置の製造方法一例の一工程にお
ける要部の概略断面図である。
た本発明による半導体装置の製造方法一例の一工程にお
ける要部の概略断面図である。
【図１１】本発明による半導体装置の要部の断面図であ
る。
る。
【図１２】本発明による半導体装置の一例の容量素子部
の概略断面図である。
の概略断面図である。
【図１３】本発明による半導体装置の他の例の容量素子
部の概略断面図である。
部の概略断面図である。
【図１４】従来の半導体装置の概略断面図である。
【図１５】従来の半導体装置の概略断面図である。
１・・・半導体基体、２・・・高不純物濃度半導体領
域、３・・・堆積絶縁膜、３ａ・・・堆積絶縁膜の縁
部、４・・・導電膜、５，６・・・ゲート電極、７・・
・多結晶シリコン層、８・・・高融点金属のシリサイド
層、９・・・ポリサイド層、１０・・・コレクタ電極取
出し領域、２１・・・第１の電極、２２・・・第２の電
極、２３・・・誘電体膜、３１・・・サブストレイト、
３２・・・半導体層、３３，３４・・・埋込み領域、３
５・・・耐酸化マスク、３５ａ・・・開口、３６・・・
酸化膜、３６ａ・・・開口、３７・・・窒化シリコン
膜、３８・・・分離絶縁層、３９・・・フォトレジスト
層、４０・・・ウェル領域、４１・・・コレクタ領域、
４２・・・分離領域、４３・・・凹部、４４・・・熱酸
化膜、４４ｇ・・・ゲート絶縁膜、４５，４６・・・低
濃度ソースないしはドレイン領域、４７・・・サイドウ
ォール、４８，４９・・高濃度ソースないしはドレイン
領域、５０・・・高濃度ベース領域、５１・・・電極取
出し領域、５２・・・真性ベース領域、５３・・・エミ
ッタ領域、５４・・・絶縁層、５５・・・平坦化絶縁
層、５６・・・層間絶縁層、５６Ｗ・・・コンタクト
窓、５７・・・エミッタ電極、５８・・・コレクタ領
域、５９・・・導電性プラグ、６０・・・電極取出し配
線部、６１・・・第１の電極取出し配線部、６２・・・
第２の電極取出し配線部、６３・・・ひさし、ＭＩＳ−
Ｃ・・・容量素子、ｎｐｎＴｒ・・・ｎｐｎ型バイポー
ラトランジスタ、ｐＭＩＳ・・・ｐチャネル絶縁ゲート
型電界効果トランジスタ、ｎＭＩＳ・・・ｎチャネル絶
縁ゲート型電界効果トランジスタ、１００・・・容量素
子、１０１・・・半導体基体、１０２・・・分離絶縁
層、１０３・・・半導体領域、１０４・・・熱酸化膜
（誘電体膜）、１０５・・・多結晶シリコン層（上部電
極）、１０６・・・絶縁層、１０７・・・平坦化絶縁
層、１０８・・・層間絶縁層、１０８ａ・・・コンタク
ト窓、１０９・・・導電性プラグ、１１０・・・上部電
極取出し配線部、１１１・・・下部電極取出し配線部、
１１２・・・電極取出し領域、１１３・・・下層の多結
晶シリコン層（下部電極）、１１４・・・ＯＮＯ膜（誘
電体膜）、１１５・・・ポリサイド層、１１６・・・多
結晶シリコン層、１１７・・・高融点シリサイド層
域、３・・・堆積絶縁膜、３ａ・・・堆積絶縁膜の縁
部、４・・・導電膜、５，６・・・ゲート電極、７・・
・多結晶シリコン層、８・・・高融点金属のシリサイド
層、９・・・ポリサイド層、１０・・・コレクタ電極取
出し領域、２１・・・第１の電極、２２・・・第２の電
極、２３・・・誘電体膜、３１・・・サブストレイト、
３２・・・半導体層、３３，３４・・・埋込み領域、３
５・・・耐酸化マスク、３５ａ・・・開口、３６・・・
酸化膜、３６ａ・・・開口、３７・・・窒化シリコン
膜、３８・・・分離絶縁層、３９・・・フォトレジスト
層、４０・・・ウェル領域、４１・・・コレクタ領域、
４２・・・分離領域、４３・・・凹部、４４・・・熱酸
化膜、４４ｇ・・・ゲート絶縁膜、４５，４６・・・低
濃度ソースないしはドレイン領域、４７・・・サイドウ
ォール、４８，４９・・高濃度ソースないしはドレイン
領域、５０・・・高濃度ベース領域、５１・・・電極取
出し領域、５２・・・真性ベース領域、５３・・・エミ
ッタ領域、５４・・・絶縁層、５５・・・平坦化絶縁
層、５６・・・層間絶縁層、５６Ｗ・・・コンタクト
窓、５７・・・エミッタ電極、５８・・・コレクタ領
域、５９・・・導電性プラグ、６０・・・電極取出し配
線部、６１・・・第１の電極取出し配線部、６２・・・
第２の電極取出し配線部、６３・・・ひさし、ＭＩＳ−
Ｃ・・・容量素子、ｎｐｎＴｒ・・・ｎｐｎ型バイポー
ラトランジスタ、ｐＭＩＳ・・・ｐチャネル絶縁ゲート
型電界効果トランジスタ、ｎＭＩＳ・・・ｎチャネル絶
縁ゲート型電界効果トランジスタ、１００・・・容量素
子、１０１・・・半導体基体、１０２・・・分離絶縁
層、１０３・・・半導体領域、１０４・・・熱酸化膜
（誘電体膜）、１０５・・・多結晶シリコン層（上部電
極）、１０６・・・絶縁層、１０７・・・平坦化絶縁
層、１０８・・・層間絶縁層、１０８ａ・・・コンタク
ト窓、１０９・・・導電性プラグ、１１０・・・上部電
極取出し配線部、１１１・・・下部電極取出し配線部、
１１２・・・電極取出し領域、１１３・・・下層の多結
晶シリコン層（下部電極）、１１４・・・ＯＮＯ膜（誘
電体膜）、１１５・・・ポリサイド層、１１６・・・多
結晶シリコン層、１１７・・・高融点シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/06 ３２１Ｆ ５Ｆ０８２ 21/8222 29/78 ３０１Ｚ 21/8249 29/78 21/336 Ｆターム(参考） 4M104 AA01 BB01 BB25 BB28 CC01 CC05 DD16 DD17 DD43 EE03 EE17 FF14 GG06 GG09 HH20 5F033 HH08 JJ19 KK06 NN01 PP15 TT08 VV06 VV10 5F038 AC01 AC02 AC05 AC15 AV05 AV06 EZ13 EZ15 EZ16 5F040 DB03 DB07 DB09 DC01 EC01 EC04 EC07 EF02 EK01 EL02 FB02 FB04 FC05 5F048 AC05 AC08 AC10 BA01 BA07 BA12 BB05 BB08 BB12 BC06 BE03 BF02 BF07 BG12 BH02 CA03 DA25 5F082 BA02 BA04 BA28 BC09 BC13 CA01 DA09 EA01 EA09
Claims (18)
- 【請求項１】 半導体基体上に、少なくとも絶縁ゲート
型電界効果トランジスタと容量素子とが形成されて成る
半導体装置であって、 上記絶縁ゲート型電界効果トランジスタは、上記半導体
基体表面に形成された熱酸化膜を少なくとも有するゲー
ト絶縁膜を有し、該ゲート絶縁膜上にゲート電極が形成
されて成り、 上記容量素子は、第１の電極が、上記半導体基体表面に
臨んで形成された高不純物濃度半導体領域より成り、誘
電体膜が、上記高不純物濃度半導体領域上の堆積絶縁膜
より成り、該誘電体膜上に上記第１の電極と対向して第
２の電極が形成されて成り、 上記絶縁ゲート型電界効果トランジスタの上記ゲート電
極と、上記容量素子の上記誘電体膜上に形成された上記
第２の電極とが、同一構成による導電膜によって形成さ
れて成ることを特徴とする半導体装置。 - 【請求項２】 上記第２の電極がその全域に渡って、上
記高不純物濃度半導体領域と対向して成ることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 上記絶縁ゲート型電界効果トランジスタ
のゲート電極と、上記容量素子の上記第２電極とが、多
結晶シリコン層、あるいは多結晶シリコン層と高融点金
属のシリサイド層との積層膜構造よるポリサイド層によ
って構成され、 上記高融点金属は、タングステン（Ｗ）、チタン（Ｔ
ｉ），ニッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 上記高不純物濃度半導体領域は、その不
純物濃度が１×１０17atoms/cm3 〜１×１０22atoms/cm
3 に選定されたことを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 上記半導体基体に、バイポーラトランジ
スタが形成され、該バイポーラトランジスタのコレクタ
電極取出し領域が、上記高不純物濃度半導体領域と同一
構成の半導体領域によって構成されたことを特徴とする
請求項１に記載の半導体装置。 - 【請求項６】 半導体基体上に、少なくとも絶縁ゲート
型電界効果トランジスタと容量素子とが形成されて成る
半導体装置の製造方法であって、 上記半導体基体の上記容量素子の形成部に、該容量素子
の第１の電極を構成する高不純物濃度半導体領域を形成
する工程と、 少なくとも上記高不純物濃度半導体領域上に絶縁膜を堆
積する堆積絶縁膜の形成工程と、 該堆積絶縁膜上に、上記容量素子の第２の電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 上記容量素子における上記堆積絶縁膜の
外周縁が、上記高不純物濃度半導体領域の外周縁より外
側に位置するように配置されて成ることを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項８】 上記高不純物濃度半導体領域の形成工程
前あるいは後に、上記半導体基体表面に、耐酸化マスク
層を形成する工程と、 該耐酸化マスク層を、酸化マスクとして分離絶縁層を形
成する局部的熱酸化工程とを有することを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項９】 上記高不純物濃度半導体領域の形成工程
前あるいは後に、上記半導体基体表面に、耐酸化マスク
層を形成する工程を有し、 該耐酸化マスク層を、酸化マスクとして分離絶縁層を形
成する局部的熱酸化工程を有し、 上記耐酸化マスクが、上記半導体基体表面に形成された
酸化膜を下層に有する構成とされ、 上記局部的熱酸化工程の後に、上記酸化膜を選択的に除
去して開口を形成する工程を有し、 該開口は、その内周縁が、上記高不純物濃度半導体領域
の外周縁とほぼ一致するか、これより内側に位置するよ
うに形成することを特徴とする請求項６に記載の半導体
装置の製造方法。 - 【請求項１０】 上記絶縁ゲート型電界効果トランジス
タのゲート絶縁膜を構成する熱酸化膜を形成する熱酸化
処理工程は、上記容量素子の堆積絶縁膜の形成の後に行
い、かつ上記容量素子の第２の電極の形成工程前に行う
ことを特徴とする請求項６に記載の半導体装置の製造方
法。 - 【請求項１１】 上記堆積絶縁膜の形成工程の後に、該
堆積絶縁膜に対する選択的エッチング工程を有し、 該選択的エッチング工程によって、上記高不純物濃度半
導体領域上に、上記堆積絶縁膜を残し、該高不純物濃度
半導体領域上の堆積絶縁膜の外周縁が、上記高不純物濃
度半導体領域の外周縁とほぼ一致もしくは外側に位置す
るようにしたことを特徴とする請求項６に記載の半導体
装置の製造方法。 - 【請求項１２】 上記高不純物濃度半導体領域の形成工
程前あるいは後に、上記半導体基体表面に、耐酸化マス
ク層を形成する工程と、 該耐酸化マスク層を、酸化マスクとして分離絶縁層を形
成する局部的熱酸化工程と、 その後に、上記堆積絶縁膜に対する選択的エッチング工
程とを有し、 該選択的エッチング工程によって、上記高不純物濃度半
導体領域上に、上記堆積絶縁膜を残し、該高不純物濃度
半導体領域上の堆積絶縁膜の外周縁が、上記絶縁分離層
上に位置するようにしたことを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項１３】 上記高不純物濃度半導体領域の形成工
程前あるいは後に、上記半導体基体表面に、耐酸化マス
ク層を形成する工程と、 該耐酸化マスク層を、酸化マスクとして分離絶縁層を形
成する局部的熱酸化工程と、 その後に、上記堆積絶縁膜に対する選択的エッチング工
程とを有し、 該選択的エッチング工程によって、上記高不純物濃度半
導体領域上に、上記堆積絶縁膜を残し、該高不純物濃度
半導体領域上の堆積絶縁膜の外周縁が、上記絶縁分離層
の非形成部上に位置するようにしたことを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項１４】 上記容量素子の上記第２の電極の形成
工程と同一工程で、上記絶縁ゲート型電界効果トランジ
スタのゲート電極を形成することを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項１５】 上記容量素子の上記第２の電極の形成
工程における第２の電極の形成範囲を上記高不純物濃度
半導体領域と上記堆積絶縁膜による誘電体膜の形成範囲
内としたことを特徴とする請求項６に記載の半導体装置
の製造方法。 - 【請求項１６】 上記絶縁ゲート型電界効果トランジス
タのゲート電極と、上記容量素子の上記第２電極とが、
多結晶シリコン膜、あるいは多結晶シリコン膜と高融点
金属のシリサイドとの積膜構造よるポリサイド膜によっ
て構成され、 上記高融点金属は、タングステン（Ｗ）、チタン（Ｔ
ｉ），ニッケル（Ｎｉ）、コバルト（Ｃｏ）の１種以上
であることを特徴とする請求項６に記載の半導体装置。 - 【請求項１７】 上記高不純物濃度半導体領域は、その
不純物濃度が１×１０17atoms/cm3 〜１×１０22atoms/
cm3 に選定されたことを特徴とする請求項６に記載の半
導体装置。 - 【請求項１８】 上記半導体基体に、バイポーラトラン
ジスタが形成され、該バイポーラトランジスタのコレク
タ電極取出し領域を、上記高不純物濃度半導体領域の形
成と同一工程で形成することを特徴とする請求項６に記
載の半導体装置。
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|---|---|---|---|
| JP13763399A JP4534269B2 (ja) | 1999-05-18 | 1999-05-18 | 半導体装置とその製造方法 |
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| JP13763399A JP4534269B2 (ja) | 1999-05-18 | 1999-05-18 | 半導体装置とその製造方法 |
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|---|---|
| JP2000332127A true JP2000332127A (ja) | 2000-11-30 |
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|---|---|---|---|---|
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
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-
1999
- 1999-05-18 JP JP13763399A patent/JP4534269B2/ja not_active Expired - Fee Related
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