JPH06252364A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06252364A JPH06252364A JP5057953A JP5795393A JPH06252364A JP H06252364 A JPH06252364 A JP H06252364A JP 5057953 A JP5057953 A JP 5057953A JP 5795393 A JP5795393 A JP 5795393A JP H06252364 A JPH06252364 A JP H06252364A
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Abstract
(57)【要約】
【目的】 メモリセルの負荷素子である薄膜トランジス
タの閾値電圧を安定させつつ、ソフトエラー耐性の低下
と駆動用トランジスタの閾値電圧の変化と素子分離の不
良とを防止する。 【構成】 メモリセルの負荷素子としてのＰＭＯＳ薄膜
トランジスタのゲート電極１５ａに対して、不純物のイ
オン３７を斜めイオン注入法で導入する。このため、ゲ
ート電極１５ａのうちでコンタクト孔３６の底部以外の
部分におけるイオン３７のドーズ量を多くしても、コン
タクト孔３６の底部の部分におけるドーズ量は少ない。
タの閾値電圧を安定させつつ、ソフトエラー耐性の低下
と駆動用トランジスタの閾値電圧の変化と素子分離の不
良とを防止する。 【構成】 メモリセルの負荷素子としてのＰＭＯＳ薄膜
トランジスタのゲート電極１５ａに対して、不純物のイ
オン３７を斜めイオン注入法で導入する。このため、ゲ
ート電極１５ａのうちでコンタクト孔３６の底部以外の
部分におけるイオン３７のドーズ量を多くしても、コン
タクト孔３６の底部の部分におけるドーズ量は少ない。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡＭ
と称されている半導体記憶装置の製造方法に関するもの
である。
と称されている半導体記憶装置の製造方法に関するもの
である。
【０００２】
【従来の技術】図４、５は、ＴＦＴ負荷型ＳＲＡＭのメ
モリセルの夫々平面構造及び等価回路を示している。こ
のメモリセルのフリップフロップ１１は駆動用のＮＭＯ
Ｓトランジスタ１２、１３と負荷用のＰＭＯＳトランジ
スタ１４、１５とから成っており、このフリップフロッ
プ１１と転送用のＮＭＯＳトランジスタ１６、１７とで
メモリセルが構成されている。
モリセルの夫々平面構造及び等価回路を示している。こ
のメモリセルのフリップフロップ１１は駆動用のＮＭＯ
Ｓトランジスタ１２、１３と負荷用のＰＭＯＳトランジ
スタ１４、１５とから成っており、このフリップフロッ
プ１１と転送用のＮＭＯＳトランジスタ１６、１７とで
メモリセルが構成されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
【０００４】トランジスタ１２〜１７のうちで、ＮＭＯ
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
膜内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
膜内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
【０００５】図３、２は、ボトムゲート型であるＴＦＴ
負荷型ＳＲＡＭ及びその製造方法を示している。この製
造方法では、まず、図３に示す様に、Ｐ型の半導体基板
２６としてのＳｉ基板中にＮウェル２７を形成し、更に
このＮウェル２７中にＰウェル２８を形成する。そし
て、図２（ａ）に示す様に、半導体基板２６の表面にフ
ィールド絶縁膜３１及びゲート絶縁膜３２をＳｉＯ2 膜
で形成する。
負荷型ＳＲＡＭ及びその製造方法を示している。この製
造方法では、まず、図３に示す様に、Ｐ型の半導体基板
２６としてのＳｉ基板中にＮウェル２７を形成し、更に
このＮウェル２７中にＰウェル２８を形成する。そし
て、図２（ａ）に示す様に、半導体基板２６の表面にフ
ィールド絶縁膜３１及びゲート絶縁膜３２をＳｉＯ2 膜
で形成する。
【０００６】その後、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａと接地線２１とワード線２
３とを、半導体基板２６上の第１層目の導電膜であるポ
リサイド膜で形成する。そして、ＮＭＯＳトランジスタ
１２、１３、１６、１７のソース・ドレイン領域として
のＮ+ 型の拡散層３３をＰウェル２８内に形成する。
のゲート電極１２ａ、１３ａと接地線２１とワード線２
３とを、半導体基板２６上の第１層目の導電膜であるポ
リサイド膜で形成する。そして、ＮＭＯＳトランジスタ
１２、１３、１６、１７のソース・ドレイン領域として
のＮ+ 型の拡散層３３をＰウェル２８内に形成する。
【０００７】なお、ゲート電極１２ａは、ＮＭＯＳトラ
ンジスタ１３のドレイン領域としての拡散層３３と、Ｎ
ＭＯＳトランジスタ１７の他方のソース・ドレイン領域
としての拡散層３３とに埋め込みコンタクトさせる。ま
た、ゲート電極１３ａは、ＮＭＯＳトランジスタ１２の
ドレイン領域及びＮＭＯＳトランジスタ１６の他方のソ
ース・ドレイン領域としての共通の拡散層３３に埋め込
みコンタクトさせる。更に、接地線２１も、ＮＭＯＳト
ランジスタ１２、１３の各々のソース領域としての拡散
層３３に埋め込みコンタクトさせる。
ンジスタ１３のドレイン領域としての拡散層３３と、Ｎ
ＭＯＳトランジスタ１７の他方のソース・ドレイン領域
としての拡散層３３とに埋め込みコンタクトさせる。ま
た、ゲート電極１３ａは、ＮＭＯＳトランジスタ１２の
ドレイン領域及びＮＭＯＳトランジスタ１６の他方のソ
ース・ドレイン領域としての共通の拡散層３３に埋め込
みコンタクトさせる。更に、接地線２１も、ＮＭＯＳト
ランジスタ１２、１３の各々のソース領域としての拡散
層３３に埋め込みコンタクトさせる。
【０００８】その後、層間絶縁膜３４を全面に堆積さ
せ、ゲート電極１２ａ、１３ａに達するコンタクト孔３
５、３６を層間絶縁膜３４に開孔する。そして、半導体
基板２６上の第２層目の導電膜である多結晶Ｓｉ膜で、
コンタクト孔３５、３６を介してゲート電極１２ａ、１
３ａにコンタクトするＰＭＯＳトランジスタ１４、１５
のゲート電極１４ａ、１５ａを形成する。
せ、ゲート電極１２ａ、１３ａに達するコンタクト孔３
５、３６を層間絶縁膜３４に開孔する。そして、半導体
基板２６上の第２層目の導電膜である多結晶Ｓｉ膜で、
コンタクト孔３５、３６を介してゲート電極１２ａ、１
３ａにコンタクトするＰＭＯＳトランジスタ１４、１５
のゲート電極１４ａ、１５ａを形成する。
【０００９】ゲート電極１４ａ、１５ａには、図６に示
す様に、０〜７°程度の入射角で不純物のイオン３７を
注入する。ゲート電極１４ａ、１５ａをＰ型にする場合
は、例えばＢＦ2 + を３０ｋｅＶの加速エネルギ及び１
×１０15ｃｍ-2のドーズ量で注入し、ゲート電極１４
ａ、１５ａをＮ型にする場合は、例えばＰｈｏｓ+ を２
５ｋｅＶの加速エネルギ及び１×１０15ｃｍ-2のドーズ
量で注入する。
す様に、０〜７°程度の入射角で不純物のイオン３７を
注入する。ゲート電極１４ａ、１５ａをＰ型にする場合
は、例えばＢＦ2 + を３０ｋｅＶの加速エネルギ及び１
×１０15ｃｍ-2のドーズ量で注入し、ゲート電極１４
ａ、１５ａをＮ型にする場合は、例えばＰｈｏｓ+ を２
５ｋｅＶの加速エネルギ及び１×１０15ｃｍ-2のドーズ
量で注入する。
【００１０】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
やＯＮＯ膜等でゲート絶縁膜４１を形成し、ゲート電極
１４ａ、１５ａに達するコンタクト孔４２、４３をゲー
ト絶縁膜４１に開孔する。そして、半導体基板２６上の
第３層目の導電膜である多結晶Ｓｉ膜で、コンタクト孔
４２、４３を介してゲート電極１４ａ、１５ａにコンタ
クトするＰＭＯＳトランジスタ１４、１５の活性層１４
ｂ、１５ｂと電源線２２とを形成する。
やＯＮＯ膜等でゲート絶縁膜４１を形成し、ゲート電極
１４ａ、１５ａに達するコンタクト孔４２、４３をゲー
ト絶縁膜４１に開孔する。そして、半導体基板２６上の
第３層目の導電膜である多結晶Ｓｉ膜で、コンタクト孔
４２、４３を介してゲート電極１４ａ、１５ａにコンタ
クトするＰＭＯＳトランジスタ１４、１５の活性層１４
ｂ、１５ｂと電源線２２とを形成する。
【００１１】次に、図２（ｃ）に示す様に、活性層１４
ｂ、１５ｂのうちでＰＭＯＳトランジスタ１４、１５の
チャネル領域にすべき部分を覆う様にフォトレジスト４
４をパターニングし、このフォトレジスト４４をマスク
にして、ＢＦ2 + 等のＰ型不純物のイオン４５を活性層
１４ｂ、１５ｂと電源線２２とに注入する。この結果、
活性層１４ｂ、１５ｂにＰＭＯＳトランジスタ１４、１
５のソース・ドレイン領域が形成されると共に、電源線
２２が低抵抗化される。
ｂ、１５ｂのうちでＰＭＯＳトランジスタ１４、１５の
チャネル領域にすべき部分を覆う様にフォトレジスト４
４をパターニングし、このフォトレジスト４４をマスク
にして、ＢＦ2 + 等のＰ型不純物のイオン４５を活性層
１４ｂ、１５ｂと電源線２２とに注入する。この結果、
活性層１４ｂ、１５ｂにＰＭＯＳトランジスタ１４、１
５のソース・ドレイン領域が形成されると共に、電源線
２２が低抵抗化される。
【００１２】次に、図３に示す様に、フォトレジスト４
４を除去した後、層間絶縁膜４６を全面に形成し、ＮＭ
ＯＳトランジスタ１６、１７の各々の一方のソース・ド
レイン領域としての拡散層３３に達するコンタクト孔４
７、４８を層間絶縁膜４６等に開孔する。そして、コン
タクト孔４７、４８を介して拡散層３３にコンタクトす
ると共にワード線２３の上層にまで延在するパターンを
有しておりタングステン膜等である高融点金属膜５１、
５２を形成する。
４を除去した後、層間絶縁膜４６を全面に形成し、ＮＭ
ＯＳトランジスタ１６、１７の各々の一方のソース・ド
レイン領域としての拡散層３３に達するコンタクト孔４
７、４８を層間絶縁膜４６等に開孔する。そして、コン
タクト孔４７、４８を介して拡散層３３にコンタクトす
ると共にワード線２３の上層にまで延在するパターンを
有しておりタングステン膜等である高融点金属膜５１、
５２を形成する。
【００１３】その後、平坦な層間絶縁膜５３を全面に形
成し、ワード線２３の上層で高融点金属膜５１、５２に
達するコンタクト孔５４等を層間絶縁膜５３に開孔す
る。そして、コンタクト孔５４等を介して高融点金属膜
５１、５２にコンタクトするビット線２４、２５をＡｌ
膜で形成し、更に表面保護膜（図示せず）等を形成し
て、このＴＦＴ負荷型ＳＲＡＭを完成させる。
成し、ワード線２３の上層で高融点金属膜５１、５２に
達するコンタクト孔５４等を層間絶縁膜５３に開孔す
る。そして、コンタクト孔５４等を介して高融点金属膜
５１、５２にコンタクトするビット線２４、２５をＡｌ
膜で形成し、更に表面保護膜（図示せず）等を形成し
て、このＴＦＴ負荷型ＳＲＡＭを完成させる。
【００１４】
【発明が解決しようとする課題】ところで、図６を参照
して説明した様に、ＰＭＯＳトランジスタ１４、１５の
ゲート電極１４ａ、１５ａに注入するイオン３７として
ＢＦ2 + 等のＰ型不純物のイオンを用いた場合、イオン
３７のドーズ量が多いと、ゲート電極１４ａ、１５ａか
らゲート電極１２ａ、１３ａへＰ型不純物が拡散する。
この結果、ゲート電極１２ａ、１３ａの不純物濃度が変
化して、ＮＭＯＳトランジスタ１２、１３の閾値電圧が
変化してしまう。
して説明した様に、ＰＭＯＳトランジスタ１４、１５の
ゲート電極１４ａ、１５ａに注入するイオン３７として
ＢＦ2 + 等のＰ型不純物のイオンを用いた場合、イオン
３７のドーズ量が多いと、ゲート電極１４ａ、１５ａか
らゲート電極１２ａ、１３ａへＰ型不純物が拡散する。
この結果、ゲート電極１２ａ、１３ａの不純物濃度が変
化して、ＮＭＯＳトランジスタ１２、１３の閾値電圧が
変化してしまう。
【００１５】更に、ゲート電極１２ａ、１３ａへ拡散し
たＰ型不純物が埋め込みコンタクトを介してＮ+ 型の拡
散層３３にまで拡散し、拡散層３３の不純物濃度が低下
して、この拡散層３３の接合容量が減少する。この結
果、メモリセルの記憶ノードにおける電荷蓄積容量が減
少し、時定数が小さくなって、メモリセルのソフトエラ
ー耐性が低下する。
たＰ型不純物が埋め込みコンタクトを介してＮ+ 型の拡
散層３３にまで拡散し、拡散層３３の不純物濃度が低下
して、この拡散層３３の接合容量が減少する。この結
果、メモリセルの記憶ノードにおける電荷蓄積容量が減
少し、時定数が小さくなって、メモリセルのソフトエラ
ー耐性が低下する。
【００１６】また、ＰＭＯＳトランジスタ１４、１５の
ゲート電極１４ａ、１５ａに注入するイオン３７として
Ｐｈｏｓ+ 等のＮ型不純物のイオンを用いた場合、イオ
ン３７のドーズ量が多いと、Ｎ型不純物がゲート電極１
４ａ、１５ａからゲート電極１２ａ、１３ａへ拡散し更
に埋め込みコンタクトを介してＮ+ 型の拡散層３３にま
で拡散する。この結果、拡散層３３の接合が深くなっ
て、素子分離の不良が生じる。
ゲート電極１４ａ、１５ａに注入するイオン３７として
Ｐｈｏｓ+ 等のＮ型不純物のイオンを用いた場合、イオ
ン３７のドーズ量が多いと、Ｎ型不純物がゲート電極１
４ａ、１５ａからゲート電極１２ａ、１３ａへ拡散し更
に埋め込みコンタクトを介してＮ+ 型の拡散層３３にま
で拡散する。この結果、拡散層３３の接合が深くなっ
て、素子分離の不良が生じる。
【００１７】更に、ゲート電極１４ａ、１５ａに注入し
たＮ型不純物のために、ゲート電極１４ａ、１５ａとゲ
ート電極１２ａ、１３ａとの間のコンタクト抵抗が低く
なり過ぎると、やはりメモリセルの記憶ノードにおける
時定数が小さくなり、このことによってもメモリセルの
ソフトエラー耐性が低下する。
たＮ型不純物のために、ゲート電極１４ａ、１５ａとゲ
ート電極１２ａ、１３ａとの間のコンタクト抵抗が低く
なり過ぎると、やはりメモリセルの記憶ノードにおける
時定数が小さくなり、このことによってもメモリセルの
ソフトエラー耐性が低下する。
【００１８】一方、Ｐ型不純物の場合でもＮ型不純物の
場合でも、ゲート電極１４ａ、１５ａに対しては１×１
０15ｃｍ-2程度以上の十分なドーズ量で導入して、これ
らのゲート電極１４ａ、１５ａの不純物濃度を高くしな
ければ、ＰＭＯＳトランジスタ１４、１５の閾値電圧を
安定させることができない。従って、上述の従来例の製
造方法では、特性及び信頼性の何れもが優れたＴＦＴ負
荷型ＳＲＡＭは製造することができなかった。
場合でも、ゲート電極１４ａ、１５ａに対しては１×１
０15ｃｍ-2程度以上の十分なドーズ量で導入して、これ
らのゲート電極１４ａ、１５ａの不純物濃度を高くしな
ければ、ＰＭＯＳトランジスタ１４、１５の閾値電圧を
安定させることができない。従って、上述の従来例の製
造方法では、特性及び信頼性の何れもが優れたＴＦＴ負
荷型ＳＲＡＭは製造することができなかった。
【００１９】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、フリップフロップ１１を用いてメモリ
セルが構成されており、前記フリップフロップ１１の駆
動用トランジスタ１２、１３の上層に配置されている薄
膜トランジスタ１４、１５が前記フリップフロップ１１
の負荷素子になっており、前記薄膜トランジスタ１４、
１５を構成している半導体膜１４ａ、１５ａと前記駆動
用トランジスタ１２、１３のゲート電極１２ａ、１３ａ
とがコンタクト孔３５、３６を介して互いに接続されて
いる半導体記憶装置の製造方法において、前記半導体膜
１４ａ、１５ａに対する不純物３７の導入を斜めイオン
注入法によって行うことを特徴としている。
置の製造方法は、フリップフロップ１１を用いてメモリ
セルが構成されており、前記フリップフロップ１１の駆
動用トランジスタ１２、１３の上層に配置されている薄
膜トランジスタ１４、１５が前記フリップフロップ１１
の負荷素子になっており、前記薄膜トランジスタ１４、
１５を構成している半導体膜１４ａ、１５ａと前記駆動
用トランジスタ１２、１３のゲート電極１２ａ、１３ａ
とがコンタクト孔３５、３６を介して互いに接続されて
いる半導体記憶装置の製造方法において、前記半導体膜
１４ａ、１５ａに対する不純物３７の導入を斜めイオン
注入法によって行うことを特徴としている。
【００２０】請求項２の半導体記憶装置の製造方法は、
請求項１の半導体記憶装置の製造方法において、前記半
導体膜１４ａ、１５ａが前記薄膜トランジスタ１４、１
５のゲート電極であることを特徴としている。
請求項１の半導体記憶装置の製造方法において、前記半
導体膜１４ａ、１５ａが前記薄膜トランジスタ１４、１
５のゲート電極であることを特徴としている。
【００２１】請求項３の半導体記憶装置の製造方法は、
請求項１または２の半導体記憶装置の製造方法におい
て、前記斜めイオン注入法による前記不純物３７の入射
角が３０°以上であることを特徴としている。
請求項１または２の半導体記憶装置の製造方法におい
て、前記斜めイオン注入法による前記不純物３７の入射
角が３０°以上であることを特徴としている。
【００２２】
【作用】本発明による半導体記憶装置の製造方法では、
薄膜トランジスタ１４、１５を構成している半導体膜１
４ａ、１５ａに対して十分なドーズ量で不純物３７を導
入しても、斜めイオン注入法によるシャドー効果のため
に、この半導体膜１４ａ、１５ａのうちでコンタクト孔
３５、３６の底部の部分におけるドーズ量は少ない。こ
のため、薄膜トランジスタ１４、１５を構成している半
導体膜１４ａ、１５ａの不純物濃度を高くしつつ、この
半導体膜１４ａ、１５ａと駆動用トランジスタ１２、１
３のゲート電極１２ａ、１３ａとの間のコンタクト抵抗
が低くなり過ぎるのを防止することができる。
薄膜トランジスタ１４、１５を構成している半導体膜１
４ａ、１５ａに対して十分なドーズ量で不純物３７を導
入しても、斜めイオン注入法によるシャドー効果のため
に、この半導体膜１４ａ、１５ａのうちでコンタクト孔
３５、３６の底部の部分におけるドーズ量は少ない。こ
のため、薄膜トランジスタ１４、１５を構成している半
導体膜１４ａ、１５ａの不純物濃度を高くしつつ、この
半導体膜１４ａ、１５ａと駆動用トランジスタ１２、１
３のゲート電極１２ａ、１３ａとの間のコンタクト抵抗
が低くなり過ぎるのを防止することができる。
【００２３】また、薄膜トランジスタ１４、１５を構成
している半導体膜１４ａ、１５ａのうちでコンタクト孔
３５、３６の底部の部分における不純物３７のドーズ量
が少ないので、駆動用トランジスタ１２、１３のゲート
電極１２ａ、１３ａやこのゲート電極１２ａ、１３ａを
介した半導体基板２６の拡散層３３への不純物３７の拡
散も少ない。このため、ゲート電極１２ａ、１３ａの不
純物濃度が変化したり、拡散層３３の接合容量が減少し
たり、拡散層３３の接合が深くなったりするのを、防止
することができる。
している半導体膜１４ａ、１５ａのうちでコンタクト孔
３５、３６の底部の部分における不純物３７のドーズ量
が少ないので、駆動用トランジスタ１２、１３のゲート
電極１２ａ、１３ａやこのゲート電極１２ａ、１３ａを
介した半導体基板２６の拡散層３３への不純物３７の拡
散も少ない。このため、ゲート電極１２ａ、１３ａの不
純物濃度が変化したり、拡散層３３の接合容量が減少し
たり、拡散層３３の接合が深くなったりするのを、防止
することができる。
【００２４】
【実施例】以下、ボトムゲート型であるＴＦＴ負荷型Ｓ
ＲＡＭの製造に適用した本発明の一実施例を、図１を参
照しながら説明する。なお、図２〜６を参照して説明し
た上述の一従来例と対応する構成部分には、同一の符号
を付してある。
ＲＡＭの製造に適用した本発明の一実施例を、図１を参
照しながら説明する。なお、図２〜６を参照して説明し
た上述の一従来例と対応する構成部分には、同一の符号
を付してある。
【００２５】本実施例も、ＰＭＯＳトランジスタ１４、
１５のゲート電極１４ａ、１５ａに対するイオン３７の
注入を除いて、図２〜６を参照して説明した上述の一従
来例と実質的に同様の工程を実行する。即ち、上述の一
従来例では、図６に示した様に０〜７°程度の入射角で
イオン３７を注入しているが、本実施例では、３０°以
上、通常は、図１に示す様に６０°程度の入射角でイオ
ン３７を注入する。
１５のゲート電極１４ａ、１５ａに対するイオン３７の
注入を除いて、図２〜６を参照して説明した上述の一従
来例と実質的に同様の工程を実行する。即ち、上述の一
従来例では、図６に示した様に０〜７°程度の入射角で
イオン３７を注入しているが、本実施例では、３０°以
上、通常は、図１に示す様に６０°程度の入射角でイオ
ン３７を注入する。
【００２６】このため、図１からも明らかな様に、ゲー
ト電極１４ａ、１５ａのうちでコンタクト孔３５、３６
の底部以外の部分におけるイオン３７のドーズ量を一従
来例と同じにしても、ゲート電極１４ａ、１５ａのうち
でコンタクト孔３５、３６の底部の部分におけるイオン
３７のドーズ量は、シャドー効果のために一従来例より
も少ない。
ト電極１４ａ、１５ａのうちでコンタクト孔３５、３６
の底部以外の部分におけるイオン３７のドーズ量を一従
来例と同じにしても、ゲート電極１４ａ、１５ａのうち
でコンタクト孔３５、３６の底部の部分におけるイオン
３７のドーズ量は、シャドー効果のために一従来例より
も少ない。
【００２７】従って、ゲート電極１４ａ、１５ａの不純
物濃度を高くしつつ、ゲート電極１４ａ、１５ａとゲー
ト電極１２ａ、１３ａとの間のコンタクト抵抗が低くな
り過ぎるのを防止することができ、拡散層３３の接合容
量が減少するのも防止することができる。また、ゲート
電極１２ａ、１３ａの不純物濃度が変化するのを防止す
ることができ、拡散層３３の接合が深くなるのも防止す
ることができる。
物濃度を高くしつつ、ゲート電極１４ａ、１５ａとゲー
ト電極１２ａ、１３ａとの間のコンタクト抵抗が低くな
り過ぎるのを防止することができ、拡散層３３の接合容
量が減少するのも防止することができる。また、ゲート
電極１２ａ、１３ａの不純物濃度が変化するのを防止す
ることができ、拡散層３３の接合が深くなるのも防止す
ることができる。
【００２８】上述のシャドー効果はコンタクト孔３５、
３６のアスペクト比が１程度以上の場合に有効である
が、アスペクト比は１程度以上であるのが一般的である
ので、シャドー効果は殆どの場合に有効である。コンタ
クト孔３５、３６のアスペクト比を大きくするために
は、コンタクト孔３５、３６の大きさが一定とすると、
層間絶縁膜３４の膜厚を厚くすればよい。また、アスペ
クト比が１程度以下であっても、イオン３７の入射角を
大きくすれば、シャドー効果が有効になる。
３６のアスペクト比が１程度以上の場合に有効である
が、アスペクト比は１程度以上であるのが一般的である
ので、シャドー効果は殆どの場合に有効である。コンタ
クト孔３５、３６のアスペクト比を大きくするために
は、コンタクト孔３５、３６の大きさが一定とすると、
層間絶縁膜３４の膜厚を厚くすればよい。また、アスペ
クト比が１程度以下であっても、イオン３７の入射角を
大きくすれば、シャドー効果が有効になる。
【００２９】なお、図５の等価回路からも明らかな様
に、トップゲート型のＴＦＴ負荷型ＳＲＡＭでは、ＰＭ
ＯＳトランジスタ１４、１５のゲート電極１４ａ、１５
ａを一旦他方のＰＭＯＳトランジスタ１５、１４の活性
層１５ｂ、１４ｂにおけるドレイン領域にコンタクトさ
せ、これらのドレイン領域をＮＭＯＳトランジスタ１
２、１３のゲート電極１２ａ、１３ａにコンタクトさせ
る場合がある。
に、トップゲート型のＴＦＴ負荷型ＳＲＡＭでは、ＰＭ
ＯＳトランジスタ１４、１５のゲート電極１４ａ、１５
ａを一旦他方のＰＭＯＳトランジスタ１５、１４の活性
層１５ｂ、１４ｂにおけるドレイン領域にコンタクトさ
せ、これらのドレイン領域をＮＭＯＳトランジスタ１
２、１３のゲート電極１２ａ、１３ａにコンタクトさせ
る場合がある。
【００３０】従って、以上の実施例はボトムゲート型で
あるＴＦＴ負荷型ＳＲＡＭの製造に本発明を適用したも
のであるが、トップゲート型であるＴＦＴ負荷型ＳＲＡ
Ｍの製造に際して、ＰＭＯＳトランジスタ１４、１５の
活性層１４ｂ、１５ｂに不純物を導入する場合にも、本
発明を適用することができる。
あるＴＦＴ負荷型ＳＲＡＭの製造に本発明を適用したも
のであるが、トップゲート型であるＴＦＴ負荷型ＳＲＡ
Ｍの製造に際して、ＰＭＯＳトランジスタ１４、１５の
活性層１４ｂ、１５ｂに不純物を導入する場合にも、本
発明を適用することができる。
【００３１】
【発明の効果】本発明による半導体記憶装置の製造方法
では、薄膜トランジスタを構成している半導体膜の不純
物濃度を高くしつつ、この半導体膜と駆動用トランジス
タのゲート電極との間のコンタクト抵抗が低くなり過ぎ
るのを防止することができ、且つ半導体基板の拡散層の
接合容量が減少するのを防止することができるので、薄
膜トランジスタの閾値電圧を安定させつつ、ソフトエラ
ー耐性が低下するのを防止することができる。
では、薄膜トランジスタを構成している半導体膜の不純
物濃度を高くしつつ、この半導体膜と駆動用トランジス
タのゲート電極との間のコンタクト抵抗が低くなり過ぎ
るのを防止することができ、且つ半導体基板の拡散層の
接合容量が減少するのを防止することができるので、薄
膜トランジスタの閾値電圧を安定させつつ、ソフトエラ
ー耐性が低下するのを防止することができる。
【００３２】また、駆動用トランジスタのゲート電極の
不純物濃度が変化するのを防止することができるので、
駆動用トランジスタの閾値電圧が変化するのを防止する
ことができ、更に半導体基板の拡散層の接合が深くなる
のを防止することができるので、素子分離の不良を防止
することができる。従って、本発明による半導体記憶装
置の製造方法では、特性及び信頼性の何れもが優れた半
導体記憶装置を製造することができる。
不純物濃度が変化するのを防止することができるので、
駆動用トランジスタの閾値電圧が変化するのを防止する
ことができ、更に半導体基板の拡散層の接合が深くなる
のを防止することができるので、素子分離の不良を防止
することができる。従って、本発明による半導体記憶装
置の製造方法では、特性及び信頼性の何れもが優れた半
導体記憶装置を製造することができる。
【図１】本発明の一実施例を示しており、図２（ａ）の
工程における要部を拡大した側断面図である。
工程における要部を拡大した側断面図である。
【図２】ボトムゲート型であるＴＦＴ負荷型ＳＲＡＭの
一般的な製造方法を工程順に示しており、図４のＳ−Ｓ
線に沿う位置における側断面図である。
一般的な製造方法を工程順に示しており、図４のＳ−Ｓ
線に沿う位置における側断面図である。
【図３】ボトムゲート型のＴＦＴ負荷型ＳＲＡＭを示し
ており、図４のＳ−Ｓ線に沿う位置における側断面図で
ある。
ており、図４のＳ−Ｓ線に沿う位置における側断面図で
ある。
【図４】ＴＦＴ負荷型ＳＲＡＭのメモリセルの平面図で
ある。
ある。
【図５】ＴＦＴ負荷型ＳＲＡＭのメモリセルの等価回路
図である。
図である。
【図６】本発明の一従来例を示しており、図２（ａ）の
工程における要部を拡大した側断面図である。
工程における要部を拡大した側断面図である。
１１ フリップフロップ １２ ＮＭＯＳトランジスタ １３ ＮＭＯＳトランジスタ １４ ＰＭＯＳトランジスタ １４ａ ゲート電極 １５ ＰＭＯＳトランジスタ １５ａ ゲート電極 ３５ コンタクト孔 ３６ コンタクト孔 ３７ イオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (3)
- 【請求項１】 フリップフロップを用いてメモリセルが
構成されており、前記フリップフロップの駆動用トラン
ジスタの上層に配置されている薄膜トランジスタが前記
フリップフロップの負荷素子になっており、前記薄膜ト
ランジスタを構成している半導体膜と前記駆動用トラン
ジスタのゲート電極とがコンタクト孔を介して互いに接
続されている半導体記憶装置の製造方法において、 前記半導体膜に対する不純物の導入を斜めイオン注入法
によって行うことを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 前記半導体膜が前記薄膜トランジスタの
ゲート電極であることを特徴とする請求項１記載の半導
体記憶装置の製造方法。 - 【請求項３】 前記斜めイオン注入法による前記不純物
の入射角が３０°以上であることを特徴とする請求項１
または２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057953A JPH06252364A (ja) | 1993-02-23 | 1993-02-23 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057953A JPH06252364A (ja) | 1993-02-23 | 1993-02-23 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252364A true JPH06252364A (ja) | 1994-09-09 |
Family
ID=13070401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057953A Pending JPH06252364A (ja) | 1993-02-23 | 1993-02-23 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033896A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、半導体装置、及びそれらの作製方法 |
-
1993
- 1993-02-23 JP JP5057953A patent/JPH06252364A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033896A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、半導体装置、及びそれらの作製方法 |
| US9437454B2 (en) | 2010-06-29 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| US9875910B2 (en) | 2010-06-29 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
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