JPH0799254A

JPH0799254A - 半導体装置とその製造方法

Info

Publication number: JPH0799254A
Application number: JP5315274A
Authority: JP
Inventors: Taiji Ema; 泰示江間; Kazuo Itabashi; 和夫板橋; Kazuhiro Mizutani; 和宏水谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-04-30
Filing date: 1993-12-15
Publication date: 1995-04-11
Also published as: US5570311A

Abstract

(57)【要約】【目的】プロセスパラメータの影響をあまり受けず
に、安定した特性を発揮することのできるＳＲＡＭ型半
導体装置を提供する。【構成】駆動トランジスタと負荷の直列接続を２組並
列に接続した並列接続回路と、各直列接続内の駆動トラ
ンジスタと負荷との相互接続点を互いに他の組の駆動ト
ランジスタの制御端子に接続する配線と、各相互接続点
に接続された転送トランジスタとを有するＳＲＡＭ型半
導体装置において、前記駆動トランジスタと前記転送ト
ランジスタは、各々が半導体基板表面に画定されたチャ
ネル領域とチャネル領域両側のソース／ドレイン領域と
チャネル領域上の絶縁ゲートとを有する絶縁ゲート型電
界効果トランジスタであり、前記転送トランジスタは、
前記駆動トランジスタのチャネル領域両側のソース／ド
レイン領域よりも不純物濃度の低い抵抗領域をチャネル
領域に隣接して含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
スタティックランダムアクセスメモリ（ＳＲＡＭ）型の
半導体装置に関する。

【０００２】

【従来の技術】ＳＲＡＭにおいては、駆動トランジスタ
と負荷の直列接続を２組電源電圧と接地電圧間に接続
し、駆動トランジスタと負荷の相互接続点を互いに他の
駆動トランジスタの制御端子に接続すると共に、転送ト
ランジスタを介してビット線に接続する。転送トランジ
スタの制御端子は、ワード線に接続される。負荷は抵抗
やトランジスタで構成される。

【０００３】たとえば、駆動トランジスタと転送トラン
ジスタは、Ｓｉ基板表面に形成されたＭＯＳトランジス
タで構成され、負荷は絶縁膜上に形成された多結晶Ｓｉ
の薄膜トランジスタで構成される。

【０００４】集積度向上のためには、ＳＲＡＭセルの面
積を減少することが望まれ、各トランジスタを微細化す
ることが望まれる。一方、読み出し時においては、転送
トランジスタを介して駆動トランジスタがビット線に接
続さる。ビット線が高電位で駆動トランジスタがオンの
状態では、ビット線と接地間の電圧が転送トランジスタ
と駆動トランジスタで電圧分割される。駆動トランジス
タの能力が十分大きくないと、相互接続点の電位が上昇
してしまう。これは、メモリ状態の不安定化、メモリ状
態の反転につながる。

【０００５】ＳＲＡＭセルの動作マージンに関しては、
転送トランジスタと駆動トランジスタの能力比が極めて
重要である（たとえば、E. Seevinck et al., IEEE J.
Solid-State Circuits, Vol. SC-22, No.5, 1987, pp74
8-754 ）。この能力比を一般にセル比と言う。

【０００６】メモリセルを安定に動作させるためには、
転送トランジスタがオンの時も駆動トランジスタの動作
が安定しているように、セル比を充分大きくとることが
必要である。動作電圧が低くなるにしたがって、確保す
べきセル比は大きくなる。

【０００７】セル比を大きくするには、一般には駆動ト
ランジスタのチャネル幅を大きくする必要がある。しか
し、駆動トランジスタのチャネル幅を大きくすること
は、メモリセル面積を増大することになる。

【０００８】最近のメモリセルの高集積度は著しく、消
費電流を抑制するために、動作電圧は低下する方向にあ
る。動作電圧を低下させても、ＳＲＡＭセルを安定に動
作させるために、より大きなセル比を実現する必要があ
る。

【０００９】しかし、セル比を増大させるために、駆動
トランジスタのチャネル幅を大きくしていたのでは、メ
モリセル面積が著しく大きくなってしまい、高集積化の
要求を満たさない。

【００１０】この課題を解決するために、転送トランジ
スタのソース側に抵抗を付加することが提案されている
（H. Ohkubo et al., IEDM Technical Digest, 1991, p
p481-484）。

【００１１】

【発明が解決しようとする課題】ＳＲＡＭセルの転送ト
ランジスタのソース側に抵抗を付加する技術は、ＳＲＡ
Ｍセルの動作の安定化には非常に有効な方法である。し
かしながら、本発明者らの検討によれば、このようなＳ
ＲＡＭセルの特性は、プロセスパラメータに依存すると
ころが大きい。

【００１２】本発明の目的は、プロセスパラメータの影
響をあまり受けずに、安定した特性を発揮することので
きるＳＲＡＭ型半導体装置を提供することである。

【００１３】

【課題を解決するための手段】本発明のＳＲＡＭ型半導
体装置は、駆動トランジスタ（Ｔｒ）と負荷（Ｌ）の直
列接続を２組並列に接続した並列接続回路と、各直列接
続内の駆動トランジスタと負荷との相互接続点（Ｘ）を
互いに他の組の駆動トランジスタの制御端子（Ｇ）に接
続する配線と、各相互接続点に接続された転送トランジ
スタ（Ｑ）とを有するＳＲＡＭ型半導体装置において、
前記駆動トランジスタ（Ｔｒ）と前記転送トランジスタ
（Ｑ）は、各々が半導体基板表面に画定されたチャネル
領域とチャネル領域両側のソース／ドレイン領域（Ｓ／
Ｄ）とチャネル領域上の絶縁ゲートとを有する絶縁ゲー
ト型電界効果トランジスタであり、前記転送トランジス
タは、前記駆動トランジスタのチャネル領域両側のソー
ス／ドレイン領域（Ｓ／Ｄ）よりも不純物濃度の低い抵
抗領域（Ｒ）をチャネル領域に隣接して絶縁ゲートより
も外側に含む。

【００１４】本発明の他のＳＲＡＭ型半導体装置は、駆
動トランジスタ（Ｔｒ）と負荷（Ｌ）の直列接続を２組
並列に接続した並列接続回路と、各直列接続内の駆動ト
ランジスタと負荷との相互接続点（Ｘ）を互いに他の組
の駆動トランジスタの制御端子（Ｇ）に接続する配線
と、各相互接続点に接続された転送トランジスタ（Ｑ）
とを有するＳＲＡＭ型半導体装置において、前記駆動ト
ランジスタ（Ｔｒ）と前記転送トランジスタ（Ｑ）は、
各々が半導体基板表面に画定されたチャネル領域とチャ
ネル領域両側のソース／ドレイン領域（Ｓ／Ｄ）とチャ
ネル領域上の絶縁ゲートとを有する絶縁ゲート型電界効
果トランジスタであり、前記駆動トランジスタのソース
／ドレイン領域のうち、一方の領域がＬＤＤ構造を有
し、他方の領域がシングルドレイン構造または二重拡散
ドレイン構造を有し、前記転送トランジスタは、前記駆
動トランジスタのチャネル領域に接する前記他方の領域
よりも不純物濃度の低い抵抗領域（Ｒ）をチャネル領域
に隣接して絶縁ゲートよりも外側に含む。

【００１５】

【作用】駆動トランジスタのチャネル領域両側のソース
／ドレイン領域よりも、不純物濃度の低い抵抗領域を転
送トランジスタのチャネル領域に隣接して形成すること
により、転送トランジスタに抵抗を接続したＳＲＡＭ型
半導体装置が形成される。

【００１６】さらに、抵抗領域と比較して駆動トランジ
スタのソース／ドレイン領域の不純物濃度を高くするこ
とにより、トランジスタ特性のプロセスパラメータ依存
性を低減することができる。

【００１７】駆動トランジスタのドレイン領域において
は、比較的低濃度の領域を介してチャネル領域と接続
し、ソース領域では比較的高濃度の領域とチャネル領域
とを直接接続することにより、リーク電流を低く抑え、
チャネル領域に直列に接続される寄生抵抗を低減するこ
とができる。

【００１８】

【実施例】図１（Ａ）に、ＳＲＡＭセルの等価回路を示
す。駆動トランジスタＴｒ１のドレインと負荷Ｌ１とが
直列に接続され、この直列回路が電源電圧Ｖｃｃと接地
電位との間に接続されている。同様、駆動トランジスタ
Ｔｒ２のドレインと負荷Ｌ２とが直列に接続され、この
直列回路が電源電圧Ｖｃｃと接地電位との間に接続され
ている。

【００１９】駆動トランジスタＴｒ１のドレインと負荷
Ｌ１との相互接続点Ｘ１は、他の駆動トランジスタＴｒ
２のゲート電極Ｇ２に接続され、駆動トランジスタＴｒ
２のドレインと負荷Ｌ２との相互接続点Ｘ２は、駆動ト
ランジスタＴｒ１のゲート電極Ｇ１に接続されている。

【００２０】さらに、相互接続点Ｘ１は、抵抗Ｒ１、転
送トランジスタＱ１を介してビット線ＢＬ１に接続され
ている。転送トランジスタＱ１のゲート電極は、ワード
線ＷＬに接続されている。

【００２１】同様、相互接続点Ｘ２は、抵抗Ｒ２、転送
トランジスタＱ２を介してビット線ＢＬ２に接続されて
いる。転送トランジスタＱ２のゲート電極は、ワード線
ＷＬに接続されている。

【００２２】本発明者らは、図１（Ａ）に示すＳＲＡＭ
セルの駆動トランジスタＴｒと転送トランジスタＱと抵
抗Ｒを、図８に示すような製造プロセスによって作成し
ようとした。

【００２３】まず、ｐ^-型Ｓｉ基板５１表面にフィール
ド酸化膜を形成し、能動領域を画定する。次に、図８
（Ａ）に示すように、能動領域表面にゲート酸化膜５２
を形成する。このゲート酸化膜５２を介してボロン
（Ｂ）をイオン注入し、チャネル領域の濃度を調整す
る。次に、ゲート酸化膜５２を選択的に除去し、接続領
域を開口する。

【００２４】次に、表面上に多結晶シリコン層５３を堆
積し、パターニングして多結晶シリコン領域５３ａ、５
３ｂ、５３ｃを形成する。ゲート酸化膜５２上の多結晶
シリコン領域５３ａ、５３ｃは、ＭＯＳトランジスタの
ゲート電極を構成し、Ｓｉ基板５１表面上の多結晶シリ
コン領域５３ｂは接続領域の電極を構成する。これらの
多結晶シリコン領域はほぼ垂直の側面を有する。

【００２５】なお、図では、接続領域の多結晶シリコン
領域５３ｂからｎ型不純物がＳｉ基板５１に拡散し、不
純物拡散領域６３を形成した状態を示すが、この拡散工
程は後の工程で行なってもよい。

【００２６】次に、図８（Ｂ）に示すように、多結晶シ
リコン領域５３ａ、５３ｂ、５３ｃをマスクとして燐
（Ｐ）を約１×１０¹³ｃｍ^-2のドース量でイオン注入
し、低濃度にドープしたｎ^-型領域５４ａ、５４ｂ、５
４ｃをＳｉ基板５１表面に形成する。

【００２７】次に、図８（Ｃ）で示すように、全面にＣ
ＶＤにより酸化膜を堆積し、リアクティブイオンエッチ
ング（ＲＩＥ）によって異方性エッチングを行なうこと
により、平坦部上の酸化膜を除去する。多結晶シリコン
領域５３ａ、５３ｂ、５３ｃの側壁上には側壁酸化物領
域５５が残る。このＲＩＥは、たとえばＣＨＦ₃をエッ
チングガスとして行なう。

【００２８】次に、図８（Ｄ）に示すように、転送トラ
ンジスタのゲート電極５３ａから接続領域の電極５３ｂ
に達するレジストマスク５６を形成し、砒素（Ａｓ）を
ドース量４×１０¹⁵でイオン注入し、ゲート電極５３
ａ、５３ｃ近傍の露出領域に不純物を高濃度にドープし
たｎ⁺型領域６０を形成する。

【００２９】その後、図８（Ｅ）に示すように、レジス
トマスク５６を除去する。ゲート電極５３ａの下に転送
トランジスタが形成され、そのソース側にｎ^-型領域５
４ｂで形成された抵抗が接続される。なお、ゲート電極
５３ｃの下には駆動トランジスタが形成される。なお、
各トランジスタはチャネル領域とｎ⁺型領域との間に低
濃度のｎ^-型領域が介在するＬＤＤ構造を有する。

【００３０】ところで、図８に示す製造プロセスにおい
ては、抵抗を形成するｎ^-型領域５４ｂと転送トランジ
スタおよび駆動トランジスタのＬＤＤ構造を形成するた
めのｎ^-型領域とが同一のｎ^-型領域によって構成され
ている。充分な抵抗値を得ようとするときには、このｎ
^-型領域５４の濃度を低くする必要がある。

【００３１】ところで、図８（Ｃ）に示すＲＩＥ工程に
おいては、側壁酸化物領域を形成するために、ｎ^-型領
域５４の表面は露出され、ＲＩＥに曝される。ＲＩＥに
より基板表面の一部が除去される、ダメージが入る、等
の現象が生じると、ｎ^-型領域５４の抵抗値は大きくば
らついてしまう。特に、抵抗値を大きくしてソース抵抗
付加の効果を充分利用しようとすると、不純物濃度を減
少させる必要があり、この時のばらつきは急激に大きく
なってしまった。

【００３２】また、ＬＤＤ構造のｎ^-型領域の最適濃度
と、抵抗を構成するｎ^-型領域の最適濃度とは必ずしも
一致しない。駆動トランジスタや周辺回路トランジスタ
の性能を優先すれば、不純物濃度は高くなり、抵抗の抵
抗値は低過ぎて効果を充分発揮できない。抵抗値を優先
して不純物濃度を選択すると、周辺回路トランジスタの
性能が劣悪となってしまう。以下このような課題を解決
できる実施例を説明する。

【００３３】図１に戻って、図１（Ａ）の回路は、たと
えば、図１（Ｂ）に示すようなレイアウトによって実現
することができる。なお、図１（Ｂ）の構成は、駆動ト
ランジスタＴｒ１、Ｔｒ２、転送トランジスタＱ１、Ｑ
２および転送トランジスタのソース側に接続された抵抗
Ｒ１、Ｒ２に相当する部分であり、負荷Ｌ１、Ｌ２は、
たとえばこの表面上に絶縁膜を介して形成する薄膜トラ
ンジスタによって構成する。

【００３４】図１（Ｂ）において、ワード線ＷＬａ、Ｗ
Ｌｂが水平方向に配置されており、これらのワード線Ｗ
Ｌａ、ＷＬｂの下をチャネルとし、その両側のｎ型領域
をソース／ドレイン領域とする２つのＭＯＳトランジス
タが形成される。

【００３５】ワード線ＷＬａ、ＷＬｂの間に、縦方向に
２つのゲート電極Ｇ１、Ｇ２が配置されており、これら
のゲート電極の下をチャネル領域とし、その両側のｎ型
領域をソース／ドレイン領域とする２つのＭＯＳトラン
ジスタが形成される。ゲート電極Ｇ１、Ｇ２の下に配置
されるトランジスタが駆動トランジスタＴｒとなり、ワ
ード線ＷＬａ，ＷＬｂの下に配置されるトランジスタが
転送トランジスタＱとなる。

【００３６】ワード線ＷＬａ下の転送トランジスタＱ１
と駆動トランジスタＴｒ１は、ｎ型領域Ｓ／Ｄａとｎ^-
型の抵抗領域Ｒ１とによって直列に接続されている。こ
れら２つのトランジスタの相互接続点Ｘ１に他のゲート
Ｇ２が接続されている。

【００３７】ゲート電極Ｇ２の下に、他の駆動トランジ
スタＴｒ２が形成され、ワード線ＷＬｂの下に他の転送
トランジスタＱ２が形成される。これら２つのトランジ
スタは、ｎ型領域Ｓ／Ｄｂとｎ^-型の抵抗領域Ｒ２によ
って直列に接続され、その相互接続点にゲート電極Ｇ１
が接続されている。

【００３８】図に示されるように、上側の駆動トランジ
スタＴｒ１と転送トランジスタＱ１の組および下側の駆
動トランジスタＴｒ２と転送トランジスタＱ２の組は対
称的なレイアウトで実現されている。

【００３９】図１（Ａ）、（Ｂ）において、駆動トラン
ジスタのソース領域Ｓ１、Ｓ２およびドレイン領域Ｓ／
Ｄａ、Ｓ／Ｄｂは、同一の製造プロセスによって形成さ
れるｎ型領域であり、抵抗領域Ｒ１、Ｒ２は、異なる製
造プロセスで形成されるより低濃度のｎ^-型領域であ
る。転送トランジスタＱ１、Ｑ２のドレインＤは、ｎ型
領域で形成できる。さらに、ドレインＤとチャネル領域
との間に抵抗として機能するｎ^-型領域を挿入してもよ
い。

【００４０】このような構成のＳＲＡＭセルの製造方法
を、以下に説明する。図２（Ａ）〜（Ｅ）は、図１
（Ｂ）の鎖線ＩＩ−ＩＩに沿う断面図を示す。まず、ｐ
^-型Ｓｉ基板１を準備し、半導体素子を形成する能動領
域以外に熱酸化で厚いフィールド酸化膜を形成する。次
に、Ｓｉ基板１の能動領域の表面上に、図２（Ａ）に示
すように、薄いゲート酸化膜２を熱酸化で形成する。

【００４１】たとえば、フィールド酸化膜の厚さは約４
００ｎｍであり、ゲート酸化膜２の厚さは約１０ｎｍで
ある。必要に応じてゲート酸化膜２を介してｐ型不純
物、たとえばＢ、を能動領域のＳｉ基板１表面にイオン
注入し、所望の不純物濃度のチャネル領域を形成する。

【００４２】次に、接続領域となる部分のゲート酸化膜
２を除去し、Ｓｉ表面を露出する。ＣＶＤによって全表
面上に多結晶シリコン層３を厚さ約１００ｎｍ堆積す
る。レジストマスクをエッチングマスクとし、Ｃｌ₂／
Ｏ₂をエッチングガスとしたリアクティブイオンエッチ
ング（ＲＩＥ）により、この多結晶Ｓｉ層３をパターニ
ングすることにより、図２（Ａ）に示すようなゲート電
極３ａ、３ｃ、および接続領域の電極３ｂを作成する。

【００４３】なお、この多結晶Ｓｉ層３には多量にｎ型
不純物（たとえばＰ）をドープし、電極３ｂからはｐ^-
型Ｓｉ基板１にｎ型不純物を拡散させてｎ⁺型領域１３
を形成する。なお、この電極３ｂからのｎ型不純物拡散
は、後の工程で行なってもよい。

【００４４】次に、図２（Ｂ）に示すように、多結晶Ｓ
ｉ層３をマスクとしてＰをドース量５×１０¹²ｃｍ^-2程
度イオン注入し、ゲート電極３ａ、３ｃ、電極３ｂの両
側にｎ^-型領域４ａ、４ｂ、４ｃ、４ｄを形成する。な
お、このｎ^-型領域の不純物濃度は、抵抗領域を作成す
るのに好適な値となるように選択する。

【００４５】次に、図２（Ｃ）に示すように、図中左側
の部分から中央の接続用電極３ｂに達するレジストマス
ク７を形成する。このレジストマスク７および多結晶Ｓ
ｉ層３をマスクとして、さらにＰをドース量１．５×１
０¹³程度イオン注入し、駆動トランジスタのゲート電極
３ｃの両側に増加させた不純物濃度を有するｎ型領域８
を形成する。このｎ型領域８は、駆動トランジスタのＬ
ＤＤ構造に適した不純物濃度を選択する。

【００４６】次に、図２（Ｄ）に示すように、レジスト
マスク７を除去した後、全面にＳｉ酸化膜９をＣＶＤに
より厚さ約２００ｎｍ堆積し、その上に図２（Ｃ）で示
したものと同様のレジストマスクを形成する。

【００４７】レジストマスクをエッチングマスクとし
て、たとえばＣＨＦ₃をエッチングガスとした反応性イ
オンエッチング（ＲＩＥ）を行なうことにより、平面上
に露出したＳｉ酸化膜９を除去する。この時、多結晶Ｓ
ｉ層３ｂ、３ｃのほぼ垂直な側面上にはＳｉ酸化膜９
ｂ、９ｃが残り、側壁酸化物領域が形成される。なお、
マスクで覆われた左側の領域には、Ｓｉ酸化膜９ａがそ
のまま残留する。

【００４８】続いて、図２（Ｅ）に示すように、電極３
ｂ、ゲート電極３ｃ、側壁酸化物領域９ｂ、９ｃ、Ｓｉ
酸化膜９ａをマスクとしてＡｓをドース量約４×１０¹⁵
イオン注入し、ゲート電極３ｃの両側に高不純物濃度の
ｎ⁺型領域１０を形成する。このｎ⁺型領域１０は、Ｌ
ＤＤ構造のドレイン／ソースに連続する高不純物濃度の
ドレイン／ソース電極引出領域を形成する。

【００４９】図２（Ｅ）の構造においては、ゲート電極
３ａの下のチャネル領域には、低不純物濃度の抵抗領域
４ａ、４ｂが接続され、ゲート電極３ｃの下のチャネル
領域には、比較的不純物濃度の高いＬＤＤ構造のソース
／ドレイン領域８が形成される。

【００５０】これらの領域の不純物濃度を独立に制御す
ることにより、転送トランジスタと駆動トランジスタの
能力比を所望の値に設定し、かつ駆動トランジスタ等の
トランジスタ特性を最適のものに選定することが可能と
なる。

【００５１】また、図２（Ｄ）に示す側壁酸化物領域の
形成工程において、ＲＩＥ工程に曝される表面は、比較
的高い不純物濃度を有する領域８であり、プロセスパラ
メータによって装置の特性が大きく左右されることが防
止されている。低不純物濃度の抵抗領域４ａ、４ｂは、
Ｓｉ酸化膜９ａによって覆われており、ＲＩＥ工程の影
響から隔離されている。

【００５２】なお、転送トランジスタのドレイン領域と
なるゲート電極３ａの左側領域には駆動トランジスタの
ソース／ドレイン領域と同様の構造を作成してもよい。
図２に示す構成により、所望の能力比を有し、かつ安定
に製造することのできるＳＲＡＭ型半導体装置が提供さ
れる。但し、Ｓｉ酸化物層９ａの端部にはほぼ垂直な壁
面が残る。この段差はその後の製造工程において障害と
なりえる。

【００５３】図３は、Ｓｉ酸化物層の段差も緩和するこ
とのできる他の製造方法を示す。図３（Ａ）は、図２
（Ａ）〜（Ｄ）と同様の工程により、Ｓｉ酸化物層９
ａ、多結晶Ｓｉ層３をマスクとして駆動トランジスタの
ＬＤＤドレイン領域８を形成した状態を示す。

【００５４】なお、本実施例においては、マスクとして
作用するＳｉ酸化物層９ａの厚さは約５０ｎｍとする。
次に、図３（Ｂ）に示すように、さらに表面上にＳｉ酸
化物層１２を厚さ約１５０ｎｍＣＶＤによって堆積し、
ＣＨＦ₃のＲＩＥによって異方性エッチングを行ない、
平坦部上のＳｉ酸化物層１２を除去する。

【００５５】段差部分においては、Ｓｉ酸化物層１２が
側壁酸化物領域として残る。この側壁酸化物領域１２に
より、先に形成したＳｉ酸化物層９ａの段差部分は緩や
かな勾配を有する側壁酸化物層１２によって覆われる。

【００５６】その後、図３（Ｃ）に示すように、Ｓｉ酸
化物層、多結晶Ｓｉ層をマスクとしてＡｓをドース量４
×１０¹⁵イオン注入し、駆動トランジスタのＬＤＤ低濃
度ソース／ドレイン領域８に隣接する高濃度ソース／ド
レイン電極引出領域１０を形成する。

【００５７】以上の製造工程によれば、半導体表面下に
は図２の実施例と同様の構造が形成され、さらに半導体
表面上におけるほぼ垂直な段差は全て側壁酸化物層によ
って覆われ、暖やかな勾配に変換されている。

【００５８】抵抗を形成する低濃度ｎ^-型領域４ｂは、
ＲＩＥ工程から常に保護されているため、その抵抗値を
大きくかつ安定に作成することができる。駆動トランジ
スタのＬＤＤソース／ドレイン領域表面は、ＲＩＥ工程
に曝されるが、その不純物濃度が比較的高いため、ＲＩ
Ｅ工程のプロセスパラメータにより、トランジスタ特性
が大きく左右されることにはならない。なお、図３
（Ａ）と（Ｂ）の工程の間にさらにイオン注入工程を追
加してもよい。

【００５９】ＳＲＡＭを構成するためには、さらに負荷
を形成する必要がある。図４、図５は、負荷として薄膜
トランジスタ（ＴＦＴ）を用いる場合の構成例を示す。
図４は断面図を示し、図５は平面図および等価回路を示
す。

【００６０】まず、図４に示すように、Ｓｉ酸化物層２
１を堆積し、接続用電極３ｂに対するコンタクトホール
を開口する。Ｓｉ酸化物層２１の上に、ｎ型不純物を多
量にドープした多結晶Ｓｉ層２２を堆積し、パターニン
グする。この多結晶Ｓｉ層２２の表面を覆うように、ゲ
ート絶縁膜となる薄いＳｉ酸化物層２３を堆積し、接続
用電極３ｂ上部に開口を形成する。

【００６１】Ｓｉ酸化物層２３の上に、多結晶Ｓｉ層２
４を堆積し、パターニングしてゲート電極３ｃ上方にＴ
ＦＴのチャネル領域を画定する。この多結晶Ｓｉ層２４
には、選択的にｐ型不純物をドープする。多結晶Ｓｉ層
２４の上に、Ｓｉ酸化物層２５を堆積し、パターニング
する。

【００６２】Ｓｉ酸化物層２５の上に、タングステン
（Ｗ）ポリサイド層２６を堆積し、パターニングする。
なお、このＷポリサイド層２６は、駆動トランジスタの
電極端子領域にオーミックに接触し、接地線を形成す
る。

【００６３】さらに、Ｗポリサイド層２６の表面上にＢ
ＰＳＧ絶縁層２８を堆積し、平坦化後、開口部をパター
ニングする。ＢＰＳＧ層２８の上に、Ａｌ層３０を堆積
し、パターニングする。なお、このＡｌ層３０は、転送
トランジスタの電極端子領域にオーミックに接触しビッ
ト線を形成する。

【００６４】ＴＦＴ部分の平面構造を、図５（Ａ）、
（Ｂ）に示す。まずｎ⁺型多結晶Ｓｉ層で形成されたゲ
ート電極２２がパターニングされ、ゲート絶縁膜を介し
て、その上に多結晶Ｓｉ層で形成されたＴＦＴ電流通路
領域２４が形成される。

【００６５】このＴＦＴ電流通路領域２４は、図５
（Ｂ）に示すように、ゲート電極２２上においてはノン
ドープであり、その両側の領域においてはｐ型不純物を
多量にドープされたｐ⁺型とされる。ＴＦＴ電流通路領
域２４の一端は、電源線２９に接続され、他端は他のＴ
ＦＴのゲート電極２２に接続される。

【００６６】なお、このようにしてＴＦＴ構造を形成し
た後、さらにその表面上にＷポリサイド層で形成された
接地線２６が形成され、さらにその上にＢＰＳＧ層を介
してＡｌ層で形成されたビット線３０が形成される。

【００６７】図５（Ｃ）は、このようにして形成された
ＴＦＴの等価回路を示す。なお、ＳＲＡＭセルの動作安
定性は、セル比を大きくすることが重要であり、転送ト
ランジスタのチャネル長を駆動トランジスタのチャネル
長よりも大きくすることも一般的に行なわれている。

【００６８】一方、転送トランジスタの閾値電圧と駆動
トランジスタの閾値電圧もＳＲＡＭセルの動作安定性に
関し、重要である。転送トランジスタのチャネル長と駆
動トランジスタのチャネル長を異なるものとすると、チ
ャネル不純物濃度はそれぞれ異なるものとなるのが一般
的である。

【００６９】上述の実施例においては、転送トランジス
タに任意の抵抗値の抵抗を接続することが可能となり、
転送トランジスタのチャネル長を駆動トランジスタのチ
ャネル長より大きくする必要がなくなる。

【００７０】さらに、転送トランジスタのソース／ドレ
イン領域の不純物濃度は駆動トランジスタのソース／ド
レイン領域の不純物濃度よりも低く、ショートチャネル
効果を充分抑制することができる。このため、転送トラ
ンジスタのチャネル長を駆動トランジスタのチャネル長
よりも小さくすることも可能である。

【００７１】転送トランジスタに抵抗を接続することに
より、転送トランジスタと駆動トランジスタのチャネル
不純物濃度を同一にすることが可能となる。このため、
チャネル不純物濃度を異なるものとする場合に必要とさ
れる選択的イオン注入工程を不要とすることができる。

【００７２】図１、図２に示す実施例では、駆動用トラ
ンジスタＴｒ１、Ｔｒ２のソース領域及びドレイン領域
はＬＤＤ構造を有している。ＬＤＤ構造は、ホットエレ
クトロン効果によるＭＯＳＦＥＴの寿命低下を回避する
ためには好ましい構造である。しかし、チャネル領域に
側壁酸化物領域下のｎ^-型領域が直列に接続されるた
め、その部分の寄生抵抗の影響が無視できず、オン電流
が低下することになる。特に、負帰還が働くソース領域
でその影響が強い。従って、ホットエレクトロン効果が
問題にならないトランジスタについてはＬＤＤ構造を採
用しない方がよい。

【００７３】ＳＲＡＭセルの駆動トランジスタにおいて
は、ホットエレクトロン効果が大きな問題とならないた
め、ＬＤＤ構造を採用する必要はない。しかし、本発明
者らの考察によると、駆動トランジスタをシングルドレ
イン構造または二重拡散ドレイン構造（ＤＤＤ構造）に
すると、以下の問題点があることが判明した。

【００７４】図６に、ドレイン領域にシングルドレイン
構造を採用した駆動トランジスタのドレイン領域、チャ
ネル領域及びゲート電極の断面を示す。ｐ型シリコン基
板１００の表面の一部にゲート絶縁膜１０３を介してゲ
ート電極１０２が形成されている。シリコン基板１００
表面が露出している部分には、ゲート絶縁膜１０３の端
部からわずかにその下に入り込むようにｎ⁺型ドレイン
領域１０１が形成されている。

【００７５】通常、ｎチャネルＭＯＳＦＥＴは、ｐ型基
板１００を接地電位に接続し、ドレイン領域１０１に正
電圧を印加する。このため、ドレイン領域１０１とｐ型
基板１００との境界には空乏層１０４が形成される。

【００７６】ＭＯＳＦＥＴがオフ状態のときには、ゲー
ト電極１０２には接地電位またはこれに近い電圧が印加
される。従って、ゲート酸化膜１０３が薄くなると高不
純物濃度のドレイン領域１０１端部に空乏層が入り込
み、ゲート絶縁膜１０３との境界近傍で電界が強くな
る。このため、表面近傍でのバンド端の傾きが急峻とな
り、トンネル現象により電子正孔対が発生する。この電
子は、電界によってドレイン領域１０１に、正孔はシリ
コン基板１００の方に移動し、ドレイン〜基板間に電流
が流れる。

【００７７】この電流は、トランジスタオフ時のドレイ
ン電極と接地電位間のリーク電流となる。ＳＲＡＭセル
回路においては、スタンバイ電流の増大を意味する。ド
レイン構造がＬＤＤ構造の場合は、ドレイン領域のゲー
ト絶縁膜近傍の不純物濃度が低く電界が弱まるため、ト
ンネル現象が起こらず、リーク電流は、問題とならな
い。しかし、シングルドレイン構造またはＤＤＤ構造を
採用すると、スタンバイ電流の増大という問題が発生す
る。

【００７８】次に、スタンバイ電流の増大を防止するた
めの本発明の他の実施例について説明する。図７は、本
発明の他の実施例によるＳＲＡＭセルの図１（Ｂ）の鎖
線ＩＩ−ＩＩに沿う断面を示す。

【００７９】図７（Ａ）、図７（Ｂ）は、図２（Ａ）、
図２（Ｂ）と同様の構成を示す。ゲート絶縁膜２の膜厚
は、約１０ｎｍ、多結晶シリコン層３ａ、３ｂ、３ｃの
膜厚は約１５０ｎｍ、電極３ｂ下のｎ型領域の不純物濃
度は、１×１０²¹ｃｍ^-3、ｎ ^-型領域４ａ〜４ｄのドー
ス量は約１．５×１０¹³ｃｍ^-2である。

【００８０】次に、図７（Ｃ）に示すように、図中左側
の部分から右側のゲート電極３ｃに達するレジストマス
ク７ａを形成する。このレジストマスク７ａおよび多結
晶Ｓｉ層３をマスクとして、Ａｓをイオン注入し、駆動
トランジスタのゲート電極３ｃのソース領域側にｎ⁺型
領域８ａを形成する。図７（Ｂ）の工程で低い不純物濃
度のリン（Ｐ）、図７（Ｃ）の工程で高い不純物濃度の
砒素（Ａｓ）がドープされるので二重拡散ドレイン構造
が形成される。

【００８１】次に、図７（Ｄ）に示すように、レジスト
マスク７ａを除去した後、全面にＳｉ酸化膜９をＣＶＤ
により厚さ約１００ｎｍ堆積し、その上に図中左側の部
分から中央の接続用電極３ｂに達するレジストマスクを
形成する。

【００８２】なお、二重拡散ドレイン構造のソースは、
ｎ^-型領域を有するが、たとえこのｎ^-型領域がｎ⁺型
領域の外側に張り出してもゲート電極の下であり、チャ
ネル長は短くしても抵抗成分とはならない。

【００８３】レジストマスクをエッチングマスクとし
て、たとえばＣＨＦ₃をエッチングガスとした反応性イ
オンエッチング（ＲＩＥ）を行なうことにより、平面上
に露出したＳｉ酸化膜９を除去する。この時、多結晶Ｓ
ｉ層３ｂ、３ｃのほぼ垂直な側面上にはＳｉ酸化膜９
ｂ、９ｃが残り、側壁酸化物領域が形成される。なお、
マスクで覆われていた左側の領域には、Ｓｉ酸化膜９ａ
がそのまま残留する。

【００８４】続いて、図７（Ｅ）に示すように、電極３
ｂ、ゲート電極３ｃ、側壁酸化物領域９ｂ、９ｃ、Ｓｉ
酸化膜９ａをマスクとしてＡｓをドース量約３×１０¹⁵
ｃｍ ^-2イオン注入し、ゲート電極３ｃの両側にｎ⁺型領
域１０、１０ａを形成する。ゲート電極３ｃのドレイン
領域側（図の左側）に形成されたｎ⁺型領域１０は、Ｌ
ＤＤ構造のドレイン４ｃに連続する高不純物濃度のドレ
イン電極引出領域を形成する。

【００８５】また、ゲート電極３ｃのソース領域側（図
の右側）に形成されたｎ⁺型領域１０ａは、ｎ⁺ソース
領域８ａに連続するソース電極引出領域を形成する。こ
のように、図７（Ｃ）の工程で、ゲート電極３ｃをマス
クとして高濃度にイオン注入することにより、駆動トラ
ンジスタのソース領域はＬＤＤ構造を採らないように形
成できる。

【００８６】なお、図７（Ｂ）の工程で図には示さない
ｐチャネルトランジスタを形成する領域を覆うマスクを
延長してゲート電極３ｃの右側部分をマスクしておいて
もよい。このように、ゲート電極３ｃの右側部分をマス
クすることにより、駆動トランジスタのソース領域は、
図７（Ｃ）の工程で形成されたｎ⁺領域８ａのみとな
り、シングルドレイン構造となる。

【００８７】図７（Ｅ）に示す構造が図２（Ｅ）に示す
構造と異なる点は、駆動トランジスタのソース構造及び
ドレインの低濃度領域の不純物密度である。図７に示す
実施例によると、駆動トランジスタのドレイン構造をＬ
ＤＤ構造とし、かつソース構造をシングルドレイン構造
または二重拡散ドレイン構造とすることができる。

【００８８】このように、ソース領域をシングルドレイ
ン構造または二重拡散ドレイン構造にして、チャネル領
域とｎ⁺型ソース領域を直結することにより、トランジ
スタのオン電流の減少を抑制することができる。

【００８９】なお、図７の実施例において、周辺電子回
路のＭＯＳＦＥＴのドレイン領域については、駆動トラ
ンジスタのドレイン領域と同様に作成することによりＬ
ＤＤ構造とすることができる。

【００９０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００９１】

【発明の効果】以上説明したように、本発明によれば、
転送トランジスタと駆動トランジスタの能力比を所望の
値に設定し、かつ安定に製造することのできるＳＲＡＭ
型半導体装置が提供される。

【図面の簡単な説明】

【図１】ＳＲＡＭセル型半導体装置の等価回路図および
平面図である。

【図２】本発明の実施例による図１に示すＳＲＡＭ型半
導体装置の製造プロセスを示す断面図である。

【図３】図１に示すＳＲＡＭ型半導体装置の製造プロセ
スを示す断面図である。

【図４】ＳＲＡＭセル型半導体装置の断面図である。

【図５】ＴＦＴ負荷の構成を示す平面図および等価回路
図である。

【図６】ＭＯＳＦＥＴのドレイン領域をシングルドレイ
ン構造としたときの、リーク電流の発生原因を説明する
ためのドレイン領域、チャネル領域及びゲート電極の断
面図である。

【図７】本発明の他の実施例による図１に示すＳＲＡＭ
型半導体装置の製造プロセスを示す断面図である。

【図８】参考例による図１に示すＳＲＡＭ型半導体装置
の製造方法を示す断面図である。

【符号の説明】

Ｔｒ駆動トランジスタＱ転送トランジスタＲ抵抗Ｌ負荷Ｇゲート電極ＢＬビット線ＷＬワード線Ｘ相互接続点１ｐ^-型Ｓｉ基板２ゲート酸化膜３多結晶Ｓｉ層３ａ、３ｃゲート電極３ｂ接続用電極４ａ、４ｂ、４ｃ、４ｄｎ^-型領域７、７ａレジストマスク８ｎ型領域８ａｎ⁺型領域９ａＳｉ酸化膜９ｂ、９ｃ側壁酸化物領域１０、１０ａｎ⁺型領域１２側壁酸化物領域１３ｎ⁺型領域２１Ｓｉ酸化物層２２多結晶Ｓｉ層（ゲート電極）２３Ｓｉ酸化物層２４多結晶Ｓｉ層（ＴＦＴ電流通路領域）２５Ｓｉ酸化物層２６タングステンポリサイド層（接地線）２８ＢＰＳＧ絶縁層２９電源線３０Ａｌ層５１ｐ^-型Ｓｉ基板５２ゲート酸化膜５３ａ、５３ｃゲート電極５３ｂ接続用電極５４ａ、５４ｂ、５４ｃｎ^-型領域５５側壁酸化物領域５６レジストマスク６０ｎ⁺型領域６３不純物拡散領域１００ｐ型Ｓｉ基板１０１ｎ⁺型ドレイン領域１０２ゲート電極１０３ゲート絶縁膜１０４空乏層

Claims

【特許請求の範囲】

【請求項１】駆動トランジスタ（Ｔｒ）と負荷（Ｌ）
の直列接続を２組並列に接続した並列接続回路と、各直
列接続内の駆動トランジスタと負荷との相互接続点
（Ｘ）を互いに他の組の駆動トランジスタの制御端子
（Ｇ）に接続する配線と、各相互接続点に接続された転
送トランジスタ（Ｑ）とを有するＳＲＡＭ型半導体装置
において、前記駆動トランジスタ（Ｔｒ）と前記転送トランジスタ
（Ｑ）は、各々が半導体基板表面に画定されたチャネル
領域とチャネル領域両側のソース／ドレイン領域（Ｓ／
Ｄ）とチャネル領域上の絶縁ゲートとを有する絶縁ゲー
ト型電界効果トランジスタであり、前記転送トランジス
タは、前記駆動トランジスタのチャネル領域両側のソー
ス／ドレイン領域（Ｓ／Ｄ）よりも不純物濃度の低い抵
抗領域（Ｒ）をチャネル領域に隣接して含むＳＲＡＭ型
半導体装置。
【請求項２】さらに、前記抵抗領域の上を覆う絶縁膜
を有する請求項１記載のＳＲＡＭ型半導体装置。
【請求項３】さらに、前記駆動トランジスタと前記転
送トランジスタの間に配置され、半導体基板表面上に形
成された前記駆動トランジスタのソース／ドレイン領域
と同一導電型の多結晶半導体領域と、この多結晶半導体
領域からの不純物拡散によって形成された低抵抗領域を
含む接続領域を有する請求項２記載のＳＲＡＭ型半導体
装置。
【請求項４】前記絶縁膜は前記多結晶半導体領域上で
ほぼ垂直な側面を有し、前記駆動トランジスタの絶縁ゲ
ートはほぼ垂直な側面を有する多結晶半導体ゲート電極
と多結晶半導体ゲート電極のほぼ垂直な側面上に形成さ
れた側壁絶縁物領域を有する請求項３記載のＳＲＡＭ型
半導体装置。
【請求項５】さらに、前記絶縁膜のほぼ垂直な側面上
に形成された側壁絶縁物領域を有する請求項４記載のＳ
ＲＡＭ型半導体装置。
【請求項６】前記転送トランジスタの絶縁ゲートの幅
が前記駆動トランジスタの絶縁ゲートの幅より狭く、前
記転送トランジスタのチャネル領域の不純物濃度が前記
駆動トランジスタのチャネル領域の不純物濃度と同程度
である請求項１〜５のいずれかに記載のＳＲＡＭ型半導
体装置。
【請求項７】駆動トランジスタ（Ｔｒ）と負荷（Ｌ）
の直列接続を２組並列に接続した並列接続回路と、各直
列接続内の駆動トランジスタと負荷との相互接続点
（Ｘ）を互いに他の組の駆動トランジスタの制御端子
（Ｇ）に接続する配線と、各相互接続点に接続された転
送トランジスタ（Ｑ）とを有するＳＲＡＭ型半導体装置
において、前記駆動トランジスタ（Ｔｒ）と前記転送トランジスタ
（Ｑ）は、各々が半導体基板表面に画定されたチャネル
領域とチャネル領域両側のソース／ドレイン領域（Ｓ／
Ｄ）とチャネル領域上の絶縁ゲートとを有する絶縁ゲー
ト型電界効果トランジスタであり、前記転送トランジス
タは、前記駆動トランジスタの絶縁ゲート両側のソース
／ドレイン領域（Ｓ／Ｄ）よりも不純物濃度の低い抵抗
領域（Ｒ）を絶縁ゲートよりも外側に含み、前記抵抗領域の上は、絶縁膜で覆われているＳＲＡＭ型
半導体装置。
【請求項８】駆動トランジスタ（Ｔｒ）と負荷（Ｌ）
の直列接続を２組並列に接続した並列接続回路と、各直
列接続内の駆動トランジスタと負荷との相互接続点
（Ｘ）を互いに他の組の駆動トランジスタの制御端子
（Ｇ）に接続する配線と、各相互接続点に接続された転
送トランジスタ（Ｑ）とを有するＳＲＡＭ型半導体装置
において、前記駆動トランジスタ（Ｔｒ）と前記転送トランジスタ
（Ｑ）は、各々が半導体基板表面に画定されたチャネル
領域とチャネル領域両側のソース／ドレイン領域（Ｓ／
Ｄ）とチャネル領域上の絶縁ゲートとを有する絶縁ゲー
ト型電界効果トランジスタであり、前記駆動トランジスタのソース／ドレイン領域のうち、
一方の領域がＬＤＤ構造を有し、他方の領域がシングル
ドレイン構造または二重拡散ドレイン構造を有し、前記転送トランジスタは、前記駆動トランジスタのチャ
ネル領域に接する前記他方の領域よりも不純物濃度の低
い抵抗領域（Ｒ）をチャネル領域に隣接して含むＳＲＡ
Ｍ型半導体装置。
【請求項９】さらに、前記抵抗領域の上を覆う絶縁膜
を有する請求項８記載のＳＲＡＭ型半導体装置。
【請求項１０】前記駆動トランジスタの前記他方の領
域は、チャネル領域に接するように形成された第１の不
純物濃度を有する第１の領域を絶縁ゲート電極の外側に
含み、該第１の不純物濃度よりも高濃度の第２の不純物
濃度を有し該第１の領域に隣接して形成された第２の領
域とを含む請求項８または９記載のＳＲＡＭ型半導体装
置。
【請求項１１】第１導電型の半導体基板表面にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に転送トランジスタのゲート電極と
駆動トランジスタのゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板表面に第
２導電型の不純物を低濃度に導入する工程と、少なくとも前記転送トランジスタのゲート電極に隣接す
る領域を覆い、前記駆動トランジスタのゲート電極に隣
接する領域は露出する絶縁物マスクを形成する工程と、前記絶縁物マスクを介して半導体基板表面に前記低濃度
より濃い高濃度の不純物を導入する工程とを有するＳＲ
ＡＭ型半導体装置の製造方法。
【請求項１２】前記高濃度不純物導入工程の前に、前記低濃度と前記高濃度の中間の中濃度の不純物を前記
半導体基板表面へ導入する工程と、前記半導体基板表面上の段差部に側壁絶縁物領域を形成
する工程とを有する請求項１１記載のＳＲＡＭ型半導体
装置の製造方法。
【請求項１３】前記ゲート絶縁膜形成工程の後に前記
半導体基板表面に第１導電型不純物を均一濃度で導入す
る工程を有する請求項１２記載のＳＲＡＭ型半導体装置
の製造方法。
【請求項１４】第１導電型の半導体基板表面にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に転送トランジスタのゲート電極と
駆動トランジスタのゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板表面に第
２導電型の不純物を低濃度に導入する工程と、少なくとも前記転送トランジスタのゲート電極に隣接す
る領域及び前記駆動トランジスタのゲート電極に隣接す
る領域のうちドレイン領域となる領域を覆い、前記駆動
トランジスタのゲート電極に隣接する領域のうちソース
領域となる領域は露出するマスクを形成する工程と、前記マスクを介して半導体基板表面に前記低濃度より濃
い高濃度の不純物を導入する工程と前記マスクを除去
し、前記ゲート電極の側壁上に絶縁領域を形成する工程
と、少なくとも前記転送トランジスタのゲート電極に隣接す
る領域を覆い、少なくとも前記駆動トランジスタのゲー
ト電極に隣接する領域のうちドレイン領域となる領域は
露出する絶縁物マスクを形成する工程と、前記絶縁物マスクを介して半導体基板表面に前記低濃度
より濃い高濃度の不純物を導入する工程とを有するＳＲ
ＡＭ型半導体装置の製造方法。
【請求項１５】前記ゲート電極を形成する工程の後
に、前記駆動トランジスタのゲート電極に隣接する領域
のうちソース領域となる領域を覆うマスクを形成する工
程を含む請求項１４記載のＳＲＡＭ型半導体装置の製造
方法。