JPH06252392A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH06252392A JPH06252392A JP3969193A JP3969193A JPH06252392A JP H06252392 A JPH06252392 A JP H06252392A JP 3969193 A JP3969193 A JP 3969193A JP 3969193 A JP3969193 A JP 3969193A JP H06252392 A JPH06252392 A JP H06252392A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】電界効果トランジスタの使用時に生じるドレイ
ン領域近傍のホットキャリア発生を抑えて素子の信頼性
を改善する。 【構成】電界効果トランジスタにおいて、ゲート電極１
１Ａ下の半導体基板内部に生じるチャネル領域１４Ａの
全体の幅またはその一部の幅を、少なくともソース領域
１２Ａまたはドレイン領域１３Ａの一方の幅より短くす
ることにより、キャリアの通過する断面積を半導体基板
内部の位置により変化させて、ドレイン領域１３Ａ近傍
の高い内部電界を緩和してホットキャリアによる電界効
果トランジスタの劣化を防ぐ。
ン領域近傍のホットキャリア発生を抑えて素子の信頼性
を改善する。 【構成】電界効果トランジスタにおいて、ゲート電極１
１Ａ下の半導体基板内部に生じるチャネル領域１４Ａの
全体の幅またはその一部の幅を、少なくともソース領域
１２Ａまたはドレイン領域１３Ａの一方の幅より短くす
ることにより、キャリアの通過する断面積を半導体基板
内部の位置により変化させて、ドレイン領域１３Ａ近傍
の高い内部電界を緩和してホットキャリアによる電界効
果トランジスタの劣化を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
構造に関するものである。
構造に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ、特にＭＯＳＦＥ
Ｔは集積回路の高集積化、高性能化の進行に伴なって微
細化が進められてきたが、素子のチャネル方向には１０
5 Ｖ／ｃｍ以上の内部電界が加わるようになると、電子
の離脱現象を引き起こし、その際に発生する高エネルギ
ーを持った電子及び正孔が電界効果トランジスタのゲー
ト絶縁膜に注入されて補獲され、しきい値電圧の変動や
伝達コンダクタンスの劣化といった経時変化を生じさせ
て問題になっている。
Ｔは集積回路の高集積化、高性能化の進行に伴なって微
細化が進められてきたが、素子のチャネル方向には１０
5 Ｖ／ｃｍ以上の内部電界が加わるようになると、電子
の離脱現象を引き起こし、その際に発生する高エネルギ
ーを持った電子及び正孔が電界効果トランジスタのゲー
ト絶縁膜に注入されて補獲され、しきい値電圧の変動や
伝達コンダクタンスの劣化といった経時変化を生じさせ
て問題になっている。
【０００３】図６（ａ）はＮチャネルＭＯＳＦＥＴの平
面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図（ドレ
イン電圧Ｖｄ、ゲート電圧Ｖｇを印加したときのチャネ
ル領域も併せ図示）、図６（ｃ）はチャネル領域の概略
を示す斜視図である。
面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図（ドレ
イン電圧Ｖｄ、ゲート電圧Ｖｇを印加したときのチャネ
ル領域も併せ図示）、図６（ｃ）はチャネル領域の概略
を示す斜視図である。
【０００４】図６（ａ）に示す従来の構造のＮチャネル
ＭＯＳＦＥＴを使用する場合、ピンチオフの状態が生じ
て図６（ｂ）の断面図のようにチャネル領域１４ではソ
ース領域１２からドレイン領域１３に近ずくに従って、
ゲート電圧Ｖｇとドレイン電圧Ｖｄの相互作用により反
転層（１４）の深さが浅くなり、図６（ｃ）に示すよう
にキャリアの通過するチャネル領域の断面積は小さくな
りさらにはドレイン領域の近傍ではピンチオフ領域が発
生して内部電界を高くする。その結果としてドレイン領
域近傍でキャリアは高い内部電界により高エネルギーを
得てゲート絶縁膜１７に注入されたり、電子の離脱現象
を引き起こし、その際に発生する高エネルギーを持った
電子及び正孔がゲート絶縁膜１７に注入されて補獲さ
れ、しきい値電圧の変動や伝達コンダクタンスの経時劣
化を生じさせる。
ＭＯＳＦＥＴを使用する場合、ピンチオフの状態が生じ
て図６（ｂ）の断面図のようにチャネル領域１４ではソ
ース領域１２からドレイン領域１３に近ずくに従って、
ゲート電圧Ｖｇとドレイン電圧Ｖｄの相互作用により反
転層（１４）の深さが浅くなり、図６（ｃ）に示すよう
にキャリアの通過するチャネル領域の断面積は小さくな
りさらにはドレイン領域の近傍ではピンチオフ領域が発
生して内部電界を高くする。その結果としてドレイン領
域近傍でキャリアは高い内部電界により高エネルギーを
得てゲート絶縁膜１７に注入されたり、電子の離脱現象
を引き起こし、その際に発生する高エネルギーを持った
電子及び正孔がゲート絶縁膜１７に注入されて補獲さ
れ、しきい値電圧の変動や伝達コンダクタンスの経時劣
化を生じさせる。
【０００５】この高エネルギー・キャリアの悪影響への
対策として、素子内の高電界を抑制する為に、トランジ
スタ内部のドレイン領域近傍の電界を弱める２重ドレイ
ン構造やＬＤＤ構造（ライトリィ・ドープト・ドレイン
構造）及び埋め込みチャネル構造等の電界効果トランジ
スタの半導体基板内部の不純物の濃度プロファイルが検
討されている。
対策として、素子内の高電界を抑制する為に、トランジ
スタ内部のドレイン領域近傍の電界を弱める２重ドレイ
ン構造やＬＤＤ構造（ライトリィ・ドープト・ドレイン
構造）及び埋め込みチャネル構造等の電界効果トランジ
スタの半導体基板内部の不純物の濃度プロファイルが検
討されている。
【０００６】ＬＤＤ構造のＭＯＳＦＥＴは次のようにし
て形成される。
て形成される。
【０００７】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板１６の活性領域の表面にゲート酸化膜１７を形
成し、ゲート電極１７を形成する。
コン基板１６の活性領域の表面にゲート酸化膜１７を形
成し、ゲート電極１７を形成する。
【０００８】次に、図７（ｂ）に示すように、イオン注
入法によりｎ- 型ソース領域１２−１，ｎ- 型ドレイン
領域１３−１を形成し、側壁スペーサ１９を形成し、犠
牲酸化シリコン膜２０を形成する。
入法によりｎ- 型ソース領域１２−１，ｎ- 型ドレイン
領域１３−１を形成し、側壁スペーサ１９を形成し、犠
牲酸化シリコン膜２０を形成する。
【０００９】次に、図７（ｃ）に示すように、イオン注
入法によりｎ+ 型ソース領域１２−２およびｎ+ 型ドレ
イン領域１３−２を形成し、犠牲酸化シリコン膜２０を
除去する。
入法によりｎ+ 型ソース領域１２−２およびｎ+ 型ドレ
イン領域１３−２を形成し、犠牲酸化シリコン膜２０を
除去する。
【００１０】しかし、トランジスタの半導体基板内部の
不純物の濃度プロファイルをＬＤＤ構造等にすると、動
作電流が減少する問題が生じる。トランジスタの半導体
基板内部の不純物プロファイルの最適化は、トランジス
タとしてのスイッチング特性と長期信頼性という二つの
要素を考慮して不純物プロファイルを設計することの困
難さと、半導体基板内部に設計に従った不純物を配置す
るプロセス上の困難さとから、非常に難しいうえに、も
しそれが可能であるとしても製造工程は複雑であり、製
造工程数が多くなる。
不純物の濃度プロファイルをＬＤＤ構造等にすると、動
作電流が減少する問題が生じる。トランジスタの半導体
基板内部の不純物プロファイルの最適化は、トランジス
タとしてのスイッチング特性と長期信頼性という二つの
要素を考慮して不純物プロファイルを設計することの困
難さと、半導体基板内部に設計に従った不純物を配置す
るプロセス上の困難さとから、非常に難しいうえに、も
しそれが可能であるとしても製造工程は複雑であり、製
造工程数が多くなる。
【００１１】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＦＥＴでは、高エネルギー・キャリアによる悪影響を抑
止して長期信頼性を確保することは困難になってきてい
るという問題がある。
ＦＥＴでは、高エネルギー・キャリアによる悪影響を抑
止して長期信頼性を確保することは困難になってきてい
るという問題がある。
【００１２】本発明の目的は、電界効果トランジスタに
於いて、半導体基板内部の不純物領域の構造の操作をお
こなわずに、ドレイン領域近傍の電界を弱めることがで
きる電界効果トランジスタの構造を提供することにあ
る。
於いて、半導体基板内部の不純物領域の構造の操作をお
こなわずに、ドレイン領域近傍の電界を弱めることがで
きる電界効果トランジスタの構造を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、一定距離を有して対向する一対のソース・ド
レイン領域を含み、チャネル領域の幅が前記ソース・ド
レイン領域のうち少なくともドレイン領域とみなせる側
に接する部分より狭い部分を有しているというものであ
る。
ジスタは、一定距離を有して対向する一対のソース・ド
レイン領域を含み、チャネル領域の幅が前記ソース・ド
レイン領域のうち少なくともドレイン領域とみなせる側
に接する部分より狭い部分を有しているというものであ
る。
【００１４】
【作用】チャネル領域の幅がドレイン側で最大寸法を有
しているのでドレイン領域近傍で断面積が大きくソース
・ドレイン領域の構造とは独立に内部電界を緩和でき
る。
しているのでドレイン領域近傍で断面積が大きくソース
・ドレイン領域の構造とは独立に内部電界を緩和でき
る。
【００１５】
【実施例】図１（ａ）は本発明の一実施例を示す平面
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線における断面模
式図、図１（ｃ）は動作時のチャネル領域の形状を概略
的に示す斜視図である。
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線における断面模
式図、図１（ｃ）は動作時のチャネル領域の形状を概略
的に示す斜視図である。
【００１６】まず、この実施例の製造方法について説明
する。
する。
【００１７】図２（ａ）に示すように、Ｐ型シリコン基
板１ｂの表面に、位置により素子領域となる部分の幅が
異なる素子分離フィールド絶縁膜１５Ａを形成する。次
に図２（ｂ）に示すように、素子分離フィールド絶縁膜
１５Ａの形成されていないＰ型シリコン基板１ｂの表面
にゲート酸化膜１７Ａを形成し、素子分離フィールド絶
縁膜１５Ａと位置により幅の異なるゲート酸化膜１７Ａ
の上部にゲート電極１１Ａを形成する。次に素子分離フ
ィールド絶縁膜１５Ａとゲート電極１１Ａとをマスクに
してソース領域およびドレイン領域となる不純物をイオ
ン注入し、こうして形成されたソース領域およびドレイ
ン領域にそれぞれ接続するソース電極１８Ａｓおよびド
レイン電極１８Ａｄを、図２（ｃ）に示すように、形成
する。
板１ｂの表面に、位置により素子領域となる部分の幅が
異なる素子分離フィールド絶縁膜１５Ａを形成する。次
に図２（ｂ）に示すように、素子分離フィールド絶縁膜
１５Ａの形成されていないＰ型シリコン基板１ｂの表面
にゲート酸化膜１７Ａを形成し、素子分離フィールド絶
縁膜１５Ａと位置により幅の異なるゲート酸化膜１７Ａ
の上部にゲート電極１１Ａを形成する。次に素子分離フ
ィールド絶縁膜１５Ａとゲート電極１１Ａとをマスクに
してソース領域およびドレイン領域となる不純物をイオ
ン注入し、こうして形成されたソース領域およびドレイ
ン領域にそれぞれ接続するソース電極１８Ａｓおよびド
レイン電極１８Ａｄを、図２（ｃ）に示すように、形成
する。
【００１８】このようにして形成されたＮチャネルＭＯ
ＳＦＥＴにゲート電圧Ｖｇ及びドレイン電圧Ｖｄを印加
すると図１（ｂ）に示すように従来構造のＮチャネルＭ
ＯＳＦＥＴと同じく、ソース領域１２Ａからドレイン領
域１３Ａに近ずくに従ってチャネル領域の反転層１４Ａ
の深さは浅くなる。しかし、図１（ｃ）に示すようにチ
ャネル領域１４Ａの幅をドレイン領域１３Ａ近傍におい
て広げることにより断面積が大きくなっている。
ＳＦＥＴにゲート電圧Ｖｇ及びドレイン電圧Ｖｄを印加
すると図１（ｂ）に示すように従来構造のＮチャネルＭ
ＯＳＦＥＴと同じく、ソース領域１２Ａからドレイン領
域１３Ａに近ずくに従ってチャネル領域の反転層１４Ａ
の深さは浅くなる。しかし、図１（ｃ）に示すようにチ
ャネル領域１４Ａの幅をドレイン領域１３Ａ近傍におい
て広げることにより断面積が大きくなっている。
【００１９】ＭＯＳＦＥＴはピンチオフ状態で用いられ
るのでドレイン領域近傍に高抵抗領域ができる。チャネ
ル領域に沿ってドレイン領域側に近づくほど抵抗は大き
くなる結果、ドレイン領域近傍に高電界が生じる。ＭＯ
ＳＦＥＴのコンダクタンスはチャネル幅に比例するの
で、ドレイン領域近傍でチャネル幅を広くすることによ
りドレイン領域近傍での電界の強さを緩和できる。
るのでドレイン領域近傍に高抵抗領域ができる。チャネ
ル領域に沿ってドレイン領域側に近づくほど抵抗は大き
くなる結果、ドレイン領域近傍に高電界が生じる。ＭＯ
ＳＦＥＴのコンダクタンスはチャネル幅に比例するの
で、ドレイン領域近傍でチャネル幅を広くすることによ
りドレイン領域近傍での電界の強さを緩和できる。
【００２０】このように本発明ではゲート電極下のチャ
ネル領域の形状を部分的に変形することにより断面積を
変えて、ドレイン領域近傍の高電界を、半導体基板内部
の不純物濃度の操作を行わないで緩和できる。
ネル領域の形状を部分的に変形することにより断面積を
変えて、ドレイン領域近傍の高電界を、半導体基板内部
の不純物濃度の操作を行わないで緩和できる。
【００２１】なお、ＰチャネルＭＯＳＦＥＴについても
同様の効果がある。
同様の効果がある。
【００２２】図３（ａ）は本発明の一実施例をＬＤＤ構
造を有するＮチャネルＭＯＳＦＥＴに適用した例を示す
平面図、図３（ｂ）は図３（ａ）のＮチャネルＭＯＳＦ
ＥＴとドレイン電流が等しくなる寸法を有する普通のＬ
ＤＤ構造を有するＮチャネルＭＯＳＦＥＴの平面図、図
３（ｃ）は図３（ａ）の断面図、図４は図３（ａ）及び
図３（ｂ）でそれぞれ示される本発明のＭＯＳＥＴの内
部電界の強さ分布のシミュレーション結果を示す特性図
である。
造を有するＮチャネルＭＯＳＦＥＴに適用した例を示す
平面図、図３（ｂ）は図３（ａ）のＮチャネルＭＯＳＦ
ＥＴとドレイン電流が等しくなる寸法を有する普通のＬ
ＤＤ構造を有するＮチャネルＭＯＳＦＥＴの平面図、図
３（ｃ）は図３（ａ）の断面図、図４は図３（ａ）及び
図３（ｂ）でそれぞれ示される本発明のＭＯＳＥＴの内
部電界の強さ分布のシミュレーション結果を示す特性図
である。
【００２３】図３（ａ），（ｃ）において、ゲート酸化
膜の厚さは８ｎｍ、側壁スペーサ１９Ａの幅は０．１μ
ｍである。１６ＡはＮ型シリコン基板にボロンを７０ｋ
ｅＶで１．５×１０13／ｃｍ2 注入したのち１２００
℃、２時間の熱処理を行なって形成したＰウェルであ
る。ｎ- 型ソース領域１２Ａ−１、ｎ- 型ドレイン領域
１３Ａ−１を形成するためリンを４０ｋｅＶで２．０×
１０13／ｃｍ2 注入し、ｎ+ 型ソース領域１２Ａ−２、
ｎ+ 型ドレイン領域１３Ａ−２を形成するためヒ素を５
０ｋｅＶで４×１０15／ｃｍ2 注入し、８５０℃、３０
分の熱処理を行なった。ゲート電極の幅（ゲート長）は
０．４μｍである。
膜の厚さは８ｎｍ、側壁スペーサ１９Ａの幅は０．１μ
ｍである。１６ＡはＮ型シリコン基板にボロンを７０ｋ
ｅＶで１．５×１０13／ｃｍ2 注入したのち１２００
℃、２時間の熱処理を行なって形成したＰウェルであ
る。ｎ- 型ソース領域１２Ａ−１、ｎ- 型ドレイン領域
１３Ａ−１を形成するためリンを４０ｋｅＶで２．０×
１０13／ｃｍ2 注入し、ｎ+ 型ソース領域１２Ａ−２、
ｎ+ 型ドレイン領域１３Ａ−２を形成するためヒ素を５
０ｋｅＶで４×１０15／ｃｍ2 注入し、８５０℃、３０
分の熱処理を行なった。ゲート電極の幅（ゲート長）は
０．４μｍである。
【００２４】図４から明らかなように、ドレイン領域近
傍の内部電界の強さは５０〜７０％に低くなっている。
傍の内部電界の強さは５０〜７０％に低くなっている。
【００２５】このように、本発明はチャネル領域の平面
形状を変えるだけでドレイン領域近傍の電界の強さを低
くすることができるので、ＬＤＤ構造等の複雑なＭＯＳ
ＦＥＴに適用することができ、これらのＭＯＳＦＥＴが
本来有している電界緩和を一層改善することができる。
形状を変えるだけでドレイン領域近傍の電界の強さを低
くすることができるので、ＬＤＤ構造等の複雑なＭＯＳ
ＦＥＴに適用することができ、これらのＭＯＳＦＥＴが
本来有している電界緩和を一層改善することができる。
【００２６】図５は本発明による電界効果トランジスタ
のチャネル領域の形状の変形例の構成を示す平面図であ
る。なお、図面にはチャネル領域の形状のみを示す。上
述した実施例に基き、図５（ａ）におけるチャネル領域
の幅Ｙと幅Ｗの比率、またはチャネル領域の長さＬと長
さＸとの比率を変えることによりドレイン領域近傍の高
内部電界を緩和することができるが、図５（ｂ）や
（ｃ）のチャネル領域の形状にしてドレイン領域近傍の
高内部電界を緩和することもできる。なお、これまでに
説明した本発明におけるチャネル領域はソース領域側と
ドレイン領域側に対して対称な構造をしているが、図５
（ｄ）に示すように、ドレイン領域側となる一方のチャ
ネル領域の幅のみを広くしてもよいことは明らかでき
る。
のチャネル領域の形状の変形例の構成を示す平面図であ
る。なお、図面にはチャネル領域の形状のみを示す。上
述した実施例に基き、図５（ａ）におけるチャネル領域
の幅Ｙと幅Ｗの比率、またはチャネル領域の長さＬと長
さＸとの比率を変えることによりドレイン領域近傍の高
内部電界を緩和することができるが、図５（ｂ）や
（ｃ）のチャネル領域の形状にしてドレイン領域近傍の
高内部電界を緩和することもできる。なお、これまでに
説明した本発明におけるチャネル領域はソース領域側と
ドレイン領域側に対して対称な構造をしているが、図５
（ｄ）に示すように、ドレイン領域側となる一方のチャ
ネル領域の幅のみを広くしてもよいことは明らかでき
る。
【００２７】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタは、ゲート電極下のチャネル領域の幅がド
レイン領域側で最大寸法を有しているので、ドレイン領
域近傍の内部電界の強さを緩和することができ、電界効
果トランジスタの経時劣化を大きく抑制することができ
る。
トランジスタは、ゲート電極下のチャネル領域の幅がド
レイン領域側で最大寸法を有しているので、ドレイン領
域近傍の内部電界の強さを緩和することができ、電界効
果トランジスタの経時劣化を大きく抑制することができ
る。
【００２８】本発明による電界効果トランジスタのドレ
イン領域における高内部電界の緩和手段は、半導体基板
内部の不純物の濃度プロファイルを操作するものでない
ので、本発明による電界効果トランジスタの製造方法お
よび構造設計の最適化は簡単であり、本発明による電界
効果トランジスタの構造によってドレイン領域近傍の高
内部電界を十分緩和できるが、従来の半導体基板内部の
不純物の濃度プロファイルを操作することによる高内部
電界緩和手段とあわせて適用することもできる。
イン領域における高内部電界の緩和手段は、半導体基板
内部の不純物の濃度プロファイルを操作するものでない
ので、本発明による電界効果トランジスタの製造方法お
よび構造設計の最適化は簡単であり、本発明による電界
効果トランジスタの構造によってドレイン領域近傍の高
内部電界を十分緩和できるが、従来の半導体基板内部の
不純物の濃度プロファイルを操作することによる高内部
電界緩和手段とあわせて適用することもできる。
【図１】本発明の一実施例を示す平面図（図１
（ａ））、断面図（図１（ｂ））およびチャネル領域の
斜視図である。
（ａ））、断面図（図１（ｂ））およびチャネル領域の
斜視図である。
【図２】一実施例の製造方法の説明のための（ａ）〜
（ｃ）に分図して示す工程順斜視図である。
（ｃ）に分図して示す工程順斜視図である。
【図３】一実施例を適用したＬＤＤ構造のＭＯＳＦＥＴ
の平面図（図３（ａ））、通常のＬＤＤ構造のＭＯＳＦ
ＥＴの平面図（図３（ｂ））および前者の断面図（図３
（ｃ））である。
の平面図（図３（ａ））、通常のＬＤＤ構造のＭＯＳＦ
ＥＴの平面図（図３（ｂ））および前者の断面図（図３
（ｃ））である。
【図４】一実施例および従来例における内部電界の強さ
分布を示す特性図である。
分布を示す特性図である。
【図５】一実施例の各種の変形を示す平面図である。
【図６】従来のＮチャネルＭＯＦＥＴの平面図（図６
（ａ））、断面図（図６（ｂ））およびチャネル領域の
斜視図（図６（ｃ））である。
（ａ））、断面図（図６（ｂ））およびチャネル領域の
斜視図（図６（ｃ））である。
【図７】従来のＬＤＤ構造のＮチャネルＭＯＳＦＥＴの
製造方法の説明のための（ａ）〜（ｃ）に分図して示す
工程順断面図である。
製造方法の説明のための（ａ）〜（ｃ）に分図して示す
工程順断面図である。
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ ゲート電極 １２，１２Ａ ソース領域 １２−１，１２Ａ−１ ｎ- 型ソース領域 １２−２，１２Ａ−２ ｎ+ 型ソース領域 １３，１３Ａ ドレイン領域 １３−１，１３Ａ−１ ｎ- 型ドレイン領域 １３−２，１３Ａ−２ ｎ+ 型ドレイン領域 １４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ チャネル領
域 １５，１５Ａ フィールド絶縁膜 １６，１６Ａ Ｐ型シリコン基板（又はＰウェル） １７，１７Ａ ゲート酸化膜 １８Ａｄ ドレイン電極 １８Ａｓ ソース電極 １９，１９Ａ 側壁スペーサ ２０ 犠牲酸化膜
域 １５，１５Ａ フィールド絶縁膜 １６，１６Ａ Ｐ型シリコン基板（又はＰウェル） １７，１７Ａ ゲート酸化膜 １８Ａｄ ドレイン電極 １８Ａｓ ソース電極 １９，１９Ａ 側壁スペーサ ２０ 犠牲酸化膜
Claims (1)
- 【請求項１】 一定距離を有して対向する一対のソース
・ドレイン領域を含み、チャネル領域の幅が前記ソース
・ドレイン領域のうち少なくともドレイン領域とみなせ
る側に接する部分より狭い部分を有していることを特徴
とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3969193A JPH06252392A (ja) | 1993-03-01 | 1993-03-01 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3969193A JPH06252392A (ja) | 1993-03-01 | 1993-03-01 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252392A true JPH06252392A (ja) | 1994-09-09 |
Family
ID=12560076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3969193A Pending JPH06252392A (ja) | 1993-03-01 | 1993-03-01 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076658A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157291A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | |
| JPS5548973A (en) * | 1978-09-30 | 1980-04-08 | Toshiba Corp | Semiconductor memory device |
| JPS6058674A (ja) * | 1983-09-12 | 1985-04-04 | Toshiba Corp | Ｍｏｓ型トランジスタ |
-
1993
- 1993-03-01 JP JP3969193A patent/JPH06252392A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157291A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960206 |