JPH0625785B2 - 計測装置 - Google Patents
計測装置Info
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- JPH0625785B2 JPH0625785B2 JP59017304A JP1730484A JPH0625785B2 JP H0625785 B2 JPH0625785 B2 JP H0625785B2 JP 59017304 A JP59017304 A JP 59017304A JP 1730484 A JP1730484 A JP 1730484A JP H0625785 B2 JPH0625785 B2 JP H0625785B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号の周波数もしくは位相の基準値から
の偏位量を計測し、計測値をアナログ値に変換して出力
する計測装置とりわけ、ＶＴＲ，オーディオ機器等のサ
ーボ回路の周波数・電圧変換器，あるいは位相・電圧変
換器として有用な計測装置に関するものである。
の偏位量を計測し、計測値をアナログ値に変換して出力
する計測装置とりわけ、ＶＴＲ，オーディオ機器等のサ
ーボ回路の周波数・電圧変換器，あるいは位相・電圧変
換器として有用な計測装置に関するものである。
従来例の構成とその問題点 ディジタル手法を用いた測定装置は、アナログ手法を用
いた測定装置に比べ、正確であること、経時変化がない
こと、あるいは量産時に特性のばらつきが少なく、調整
が簡易であるなどの利点を有しており、このことからそ
の利用度が急激に高まっている。第１図はディジタル手
法による従来例の計測装置の構成を示すブロック図であ
る。図中、１は入力信号の周波数もしくは位相の基準値
からの偏位量を計測するＮ段のカウンタで、このカウン
タにはカウンタの初期状態を決めるプリセットデータ
(d)とプリセットデータをカウンタにセットするリセッ
ト信号(PR)が印加されるとともに、さらにカウント動作
を進めるクロック信号(CL)とクロック入力を禁止するク
ロック制御信号(C1)がＡＮＤゲート２を介し印加されて
いる。カウンタ１の出力データ(e),(f)はそれぞれゲー
ト列３とデコーダ４に供給され、デコーダ４ではデータ
(f)の値に依存したゲート制御信号(C2),(C3)が発生しゲ
ート列３と５に印加され、ゲート列３に供給された出力
データ(e)はゲート列３およびゲート列５を通り、出力
データ(h)となってＭ段のレジスタ６に供給される。Ｍ
段のレジスタ６には被測定信号から作成されるラッチ信
号(LA)が印加されており、計測値が一定期間記憶され
る。この記憶内容は出力データ(i)としてディジタル・
アナログ変換器７に供給され、アナログ値として出力さ
れる。以上、第１図の概略を説明したが、第１図で示し
た計測装置の各部の信号波形とタイミングを示す第２図
を参照して計測装置の動作について詳しく説明する。
いた測定装置に比べ、正確であること、経時変化がない
こと、あるいは量産時に特性のばらつきが少なく、調整
が簡易であるなどの利点を有しており、このことからそ
の利用度が急激に高まっている。第１図はディジタル手
法による従来例の計測装置の構成を示すブロック図であ
る。図中、１は入力信号の周波数もしくは位相の基準値
からの偏位量を計測するＮ段のカウンタで、このカウン
タにはカウンタの初期状態を決めるプリセットデータ
(d)とプリセットデータをカウンタにセットするリセッ
ト信号(PR)が印加されるとともに、さらにカウント動作
を進めるクロック信号(CL)とクロック入力を禁止するク
ロック制御信号(C1)がＡＮＤゲート２を介し印加されて
いる。カウンタ１の出力データ(e),(f)はそれぞれゲー
ト列３とデコーダ４に供給され、デコーダ４ではデータ
(f)の値に依存したゲート制御信号(C2),(C3)が発生しゲ
ート列３と５に印加され、ゲート列３に供給された出力
データ(e)はゲート列３およびゲート列５を通り、出力
データ(h)となってＭ段のレジスタ６に供給される。Ｍ
段のレジスタ６には被測定信号から作成されるラッチ信
号(LA)が印加されており、計測値が一定期間記憶され
る。この記憶内容は出力データ(i)としてディジタル・
アナログ変換器７に供給され、アナログ値として出力さ
れる。以上、第１図の概略を説明したが、第１図で示し
た計測装置の各部の信号波形とタイミングを示す第２図
を参照して計測装置の動作について詳しく説明する。
先ず、カウンタ１の初期状態を決めるためプリセット信
号(PR)が印加され、カウンタ１にプリセット値(NP)がセ
ットされる。この時、クロック制御信号(C1)はカウンタ
１の誤動作を防止するため、クロック信号(CL)のカウン
タ１への入力を禁止する。プリセットが完了すると、ク
ロック制御信号(C1)によるクロック入力の禁止が解け、
カウンタ１はクロック信号(CL)をカウントし、Ｎビット
のカウンタ１の出力データは(f)のように時系列的に変
化する。(f)の右下がりの傾斜部は、カウンタ１出力の
デジタル的な変化量をアナログ的に表現している。カウ
ントデータ(e)はカウントデータ(f)の下位Ｍビットデー
タであり、クロック信号(CL)を2Nカウントするごとに同
じ値を繰り返す。ゲート制御信号(C2)はカウンタの値が
(NH)より大きい期間低レベル“Ｌ”となる信号であり、
一方、ゲート制御信号(C3)はカウンタの値が(NL)より小
さくなる期間低レベル“Ｌ”となる信号である。これら
のゲート制御信号(C2),(C3)はカウンタ１の出力データ
(f)を一致ゲート等でデコードすることにより容易に得
られる。ゲート列５の出力データ(h)はゲート制御信号
(C2)が“Ｌ”の期間には(NH)に、また、ゲート制御信号
(C3)が“Ｌ”の期間には(NL)に固定され、(C1)と(C2)が
共に高レベル“Ｈ”の期間のみカウンタの出力データが
そのまま出力データ(h)として出力される。ラッチ信号
(LA)は被測定信号から作成されるインパルス性の信号で
あり、このインパルスの到来毎にその時点の出力データ
(h)の値がレジスタ６に記憶され、Ｄ・Ａ変換器７を介
してアナログ値として出力される。この出力値はプリセ
ット信号(PR)の印加時からラッチ信号(LA)の到来時まで
の時間を計測したものであり、特にゲート制御信号
(C2),(C3)でカウント値をクリップして変換する方法
は、計測値がある範囲〔第２図ではゲート制御信号
(C2),(C3)が共に“Ｈ”の期間〕に限られている場合、
計測用のカウンタ１のビット数“Ｎ”に比べてビット数
が少ない“Ｍ”ビットＤ−Ａ変換器７で、カウンタの１
ＬＳＢの精度まで変換が可能となる。ところで、第１図
で示す構成の計測装置を実現する場合、ゲート列をＮＡ
ＮＤゲートあるいはＮＯＲゲート等を用いて構成するこ
とが考えられる。しかしながら、このゲート列は各ビッ
トのデータを強制的に変えるものであるため、全ビット
にそれぞれゲートが必要となる。例えば、第１図の計測
装置ではゲート列３と５を構成するために、２×Ｍ個の
ゲートが必要となる。したがって、回路構成が複雑にな
ることが避けられず、特に、全体を集積回路化した場
合、ゲート数の増加によりチップサイズが大きくなるこ
と、歩留りが低下することなどの不都合が生じる。ま
た、電気的性能の面では、ゲートの増加により電力消費
が増大する不都合が生じる。
号(PR)が印加され、カウンタ１にプリセット値(NP)がセ
ットされる。この時、クロック制御信号(C1)はカウンタ
１の誤動作を防止するため、クロック信号(CL)のカウン
タ１への入力を禁止する。プリセットが完了すると、ク
ロック制御信号(C1)によるクロック入力の禁止が解け、
カウンタ１はクロック信号(CL)をカウントし、Ｎビット
のカウンタ１の出力データは(f)のように時系列的に変
化する。(f)の右下がりの傾斜部は、カウンタ１出力の
デジタル的な変化量をアナログ的に表現している。カウ
ントデータ(e)はカウントデータ(f)の下位Ｍビットデー
タであり、クロック信号(CL)を2Nカウントするごとに同
じ値を繰り返す。ゲート制御信号(C2)はカウンタの値が
(NH)より大きい期間低レベル“Ｌ”となる信号であり、
一方、ゲート制御信号(C3)はカウンタの値が(NL)より小
さくなる期間低レベル“Ｌ”となる信号である。これら
のゲート制御信号(C2),(C3)はカウンタ１の出力データ
(f)を一致ゲート等でデコードすることにより容易に得
られる。ゲート列５の出力データ(h)はゲート制御信号
(C2)が“Ｌ”の期間には(NH)に、また、ゲート制御信号
(C3)が“Ｌ”の期間には(NL)に固定され、(C1)と(C2)が
共に高レベル“Ｈ”の期間のみカウンタの出力データが
そのまま出力データ(h)として出力される。ラッチ信号
(LA)は被測定信号から作成されるインパルス性の信号で
あり、このインパルスの到来毎にその時点の出力データ
(h)の値がレジスタ６に記憶され、Ｄ・Ａ変換器７を介
してアナログ値として出力される。この出力値はプリセ
ット信号(PR)の印加時からラッチ信号(LA)の到来時まで
の時間を計測したものであり、特にゲート制御信号
(C2),(C3)でカウント値をクリップして変換する方法
は、計測値がある範囲〔第２図ではゲート制御信号
(C2),(C3)が共に“Ｈ”の期間〕に限られている場合、
計測用のカウンタ１のビット数“Ｎ”に比べてビット数
が少ない“Ｍ”ビットＤ−Ａ変換器７で、カウンタの１
ＬＳＢの精度まで変換が可能となる。ところで、第１図
で示す構成の計測装置を実現する場合、ゲート列をＮＡ
ＮＤゲートあるいはＮＯＲゲート等を用いて構成するこ
とが考えられる。しかしながら、このゲート列は各ビッ
トのデータを強制的に変えるものであるため、全ビット
にそれぞれゲートが必要となる。例えば、第１図の計測
装置ではゲート列３と５を構成するために、２×Ｍ個の
ゲートが必要となる。したがって、回路構成が複雑にな
ることが避けられず、特に、全体を集積回路化した場
合、ゲート数の増加によりチップサイズが大きくなるこ
と、歩留りが低下することなどの不都合が生じる。ま
た、電気的性能の面では、ゲートの増加により電力消費
が増大する不都合が生じる。
発明の目的 本発明の目的は、レジスタの入力信号を固定化する入力
ゲート部を設けなくても、安定なＤ・Ａ変換特性が得ら
れる計測装置を提供することにある。
ゲート部を設けなくても、安定なＤ・Ａ変換特性が得ら
れる計測装置を提供することにある。
発明の構成 要約すると、本発明は、初期設定後、入力されるクロッ
ク信号に応じてカウント動作するＮ段のカウンタ（１）
と、ラッチ端子（Ｌφ），セット端子（Ｓφ），リセッ
ト端子（Ｒφ）を有し、前記ラッチ端子からの入力で前
記カウンタの出力値を読み込み随時その値を記憶するＮ
段より少ないＭ段のレジスタ（６０）と、前記レジスタ
のデジタル出力値をアナログ値に変換するＤ・Ａ変換器
（７）と、前記カウンタの出力をデコードし、初期設定
時の状態を維持して前記カウンタの第１のカウント値で
反転する第１のデコード出力信号（Ｃ２）を出力すると
共に、初期設定時の状態を維持して第２のカウント値で
反転する第２のデコード出力信号（Ｃ３）を出力するデ
コーダ（４）と、前記第１，第２のデコード出力信号
（Ｃ２，Ｃ３）の入力に対して被測定用インパルス信号
の入力されるタイミングが、前記第１のカウント値以
前、前記第１，第２のカウント値の間、及び前記第２の
カウント値以降とで、前記インパルス信号を前記セット
端子、ラッチ端子、及びリセット端子に切り換えて印加
するコントローラ（８）と、を備えた計測装置であり、 この構成により、所定期間（カウンタの第１のカウント
値から第２のカウント値）中はインパルス信号がラッチ
端子Ｌφに印加され、レジスタ６０をラッチング動作さ
せるので、カウンタ１のカウント量に応じたＤ・Ａ変換
が行われ、また、所定期間外にはレジスタ６０をセット
状態またはリセット状態にする。従って、レジスタ６０
が所定期間外に偽のカウント値を読み込む心配が無くな
り、折線状の飽和特性を有したＤ・Ａ変換を安定に行う
ことができる。また、レジスタ６０の入力の固定化を必
要としないので、従来例で用いたゲート列３，５が不要
となる。
ク信号に応じてカウント動作するＮ段のカウンタ（１）
と、ラッチ端子（Ｌφ），セット端子（Ｓφ），リセッ
ト端子（Ｒφ）を有し、前記ラッチ端子からの入力で前
記カウンタの出力値を読み込み随時その値を記憶するＮ
段より少ないＭ段のレジスタ（６０）と、前記レジスタ
のデジタル出力値をアナログ値に変換するＤ・Ａ変換器
（７）と、前記カウンタの出力をデコードし、初期設定
時の状態を維持して前記カウンタの第１のカウント値で
反転する第１のデコード出力信号（Ｃ２）を出力すると
共に、初期設定時の状態を維持して第２のカウント値で
反転する第２のデコード出力信号（Ｃ３）を出力するデ
コーダ（４）と、前記第１，第２のデコード出力信号
（Ｃ２，Ｃ３）の入力に対して被測定用インパルス信号
の入力されるタイミングが、前記第１のカウント値以
前、前記第１，第２のカウント値の間、及び前記第２の
カウント値以降とで、前記インパルス信号を前記セット
端子、ラッチ端子、及びリセット端子に切り換えて印加
するコントローラ（８）と、を備えた計測装置であり、 この構成により、所定期間（カウンタの第１のカウント
値から第２のカウント値）中はインパルス信号がラッチ
端子Ｌφに印加され、レジスタ６０をラッチング動作さ
せるので、カウンタ１のカウント量に応じたＤ・Ａ変換
が行われ、また、所定期間外にはレジスタ６０をセット
状態またはリセット状態にする。従って、レジスタ６０
が所定期間外に偽のカウント値を読み込む心配が無くな
り、折線状の飽和特性を有したＤ・Ａ変換を安定に行う
ことができる。また、レジスタ６０の入力の固定化を必
要としないので、従来例で用いたゲート列３，５が不要
となる。
実施例の説明 以下本発明の一実施例について図面を参照しながら説明
する。第３図は本発明の一実施例にかかる計測装置の構
成を示すブロック図であり、第１図と同一の番号および
記号で示しており、入力信号の偏位量を計測するカウン
タ１、プリセットデータ(d)、プリセット信号(PR)、ク
ロック信号(CL)、クロック制御信号(C1)、ＡＮＤゲート
２、カウンタの出力データ(e,(f))、デコーダ４および
Ｄ・Ａ変換器７は第１図のそれと同一である。なお、Ｍ
段のレジスタ６０は制御信号(Sφ),(Lφ)および（Ｒ
φ）の印加が可能な構成とされており、従来の計測装置
におけるＭ段のレジスタ６とはこの点で相違している。
する。第３図は本発明の一実施例にかかる計測装置の構
成を示すブロック図であり、第１図と同一の番号および
記号で示しており、入力信号の偏位量を計測するカウン
タ１、プリセットデータ(d)、プリセット信号(PR)、ク
ロック信号(CL)、クロック制御信号(C1)、ＡＮＤゲート
２、カウンタの出力データ(e,(f))、デコーダ４および
Ｄ・Ａ変換器７は第１図のそれと同一である。なお、Ｍ
段のレジスタ６０は制御信号(Sφ),(Lφ)および（Ｒ
φ）の印加が可能な構成とされており、従来の計測装置
におけるＭ段のレジスタ６とはこの点で相違している。
本発明の計測装置では、さらに、被測定信号から作成さ
れるインパルス性のラッチ信号（ＬＡ）と、デコーダ４
より出力される信号（Ｃ２），（Ｃ３）からレジスタ６
０の制御信号（Ｓφ），（Ｒφ）および（Ｌφ）を発生
するコントローラ８が印加されている。第４図は、第３
図で示した計測装置の各部の信号波形とタイミングを示
す図であるが、プリセット信号（ＰＲ）、クロック信号
（ＣＬ）およびクロック制御信号（Ｃ１）は第２図のそ
れと同様であり省略している。第４図において、デコー
ダ４の出力（Ｃ２）はカウンタ１にプリセットデータ
（ＮＰ）がプリセットされてから、カウント動作が進行
し、カウンタ値が（ＮＨ）に達するまで“Ｌ”となる信
号であり、また、デコーダ出力（Ｃ３）はさらにカウン
ト動作が進み、カウンタ値がＮＬに達してから、再度プ
リセット動作が行なわれるまでの間“Ｌ”となる信号で
ある。両信号は第２図で示した信号（Ｃ２），（Ｃ３）
と同じである。コントローラ出力（Ｓφ）は前記のデコ
ーダ出力（Ｃ２）が“Ｌ”である期間にラッチ信号（Ｌ
Ａ）が到来した時に発生する制御信号で、レジスタ６０
の値をカウンタ１から供給されている出力データ(e)と
は無関係な固定値（ＮＨ）に設定する。第４図で、ａの
期間がこの場合に相当し、ラッチ信号（ＬＡ）のインパ
ルスの到来で、制御信号（Ｓφ）のみインパルスが発生
し、（Ｒφ），（Ｌφ）は変化しない。次に、ｂの期間
はカウンタ１の値が（ＮＨ）と（ＮＬ）との間にある期
間、すなわち、デコーダ出力（Ｃ２）と（Ｃ３）が共に
“Ｈ”となり、しかもラッチ信号が到来する期間であ
る。この期間内では、レジスタ６０はカウンタ１の出力
データ(e)をそのまま記憶する。ｃの期間はデコーダ出
力（Ｃ３）が“Ｌ”となり、しかもラッチ信号（ＬＡ）
が到来する期間であり、ラッチ信号（ＬＡ）のインパル
スに対し制御信号（Ｒφ）のみが応答し、レジスタ６０
の値はカウンタ１の出力データ(e)とは無関係な固定値
（ＮＬ）に設定される。ところで、レジスタ６０の値を
制御信号（Ｓφ），（Ｒφ）のインパルスで固定値（Ｎ
Ｈ），（ＮＬ）に設定するには、レジスタ６０の各ビッ
トを構成するメモリ回路をそれぞれ固定値に応じてセッ
トあるいはリセットすればよい。Ｄ・Ａ変換器７はレジ
スタ６０に設定されたディジタル値をアナログ値に変換
するためのもので、第４図で示す（ＯＵＴ）の波形がＤ
・Ａ変換器７のアナログ値の変化を示す。
れるインパルス性のラッチ信号（ＬＡ）と、デコーダ４
より出力される信号（Ｃ２），（Ｃ３）からレジスタ６
０の制御信号（Ｓφ），（Ｒφ）および（Ｌφ）を発生
するコントローラ８が印加されている。第４図は、第３
図で示した計測装置の各部の信号波形とタイミングを示
す図であるが、プリセット信号（ＰＲ）、クロック信号
（ＣＬ）およびクロック制御信号（Ｃ１）は第２図のそ
れと同様であり省略している。第４図において、デコー
ダ４の出力（Ｃ２）はカウンタ１にプリセットデータ
（ＮＰ）がプリセットされてから、カウント動作が進行
し、カウンタ値が（ＮＨ）に達するまで“Ｌ”となる信
号であり、また、デコーダ出力（Ｃ３）はさらにカウン
ト動作が進み、カウンタ値がＮＬに達してから、再度プ
リセット動作が行なわれるまでの間“Ｌ”となる信号で
ある。両信号は第２図で示した信号（Ｃ２），（Ｃ３）
と同じである。コントローラ出力（Ｓφ）は前記のデコ
ーダ出力（Ｃ２）が“Ｌ”である期間にラッチ信号（Ｌ
Ａ）が到来した時に発生する制御信号で、レジスタ６０
の値をカウンタ１から供給されている出力データ(e)と
は無関係な固定値（ＮＨ）に設定する。第４図で、ａの
期間がこの場合に相当し、ラッチ信号（ＬＡ）のインパ
ルスの到来で、制御信号（Ｓφ）のみインパルスが発生
し、（Ｒφ），（Ｌφ）は変化しない。次に、ｂの期間
はカウンタ１の値が（ＮＨ）と（ＮＬ）との間にある期
間、すなわち、デコーダ出力（Ｃ２）と（Ｃ３）が共に
“Ｈ”となり、しかもラッチ信号が到来する期間であ
る。この期間内では、レジスタ６０はカウンタ１の出力
データ(e)をそのまま記憶する。ｃの期間はデコーダ出
力（Ｃ３）が“Ｌ”となり、しかもラッチ信号（ＬＡ）
が到来する期間であり、ラッチ信号（ＬＡ）のインパル
スに対し制御信号（Ｒφ）のみが応答し、レジスタ６０
の値はカウンタ１の出力データ(e)とは無関係な固定値
（ＮＬ）に設定される。ところで、レジスタ６０の値を
制御信号（Ｓφ），（Ｒφ）のインパルスで固定値（Ｎ
Ｈ），（ＮＬ）に設定するには、レジスタ６０の各ビッ
トを構成するメモリ回路をそれぞれ固定値に応じてセッ
トあるいはリセットすればよい。Ｄ・Ａ変換器７はレジ
スタ６０に設定されたディジタル値をアナログ値に変換
するためのもので、第４図で示す（ＯＵＴ）の波形がＤ
・Ａ変換器７のアナログ値の変化を示す。
第５図は、第３図でブロック表示したコントローラ８と
Ｍビットのレジスタ６０を論理構成図で示した一実施例
である。たとえば、レジスタ６０は６ビット構成であ
り、１個のインバータ１６とＮＡＮＤゲート１７〜３４
によって全体が構成されている。コントローラ８はイン
バータ１１，１２とＮＡＮＤゲート１３，１４および１
５によって構成されている。第５図で示す回路ブロック
の動作は大略第４図を参照して説明した動作と同じであ
るが、コントローラ８の出力信号が負論理となってお
り、制御信号をそれぞれ（Ｓφ），（Ｒφ），（Ｌφ）
と記してある。レジスタ６０の動作を第４図で説明した
ａ，ｂ，ｃの期間の順に説明する。先ず第４図のａの期
間であるが、レジスタ制御信号は（Ｓφ）のみがインパ
ルスを発生し、（Ｒφ），（Ｌφ）は変化しない。この
動作を第５図に当てはめると、制御信号（Ｌφ）と（Ｒ
φ）は“Ｈ”であるから（Ｌφ）が印加されるインバー
タ１６の出力論理レベルは“Ｌ”となり、インバータ１
６に繋がるＮＡＮＤゲート１７，２０，２３，２６，２
９および３２の出力は、レジスタの入力データ(e0)から
(e5)の値にかかわらずすべて“Ｈ”となる。ところで、
レジスタの各ビットはＲ・Ｓフリップフロップと１つの
ＮＡＮＤゲートで構成されており（例えば、レジスタ６
０のＭＳＢであれば、ＮＡＮＤゲート１８と１９で形成
されるＲ・ＳフリップフロップとＮＡＮＤゲート１７で
構成されている）、各ビットのＲ・Ｓフリップフロップ
の入力信号が(Sφ)を除いて常時“Ｈ”であるから(Sφ)
のインパルスの到来でレジスタ出力(i0)から(i5)はすべ
て“Ｈ”となる。第４図のｃの期間も同様で(Rφ)のイ
ンパルスの到来で、レジスタ出力(i0)から(i5)はすべて
“Ｌ”となる。第４図ｂの期間は、レジスタ６０の入力
データ(e0)から(e5)の値が（Ｌφ）のインパルスの到来
時にそれぞれのＲ・Ｓフリップフロップにセットされ、
レジスタ出力(i0)から(i5)は(e0)から(e5)と同一の値と
なる。
Ｍビットのレジスタ６０を論理構成図で示した一実施例
である。たとえば、レジスタ６０は６ビット構成であ
り、１個のインバータ１６とＮＡＮＤゲート１７〜３４
によって全体が構成されている。コントローラ８はイン
バータ１１，１２とＮＡＮＤゲート１３，１４および１
５によって構成されている。第５図で示す回路ブロック
の動作は大略第４図を参照して説明した動作と同じであ
るが、コントローラ８の出力信号が負論理となってお
り、制御信号をそれぞれ（Ｓφ），（Ｒφ），（Ｌφ）
と記してある。レジスタ６０の動作を第４図で説明した
ａ，ｂ，ｃの期間の順に説明する。先ず第４図のａの期
間であるが、レジスタ制御信号は（Ｓφ）のみがインパ
ルスを発生し、（Ｒφ），（Ｌφ）は変化しない。この
動作を第５図に当てはめると、制御信号（Ｌφ）と（Ｒ
φ）は“Ｈ”であるから（Ｌφ）が印加されるインバー
タ１６の出力論理レベルは“Ｌ”となり、インバータ１
６に繋がるＮＡＮＤゲート１７，２０，２３，２６，２
９および３２の出力は、レジスタの入力データ(e0)から
(e5)の値にかかわらずすべて“Ｈ”となる。ところで、
レジスタの各ビットはＲ・Ｓフリップフロップと１つの
ＮＡＮＤゲートで構成されており（例えば、レジスタ６
０のＭＳＢであれば、ＮＡＮＤゲート１８と１９で形成
されるＲ・ＳフリップフロップとＮＡＮＤゲート１７で
構成されている）、各ビットのＲ・Ｓフリップフロップ
の入力信号が(Sφ)を除いて常時“Ｈ”であるから(Sφ)
のインパルスの到来でレジスタ出力(i0)から(i5)はすべ
て“Ｈ”となる。第４図のｃの期間も同様で(Rφ)のイ
ンパルスの到来で、レジスタ出力(i0)から(i5)はすべて
“Ｌ”となる。第４図ｂの期間は、レジスタ６０の入力
データ(e0)から(e5)の値が（Ｌφ）のインパルスの到来
時にそれぞれのＲ・Ｓフリップフロップにセットされ、
レジスタ出力(i0)から(i5)は(e0)から(e5)と同一の値と
なる。
以上説明したように、本発明の計測装置では、計測値を
記憶するレジスタを直接制御信号でコントロールするこ
とにより、従来必要とされた２段のゲート列が不要とな
り、大幅なゲート数の削減が可能となる。また、第５図
から明らかなようにレジスタ６０は既知のレジスタと基
本構成が同一であり、レジスタの各ビットにセット端子
とリセット端子とを追加すれば良く、ゲート数の増大を
招くことはない。また、コントローラ８もレジスタ６０
の段数にかかわらず同一の構成でよく、レジスタの段数
が多いものほどゲートの削減効率が良くなる。
記憶するレジスタを直接制御信号でコントロールするこ
とにより、従来必要とされた２段のゲート列が不要とな
り、大幅なゲート数の削減が可能となる。また、第５図
から明らかなようにレジスタ６０は既知のレジスタと基
本構成が同一であり、レジスタの各ビットにセット端子
とリセット端子とを追加すれば良く、ゲート数の増大を
招くことはない。また、コントローラ８もレジスタ６０
の段数にかかわらず同一の構成でよく、レジスタの段数
が多いものほどゲートの削減効率が良くなる。
発明の効果 以上のように、被測定用のインパルス信号が所定期間外
に入力された場合、レジスタを強制的にセット状態又は
リセット状態にするから、レジスタが偽のカウント値を
読み込む心配が無く、折線状の飽和特性を有したＤ・Ａ
変換を安定に行うことができる。また、レジスタの入力
信号を固定化する為に従来例で用いていた２段のゲート
列が不要となるため、装置全体としてゲート数を大幅に
削減することが可能となる。
に入力された場合、レジスタを強制的にセット状態又は
リセット状態にするから、レジスタが偽のカウント値を
読み込む心配が無く、折線状の飽和特性を有したＤ・Ａ
変換を安定に行うことができる。また、レジスタの入力
信号を固定化する為に従来例で用いていた２段のゲート
列が不要となるため、装置全体としてゲート数を大幅に
削減することが可能となる。
第１図は従来例の計測装置の構成を示すブロック図、第
２図は第１図で示す計測装置の動作を説明するための各
部の信号波形図、第３図は本発明の計測装置の一実施例
を示すブロック図、第４図は第３図で示す計測装置の動
作を説明するための信号波形図、第５図は本発明の計測
装置のレジスタおよびコントローラの具体的な構成例を
示す論理構成図である。 １……カウンタ、２……ＡＮＤゲート、３，５……ゲー
ト列、４……デコーダ、６，６０……レジスタ、７……
Ｄ・Ａ変換器、８……コントローラ、１１，１２，１６
……インバータ、１３〜１５，１７〜３４……ＮＡＮＤ
ゲート。
２図は第１図で示す計測装置の動作を説明するための各
部の信号波形図、第３図は本発明の計測装置の一実施例
を示すブロック図、第４図は第３図で示す計測装置の動
作を説明するための信号波形図、第５図は本発明の計測
装置のレジスタおよびコントローラの具体的な構成例を
示す論理構成図である。 １……カウンタ、２……ＡＮＤゲート、３，５……ゲー
ト列、４……デコーダ、６，６０……レジスタ、７……
Ｄ・Ａ変換器、８……コントローラ、１１，１２，１６
……インバータ、１３〜１５，１７〜３４……ＮＡＮＤ
ゲート。
Claims (1)
- 【請求項１】初期設定後、入力されるクロック信号に応
じてカウント動作するＮ段のカウンタと、 ラッチ端子，セット端子，リセット端子を有し、前記ラ
ッチ端子からの入力で前記カウンタの出力値を読み込み
随時その値を記憶するＮ段より少ないＭ段のレジスタ
と、 前記レジスタのデジタル出力値をアナログ値に変換する
Ｄ・Ａ変換器と、 前記カウンタの出力をデコードし、初期設定時の状態を
維持して前記カウンタの第１のカウント値で反転する第
１のデコード出力信号を出力すると共に、初期設定時の
状態を維持して第２のカウント値で反転する第２のデコ
ード出力信号を出力するデコーダと、 前記第１，第２のデコード出力信号の入力に対して被測
定用インパルス信号の入力されるタイミングが、前記第
１のカウント値以前、前記第１，第２のカウント値の
間、及び前記第２のカウント値以降とで、前記インパル
ス信号を前記セット端子、ラッチ端子、及びリセット端
子に切り換えて印加するコントローラと、 を備えた計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017304A JPH0625785B2 (ja) | 1984-02-01 | 1984-02-01 | 計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017304A JPH0625785B2 (ja) | 1984-02-01 | 1984-02-01 | 計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161565A JPS60161565A (ja) | 1985-08-23 |
| JPH0625785B2 true JPH0625785B2 (ja) | 1994-04-06 |
Family
ID=11940265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017304A Expired - Lifetime JPH0625785B2 (ja) | 1984-02-01 | 1984-02-01 | 計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625785B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545982B2 (ja) * | 1973-04-24 | 1979-03-23 |
-
1984
- 1984-02-01 JP JP59017304A patent/JPH0625785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161565A (ja) | 1985-08-23 |
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