JPH06259253A - データプロセッサおよびその動作方法 - Google Patents
データプロセッサおよびその動作方法Info
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- JPH06259253A JPH06259253A JP6054845A JP5484594A JPH06259253A JP H06259253 A JPH06259253 A JP H06259253A JP 6054845 A JP6054845 A JP 6054845A JP 5484594 A JP5484594 A JP 5484594A JP H06259253 A JPH06259253 A JP H06259253A
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- instruction
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- Advance Control (AREA)
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Abstract
(57)【要約】
【目的】 複数の実行ユニットを有するデータプロセッ
サのスループットを増大しかつ命令の滞りを低減する。 【構成】 データプロセッサは複数の実行ユニット（１
２）、該実行ユニットの少なくとも１つに結合されたリ
ネームバッファ（１４）、および前記少なくとも１つの
実行ユニットとリネームバッファとに結合された複数の
アーキテクチャレジスタ（１６）を有する。リネームバ
ッファは周期的に結果を受信しかつ格納し、周期的にオ
ペランドに対する要求を受信する。各々の受信された結
果およびオペランドはアーキテクチャレジスタに関連す
る。リネームバッファは周期的に１組の受信結果の１つ
を実行ユニットに送る。前記組の各受信結果は同じアー
キテクチャレジスタに関連する。リネームバッファはど
のエントリが同じアーキテクチャレジスタを更新するも
ののうち最も最近に割当てられたかを決定する。
サのスループットを増大しかつ命令の滞りを低減する。 【構成】 データプロセッサは複数の実行ユニット（１
２）、該実行ユニットの少なくとも１つに結合されたリ
ネームバッファ（１４）、および前記少なくとも１つの
実行ユニットとリネームバッファとに結合された複数の
アーキテクチャレジスタ（１６）を有する。リネームバ
ッファは周期的に結果を受信しかつ格納し、周期的にオ
ペランドに対する要求を受信する。各々の受信された結
果およびオペランドはアーキテクチャレジスタに関連す
る。リネームバッファは周期的に１組の受信結果の１つ
を実行ユニットに送る。前記組の各受信結果は同じアー
キテクチャレジスタに関連する。リネームバッファはど
のエントリが同じアーキテクチャレジスタを更新するも
ののうち最も最近に割当てられたかを決定する。
Description
【０００１】
【産業上の利用分野】本発明は一般的にはデジタル計算
システムに関し、かつより特定的には順序外の（ｏｕｔ
ｏｆ ｏｒｄｅｒ）命令実行または完了が可能なデー
タプロセッサに関する。
システムに関し、かつより特定的には順序外の（ｏｕｔ
ｏｆ ｏｒｄｅｒ）命令実行または完了が可能なデー
タプロセッサに関する。
【０００２】
【従来の技術】数多くのデータプロセッサのアーキテク
チャは今や一度に１つより多くの命令を同時に実行する
ために複数の実行ユニットを導入している。そのような
アーキテクチャは単一の汎用目的の実行ユニットを有す
るあるいは第２の引続く命令の開始の前に第１の命令の
完了まで待機する他のシステムと比較してデータ処理シ
ステムのスループットを大幅に増大することができる。
例えば、データプロセッサは整数実行ユニット、浮動小
数点実行ユニット、データ実行ユニットおよび命令実行
ユニットを持つことができる。これらの実行ユニットの
各々は数個の命令を行なうことができるのみである。し
かしながら、集合的に、これらは汎用目的のデータプロ
セッサによって必要とされる完全な１組の命令を行なう
ことができる。さらに、これら４つの実行ユニットは種
々の要因に応じて同時に４つまでの別個の命令を行なう
ことができる。
チャは今や一度に１つより多くの命令を同時に実行する
ために複数の実行ユニットを導入している。そのような
アーキテクチャは単一の汎用目的の実行ユニットを有す
るあるいは第２の引続く命令の開始の前に第１の命令の
完了まで待機する他のシステムと比較してデータ処理シ
ステムのスループットを大幅に増大することができる。
例えば、データプロセッサは整数実行ユニット、浮動小
数点実行ユニット、データ実行ユニットおよび命令実行
ユニットを持つことができる。これらの実行ユニットの
各々は数個の命令を行なうことができるのみである。し
かしながら、集合的に、これらは汎用目的のデータプロ
セッサによって必要とされる完全な１組の命令を行なう
ことができる。さらに、これら４つの実行ユニットは種
々の要因に応じて同時に４つまでの別個の命令を行なう
ことができる。
【０００３】複数の実行ユニットを導入するデータプロ
セッサはさらに命令結果をアーキテクチャ・レジスタに
「ライトバック（ｗｒｉｔｉｎｇ ｂａｃｋ）」する場
合にそれらが従うプロトコルによってさらに分類でき
る。ライトバックはデータプロセッサが完了した命令の
結果をアーキテクチャ・レジスタに書く場合に従う手順
である。データプロセッサは「命令順に（ｉｎ−ｉｎｓ
ｔｒｕｃｔｉｏｎ−ｏｒｄｅｒ）」または「命令順序外
で（ｏｕｔ−ｏｆ−ｉｎｓｔｒｕｃｔｉｏｎ−ｏｒｄｅ
ｒ）」ライトバックすることができる。ライトバックの
プロトコルの選択はハードウェアおよびソフトウェアの
複雑さの間の妥協である。「命令順の」データプロセッ
サを、例えば、割込みおよび例外を処理するようプログ
ラムすることは「命令の順序外の」データプロセッサが
同じ事象を処理するようプログラムするよりは簡単であ
る。逆に、「命令の順序外の」データプロセッサを設計
することは「命令順の」データプロセッサを設計するよ
りも簡単である。
セッサはさらに命令結果をアーキテクチャ・レジスタに
「ライトバック（ｗｒｉｔｉｎｇ ｂａｃｋ）」する場
合にそれらが従うプロトコルによってさらに分類でき
る。ライトバックはデータプロセッサが完了した命令の
結果をアーキテクチャ・レジスタに書く場合に従う手順
である。データプロセッサは「命令順に（ｉｎ−ｉｎｓ
ｔｒｕｃｔｉｏｎ−ｏｒｄｅｒ）」または「命令順序外
で（ｏｕｔ−ｏｆ−ｉｎｓｔｒｕｃｔｉｏｎ−ｏｒｄｅ
ｒ）」ライトバックすることができる。ライトバックの
プロトコルの選択はハードウェアおよびソフトウェアの
複雑さの間の妥協である。「命令順の」データプロセッ
サを、例えば、割込みおよび例外を処理するようプログ
ラムすることは「命令の順序外の」データプロセッサが
同じ事象を処理するようプログラムするよりは簡単であ
る。逆に、「命令の順序外の」データプロセッサを設計
することは「命令順の」データプロセッサを設計するよ
りも簡単である。
【０００４】「命令順の」データプロセッサは命令が元
の命令の流れにおいて現われる順序で命令の結果により
アーキテクチャ・レジスタを更新するものである。「命
令順の」データプロセッサはライトバックの前にその結
果を一時的に記憶するためにリネーム（ｒｅｎａｍｅ）
バッファを使用することができるが、それは前記結果は
必ずしも元の命令順で完了しないかもしれないからであ
る。命令は順次外で（ｏｕｔ ｏｆ ｏｒｄｅｒ）完了
するかもしれず、それは該命令が順序外で始まるため、
異なるタイプの命令が完了するのに異なる量の時間を必
要とするため、あるいは双方のためである。動作におい
ては、前記第１の結果はいったん前記第１の命令が完了
するとリネームバッファから適切なアーキテクチャ・レ
ジスタに書き込まれる。前記第２の結果はいったん前記
第２の命令が完了しかつ前記第１の命令がライトバック
されるなどに応じてリネームバッファから第２のアーキ
テクチャ・レジスタに書き込まれる。
の命令の流れにおいて現われる順序で命令の結果により
アーキテクチャ・レジスタを更新するものである。「命
令順の」データプロセッサはライトバックの前にその結
果を一時的に記憶するためにリネーム（ｒｅｎａｍｅ）
バッファを使用することができるが、それは前記結果は
必ずしも元の命令順で完了しないかもしれないからであ
る。命令は順次外で（ｏｕｔ ｏｆ ｏｒｄｅｒ）完了
するかもしれず、それは該命令が順序外で始まるため、
異なるタイプの命令が完了するのに異なる量の時間を必
要とするため、あるいは双方のためである。動作におい
ては、前記第１の結果はいったん前記第１の命令が完了
するとリネームバッファから適切なアーキテクチャ・レ
ジスタに書き込まれる。前記第２の結果はいったん前記
第２の命令が完了しかつ前記第１の命令がライトバック
されるなどに応じてリネームバッファから第２のアーキ
テクチャ・レジスタに書き込まれる。
【０００５】「命令の順序外の」データプロセッサは命
令が種々の実行ユニットにおいて完了する順序で命令の
結果によってアーキテクチャ・レジスタを更新するもの
である。いったん実行ユニットが命令を完了すると、そ
れは命令の順序を何ら考慮することなくその結果を直接
アーキテクチャ・レジスタに書き込む。したがって、命
令の順序外のデータプロセッサのライトバック順序は下
の命令の順序と一致するかもしれずあるいは一致しない
かもしれない。
令が種々の実行ユニットにおいて完了する順序で命令の
結果によってアーキテクチャ・レジスタを更新するもの
である。いったん実行ユニットが命令を完了すると、そ
れは命令の順序を何ら考慮することなくその結果を直接
アーキテクチャ・レジスタに書き込む。したがって、命
令の順序外のデータプロセッサのライトバック順序は下
の命令の順序と一致するかもしれずあるいは一致しない
かもしれない。
【０００６】
【発明が解決しようとする課題】知られた命令順のデー
タプロセッサは１群の命令の間で存在し得る多数のデー
タ依存性を考慮するために複雑さが増大しあるいは性能
が低下している。これらのデータ依存性はもし複数の命
令が同時に実行されるべきである場合には考慮されなけ
ればならない。例えば、実行ユニットは前の命令によっ
てこれから決定されなければならないアーキテクチャ・
レジスタからのデータを必要とするかもしれない。同じ
アーキテクチャ・レジスタユニットは２つあるいはそれ
以上前の命令によって修正されるかもしれない。第１の
場合には、実行ユニットはそのデータが有効になる前に
前の命令の完了まで待たなければならない。第２の場合
には、実行ユニットはそのデータが有効になる前に前記
第２の前の命令が完了するのを待たなければならない。
しかしながら、実行ユニットは前記２つの前の命令のう
ちの第１のものが完了した直後にアーキテクチャ・レジ
スタの値を誤って読取ってはならない。
タプロセッサは１群の命令の間で存在し得る多数のデー
タ依存性を考慮するために複雑さが増大しあるいは性能
が低下している。これらのデータ依存性はもし複数の命
令が同時に実行されるべきである場合には考慮されなけ
ればならない。例えば、実行ユニットは前の命令によっ
てこれから決定されなければならないアーキテクチャ・
レジスタからのデータを必要とするかもしれない。同じ
アーキテクチャ・レジスタユニットは２つあるいはそれ
以上前の命令によって修正されるかもしれない。第１の
場合には、実行ユニットはそのデータが有効になる前に
前の命令の完了まで待たなければならない。第２の場合
には、実行ユニットはそのデータが有効になる前に前記
第２の前の命令が完了するのを待たなければならない。
しかしながら、実行ユニットは前記２つの前の命令のう
ちの第１のものが完了した直後にアーキテクチャ・レジ
スタの値を誤って読取ってはならない。
【０００７】本発明の目的は、データプロセッサにおい
て、同じアーキテクチャ・レジスタに向けられた結果を
管理すると共に適切な値のみを送ることができるように
することにある。
て、同じアーキテクチャ・レジスタに向けられた結果を
管理すると共に適切な値のみを送ることができるように
することにある。
【０００８】本発明の他の目的は、データプロセッサの
スループットを増大しかつ命令の立往生（ｓｔａｌｌ
ｓ）を低減することにある。
スループットを増大しかつ命令の立往生（ｓｔａｌｌ
ｓ）を低減することにある。
【０００９】
【課題を解決するための手段および作用】本発明によれ
ば、データプロセッサが提供され、該データプロセッサ
は複数の実行ユニット、少なくとも１つの実行ユニット
に結合された複数のアーキテクチャ・レジスタ、そして
少なくとも１つの前記実行ユニットにかつ前記複数のア
ーキテクチャ・レジスタに結合されたリネームバッファ
を有する。前記実行ユニットはオペランドを必要とする
少なくとも１つの命令を有しかつ結果を発生する少なく
とも１つの命令を有する命令セットを実行する。前記ア
ーキテクチャ・レジスタは周期的に前記実行ユニットの
結果を受け取る。前記リネームバッファもまた前記結果
を周期的に受け取りかつ記憶し、そして周期的にオペラ
ンドに対する要求を受信する。各々の受信された結果お
よびオペランドはアーキテクチャ・レジスタに関連して
いる。前記リネームバッファは周期的に１組の受信した
結果の１つを実行ユニットに送る。前記組の各々の受信
された結果は同じアーキテクチャ・レジスタに関連す
る。
ば、データプロセッサが提供され、該データプロセッサ
は複数の実行ユニット、少なくとも１つの実行ユニット
に結合された複数のアーキテクチャ・レジスタ、そして
少なくとも１つの前記実行ユニットにかつ前記複数のア
ーキテクチャ・レジスタに結合されたリネームバッファ
を有する。前記実行ユニットはオペランドを必要とする
少なくとも１つの命令を有しかつ結果を発生する少なく
とも１つの命令を有する命令セットを実行する。前記ア
ーキテクチャ・レジスタは周期的に前記実行ユニットの
結果を受け取る。前記リネームバッファもまた前記結果
を周期的に受け取りかつ記憶し、そして周期的にオペラ
ンドに対する要求を受信する。各々の受信された結果お
よびオペランドはアーキテクチャ・レジスタに関連して
いる。前記リネームバッファは周期的に１組の受信した
結果の１つを実行ユニットに送る。前記組の各々の受信
された結果は同じアーキテクチャ・レジスタに関連す
る。
【００１０】さらに、本発明によれば、データプロセッ
サを動作させる方法が提供され、該方法は第１の時間に
第１のメモリエレメントに第１のタグおよび第１の第１
に最も最近に割当てられたビット（ｆｉｒｓｔ−ｍｏｓ
ｔ−ｒｅｃｅｎｔｌｙ−ａｌｌｏｃａｔｅｄ ｂｉｔ）
を記憶する段階、および第２の引続く時間に第２のメモ
リエレメントに第２のタグおよび第２の第１に最も最近
に割当てられたビットを記憶する段階を有する。前記第
１のタグおよび第１の第１に最も最近に割当てられたビ
ットは複数の組の内の第１の組として記憶される。前記
第２のタグおよび第２の第１に最も最近に割当てられた
ビットは複数の組の内の第２の組の複数の組として記憶
される。前記第１および第２のメモリエレメントは複数
のメモリエレメントのうちのあるものである。前記第１
および第２のタグは、それぞれ、第１および第２のメモ
リセルのアドレスを表わしかつ、それぞれ、第１および
第２の結果に関連する。前記第１および第２の第１に最
も最近に割当てられたビットは、それぞれ、前記第１お
よび第２の結果に関連しかつ始めは第１の論理状態をと
る。前記第２の時間に、前記第１に最も最近に割当てら
れたビットのサブセットに第２の論理状態が記憶され
る。前記サブセットは前記第２のタグと論理的に等価な
タグを備えたメモリエレメントを有する。
サを動作させる方法が提供され、該方法は第１の時間に
第１のメモリエレメントに第１のタグおよび第１の第１
に最も最近に割当てられたビット（ｆｉｒｓｔ−ｍｏｓ
ｔ−ｒｅｃｅｎｔｌｙ−ａｌｌｏｃａｔｅｄ ｂｉｔ）
を記憶する段階、および第２の引続く時間に第２のメモ
リエレメントに第２のタグおよび第２の第１に最も最近
に割当てられたビットを記憶する段階を有する。前記第
１のタグおよび第１の第１に最も最近に割当てられたビ
ットは複数の組の内の第１の組として記憶される。前記
第２のタグおよび第２の第１に最も最近に割当てられた
ビットは複数の組の内の第２の組の複数の組として記憶
される。前記第１および第２のメモリエレメントは複数
のメモリエレメントのうちのあるものである。前記第１
および第２のタグは、それぞれ、第１および第２のメモ
リセルのアドレスを表わしかつ、それぞれ、第１および
第２の結果に関連する。前記第１および第２の第１に最
も最近に割当てられたビットは、それぞれ、前記第１お
よび第２の結果に関連しかつ始めは第１の論理状態をと
る。前記第２の時間に、前記第１に最も最近に割当てら
れたビットのサブセットに第２の論理状態が記憶され
る。前記サブセットは前記第２のタグと論理的に等価な
タグを備えたメモリエレメントを有する。
【００１１】
【実施例】本発明の特徴および利点は添付の図面と共に
以下の詳細な説明を参照することによりさらに明瞭に理
解される。図面においては、同じ参照数字は同じおよび
対応する部分を示している。
以下の詳細な説明を参照することによりさらに明瞭に理
解される。図面においては、同じ参照数字は同じおよび
対応する部分を示している。
【００１２】図１は、本発明にしたがって構成されたデ
ータプロセッサ１０のブロック図を示す。データプロセ
ッサ１０は複数の実行ユニット１２（以下の説明を簡単
にするため１つだけが示されている）、リネームバッフ
ァ１４、アーキテクチャ・レジスタファイル１６、フォ
ワード回路（ｆｏｒｗａｒｄｉｎｇ ｃｉｒｃｕｉｔ）
１８、および前記各ブロックをいっしょに接続する種々
のバスを有する。アーキテクチャ・レジスタファイル１
６は複数のアーキテクチャ・レジスタ（図示せず）を有
し、該アーキテクチャ・レジスタには命令の結果が周期
的に書き込まれかつそこからオペランドが周期的に送ら
れる。リネームバッファ１４、実行ユニット１２または
これら２つの組合わせは周期的にこれらの結果をアーキ
テクチャ・レジスタファイル１６に書き込む。以下に説
明するように、リネームバッファ１４もまたオペランド
を実行ユニット１２に送る。
ータプロセッサ１０のブロック図を示す。データプロセ
ッサ１０は複数の実行ユニット１２（以下の説明を簡単
にするため１つだけが示されている）、リネームバッフ
ァ１４、アーキテクチャ・レジスタファイル１６、フォ
ワード回路（ｆｏｒｗａｒｄｉｎｇ ｃｉｒｃｕｉｔ）
１８、および前記各ブロックをいっしょに接続する種々
のバスを有する。アーキテクチャ・レジスタファイル１
６は複数のアーキテクチャ・レジスタ（図示せず）を有
し、該アーキテクチャ・レジスタには命令の結果が周期
的に書き込まれかつそこからオペランドが周期的に送ら
れる。リネームバッファ１４、実行ユニット１２または
これら２つの組合わせは周期的にこれらの結果をアーキ
テクチャ・レジスタファイル１６に書き込む。以下に説
明するように、リネームバッファ１４もまたオペランド
を実行ユニット１２に送る。
【００１３】フォワード回路１８はオペランドおよびデ
ータ有効信号（ｄａｔａ ｖａｌｉｄ ｓｉｇｎａｌ）
をオペランドバス２０を介して実行ユニット１２に送
る。リネームバッファ１４はタグバス２２を介してリネ
ームタグを実行ユニット１２に送る。実行ユニット１２
は結果バス２４上に結果を発生しかつ結果／要求タグを
結果／要求タグバス２６上に発生する。実行ユニット１
２は前記結果および結果／要求タグの双方をリネームバ
ッファ１４に送る。リネームバッファ１４はオペランド
およびデータ有効信号をオペランドバス／ＲＢ２８によ
って送る。リネームバッファ１４はまたライトバックバ
ス２９を介して所定のプロトコルにしたがってそのオペ
ランドをアーキテクチャ・レジスタファイル１６に送
る。リネームバッファ１４は典型的には元の命令ストリ
ームの順で現われるのと同じ順序でアーキテクチャ・レ
ジスタファイル１６をライトバックしあるいは更新す
る。リネームバッファ１４は「ヒット／ミス（Ｈｉｔ／
Ｍｉｓｓ）」信号３０によって要求されたオペランドを
含むかあるいは含まないかを表示する。リネームバッフ
ァ１４はそのオペランド、データ有効信号およびヒット
／ミス信号をフォワード回路１８に送る。リネームバッ
ファ１４はフォワード結果／要求タグバス３２によって
オペランド要求をアーキテクチャ・レジスタファイル１
６に送る。アーキテクチャ・レジスタファイル１６はオ
ペランドおよびデータ有効信号をオペランドバス／ＡＲ
Ｆ３４によってフォワード回路１８に送る。
ータ有効信号（ｄａｔａ ｖａｌｉｄ ｓｉｇｎａｌ）
をオペランドバス２０を介して実行ユニット１２に送
る。リネームバッファ１４はタグバス２２を介してリネ
ームタグを実行ユニット１２に送る。実行ユニット１２
は結果バス２４上に結果を発生しかつ結果／要求タグを
結果／要求タグバス２６上に発生する。実行ユニット１
２は前記結果および結果／要求タグの双方をリネームバ
ッファ１４に送る。リネームバッファ１４はオペランド
およびデータ有効信号をオペランドバス／ＲＢ２８によ
って送る。リネームバッファ１４はまたライトバックバ
ス２９を介して所定のプロトコルにしたがってそのオペ
ランドをアーキテクチャ・レジスタファイル１６に送
る。リネームバッファ１４は典型的には元の命令ストリ
ームの順で現われるのと同じ順序でアーキテクチャ・レ
ジスタファイル１６をライトバックしあるいは更新す
る。リネームバッファ１４は「ヒット／ミス（Ｈｉｔ／
Ｍｉｓｓ）」信号３０によって要求されたオペランドを
含むかあるいは含まないかを表示する。リネームバッフ
ァ１４はそのオペランド、データ有効信号およびヒット
／ミス信号をフォワード回路１８に送る。リネームバッ
ファ１４はフォワード結果／要求タグバス３２によって
オペランド要求をアーキテクチャ・レジスタファイル１
６に送る。アーキテクチャ・レジスタファイル１６はオ
ペランドおよびデータ有効信号をオペランドバス／ＡＲ
Ｆ３４によってフォワード回路１８に送る。
【００１４】開示された発明によれば、リネームバッフ
ァ１４はアーキテクチャ・レジスタファイル１６内の同
じアーキテクチャ・レジスタに向けられた１組の結果を
含むことができる。リネームバッファ１４は実行ユニッ
ト１２が前記宛先のアーキテクチャ・レジスタからオペ
ランドを要求したとき前記１組の結果の中のどの結果が
実行ユニット１２に送られるべきかを決定することがで
きる。この組（ｓｅｔ）の選択能力はデータプロセッサ
１０が「立往生（ｓｔａｌｌｉｎｇ）」の前にあるいは
命令発行を停止する前により多くの命令を発行できるよ
うにする。知られたデータプロセッサは来たるべき命令
が該命令がすでに発行されたが終了していない命令の目
標となっているアーキテクチャ・レジスタにその結果を
ライトバックすることを示している場合は立往生するこ
とになる。開示された発明によれば、データプロセッサ
はそのリネームバッファが満杯になるまで命令を発行し
続けることができる。今日では、命令ストリームの宛先
レジスタのシーケンスを制限するよりはリネームバッフ
ァを拡大することの方が容易である。命令ストリームの
宛先レジスタのシーケンスは、例えば、ソフトウェアコ
ンパイラによって制限される。
ァ１４はアーキテクチャ・レジスタファイル１６内の同
じアーキテクチャ・レジスタに向けられた１組の結果を
含むことができる。リネームバッファ１４は実行ユニッ
ト１２が前記宛先のアーキテクチャ・レジスタからオペ
ランドを要求したとき前記１組の結果の中のどの結果が
実行ユニット１２に送られるべきかを決定することがで
きる。この組（ｓｅｔ）の選択能力はデータプロセッサ
１０が「立往生（ｓｔａｌｌｉｎｇ）」の前にあるいは
命令発行を停止する前により多くの命令を発行できるよ
うにする。知られたデータプロセッサは来たるべき命令
が該命令がすでに発行されたが終了していない命令の目
標となっているアーキテクチャ・レジスタにその結果を
ライトバックすることを示している場合は立往生するこ
とになる。開示された発明によれば、データプロセッサ
はそのリネームバッファが満杯になるまで命令を発行し
続けることができる。今日では、命令ストリームの宛先
レジスタのシーケンスを制限するよりはリネームバッフ
ァを拡大することの方が容易である。命令ストリームの
宛先レジスタのシーケンスは、例えば、ソフトウェアコ
ンパイラによって制限される。
【００１５】図１は大幅に単純化されかつデータプロセ
ッサ１０の一部分のみを示すことが容易に理解される。
技術的に知られておりかつ開示された発明と直接関与し
ない部分は本発明をより明瞭に説明するために省略され
ている。
ッサ１０の一部分のみを示すことが容易に理解される。
技術的に知られておりかつ開示された発明と直接関与し
ない部分は本発明をより明瞭に説明するために省略され
ている。
【００１６】データプロセッサ１０は複数の実行ユニッ
トに複数の命令を送ることにより複数の命令を同時に実
行する種類のデータプロセッサの例である。しかしなが
ら、データプロセッサ１０はその実行ユニットによって
生成される種々の結果がその結果を発生した命令が元の
命令ストリームにおいて現われた順序に対応する順序で
アーキテクチャ・レジスタにライトバックされることを
要求する。例えば、前記命令ストリームにおける第１の
命令はいずれか他の命令がそうする前にアーキテクチャ
・レジスタファイル１６のその宛先とするレジスタにラ
イトバックされなければならない。前記命令ストリーム
における第２の命令は前記第１の命令がアーキテクチャ
・レジスタファイル１６にライトバックを行なった後に
のみアーキテクチャ・レジスタファイル１６のその宛先
とするレジスタにライトバックされなければならないな
どである。もし前記命令が完了するのに異なる量の時間
を必要とすれば、もし前記命令が異なる順序で実行を開
始すれば、あるいはこれらの双方であれば、一連の命令
のライトバック順序を保証することは困難となる。
トに複数の命令を送ることにより複数の命令を同時に実
行する種類のデータプロセッサの例である。しかしなが
ら、データプロセッサ１０はその実行ユニットによって
生成される種々の結果がその結果を発生した命令が元の
命令ストリームにおいて現われた順序に対応する順序で
アーキテクチャ・レジスタにライトバックされることを
要求する。例えば、前記命令ストリームにおける第１の
命令はいずれか他の命令がそうする前にアーキテクチャ
・レジスタファイル１６のその宛先とするレジスタにラ
イトバックされなければならない。前記命令ストリーム
における第２の命令は前記第１の命令がアーキテクチャ
・レジスタファイル１６にライトバックを行なった後に
のみアーキテクチャ・レジスタファイル１６のその宛先
とするレジスタにライトバックされなければならないな
どである。もし前記命令が完了するのに異なる量の時間
を必要とすれば、もし前記命令が異なる順序で実行を開
始すれば、あるいはこれらの双方であれば、一連の命令
のライトバック順序を保証することは困難となる。
【００１７】リネームバッファ１４はそれが予め定めら
れた順序で結果をアーキテクチャ・レジスタファイル１
６内のレジスタに送ることができるまで実行ユニット１
２の結果を受信しかつ記憶する。この制御は典型的には
「シーケンサ」その他と称されるデータプロセッサの他
の部分（図示せず）によって与えられる。リネームバッ
ファ１４もまた要求された結果またはリネームバッファ
１４における前記要求された結果の将来のロケーション
に対応するタグを直接実行ユニット１２に送ることがで
きる。リネームバッファ１４のこの送付機能は実行ユニ
ット１４が、たとえリネームバッファ１４がまだアーキ
テクチャ・レジスタファイル１６を更新していなくて
も、他の命令を開始できるようにする。
れた順序で結果をアーキテクチャ・レジスタファイル１
６内のレジスタに送ることができるまで実行ユニット１
２の結果を受信しかつ記憶する。この制御は典型的には
「シーケンサ」その他と称されるデータプロセッサの他
の部分（図示せず）によって与えられる。リネームバッ
ファ１４もまた要求された結果またはリネームバッファ
１４における前記要求された結果の将来のロケーション
に対応するタグを直接実行ユニット１２に送ることがで
きる。リネームバッファ１４のこの送付機能は実行ユニ
ット１４が、たとえリネームバッファ１４がまだアーキ
テクチャ・レジスタファイル１６を更新していなくて
も、他の命令を開始できるようにする。
【００１８】図２は、図１に示されたリネームバッファ
１４のブロック図を示す。リネームバッファ１４は７つ
のデータフィールド／ビット、すなわち、リネーム・タ
グフィールド、アーキテクチャレジスタファイル・タグ
フィールド、有効ビット（“Ｖ”と名付けられてい
る）、モーストリセントリアロケイテッドビット（以後
単に、「ＭＲＡビット」と称する）、シャドウＭＲＡビ
ット、データフィールド、およびデータ存在ビット、を
格納するよう動作可能な複数のメモリエレメント３５を
有する。データプロセッサ１０が発行する各命令に対し
１つのメモリエレメント３５が割当てられる。（技術上
知られているように、いくつかの命令はメモリエレメン
ト３５を必要としないかも知れない。）リネームバッフ
ァ１４のメモリエレメントの数は特定のデータプロセッ
サの同時的な命令実行の特定のレベルを補うように調整
できる。
１４のブロック図を示す。リネームバッファ１４は７つ
のデータフィールド／ビット、すなわち、リネーム・タ
グフィールド、アーキテクチャレジスタファイル・タグ
フィールド、有効ビット（“Ｖ”と名付けられてい
る）、モーストリセントリアロケイテッドビット（以後
単に、「ＭＲＡビット」と称する）、シャドウＭＲＡビ
ット、データフィールド、およびデータ存在ビット、を
格納するよう動作可能な複数のメモリエレメント３５を
有する。データプロセッサ１０が発行する各命令に対し
１つのメモリエレメント３５が割当てられる。（技術上
知られているように、いくつかの命令はメモリエレメン
ト３５を必要としないかも知れない。）リネームバッフ
ァ１４のメモリエレメントの数は特定のデータプロセッ
サの同時的な命令実行の特定のレベルを補うように調整
できる。
【００１９】前記リネームタグフィールドは命令に割当
てられた前記特定のメモリエレメントを独自的に識別す
る。前記リネームタグは実際にメモリエレメントに格納
される必要はない。典型的には、あるメモリエレメント
のアドレスは該メモリエレメントを識別するのに充分な
ものである。このフィールドは変化しない。
てられた前記特定のメモリエレメントを独自的に識別す
る。前記リネームタグは実際にメモリエレメントに格納
される必要はない。典型的には、あるメモリエレメント
のアドレスは該メモリエレメントを識別するのに充分な
ものである。このフィールドは変化しない。
【００２０】前記アーキテクチャレジスタファイル・タ
グフィールドは前記命令の結果が最終的に書き込まれる
アーキテクチャレジスタファイル１６内の前記アーキテ
クチャレジスタを識別する。アーキテクチャレジスタフ
ァイル・タグは特定のメモリエレメントが特定の命令に
割当てられた場合に書き込まれる。
グフィールドは前記命令の結果が最終的に書き込まれる
アーキテクチャレジスタファイル１６内の前記アーキテ
クチャレジスタを識別する。アーキテクチャレジスタフ
ァイル・タグは特定のメモリエレメントが特定の命令に
割当てられた場合に書き込まれる。
【００２１】前記有効ビットはメモリエレメントがある
命令に割当てられたことを示し、すなわち、前記アーキ
テクチャレジスタファイル・タグフィールドおよびＭＲ
Ａビットが有効であることを示す。前記有効ビットは関
連するデータフィールドが前記特定されたアーキテクチ
ャレジスタに書き込まれる場合に「無効（ｉｎｖａｌｉ
ｄ）」にセットされる。前記メモリエレメントは次に引
続く結果を記憶するために使用できる。前記有効ビット
は特定のメモリエレメントがある命令に割当てられた場
合に「有効（ｖａｌｉｄ）」にセットされる。前記有効
ビットによって行なわれる機能はまた、例えば、適切な
制御回路を備えたヘッドおよびテイルポインタによって
行なうことができる。前記「有効な」メモリエレメント
は次に前記ヘッドポインタによって示されるアドレスよ
り小さくかつ前記テイルポインタによって示されるアド
レスより大きいかあるいは等しいアドレスを有するメモ
リエレメントに対応することになる。有効ビットのその
ような構成は技術的に知られたある動作上の制約が与え
られている場合に適切なものとなり得る。
命令に割当てられたことを示し、すなわち、前記アーキ
テクチャレジスタファイル・タグフィールドおよびＭＲ
Ａビットが有効であることを示す。前記有効ビットは関
連するデータフィールドが前記特定されたアーキテクチ
ャレジスタに書き込まれる場合に「無効（ｉｎｖａｌｉ
ｄ）」にセットされる。前記メモリエレメントは次に引
続く結果を記憶するために使用できる。前記有効ビット
は特定のメモリエレメントがある命令に割当てられた場
合に「有効（ｖａｌｉｄ）」にセットされる。前記有効
ビットによって行なわれる機能はまた、例えば、適切な
制御回路を備えたヘッドおよびテイルポインタによって
行なうことができる。前記「有効な」メモリエレメント
は次に前記ヘッドポインタによって示されるアドレスよ
り小さくかつ前記テイルポインタによって示されるアド
レスより大きいかあるいは等しいアドレスを有するメモ
リエレメントに対応することになる。有効ビットのその
ような構成は技術的に知られたある動作上の制約が与え
られている場合に適切なものとなり得る。
【００２２】ＭＲＡビットは前記特定のメモリエレメン
ト３５がアーキテクチャレジスタファイル・タグフィー
ルドによって識別されるアーキテクチャレジスタのリネ
ームバッファ１４内に最も最近の（ｌａｔｅｓｔ）コピ
ーを含んでいるかあるいは含むことを示す。メモリエレ
メント３５が命令の発行時に特定の命令に割当てられた
とき、ＭＲＡビットは「最も最近に割当てられた（ｍｏ
ｓｔ ｒｅｃｅｎｔｌｙ ａｌｌｏｃａｔｅｄ）」もの
にセットされかつ同じアーキテクチャレジスタファイル
・タグフィールドを有するメモリエレメントの全ての他
のＭＲＡビットは「最も最近でなく割当てられた（ｎｏ
ｔ ｍｏｓｔ ｒｅｃｅｎｔｌｙ ａｌｌｏｃａｔｅ
ｄ）」ものにセットされる。命令発行と異なるアーキテ
クチャレジスタファイル・タグを有するメモリエレメン
トのＭＡＲビットは変更されない。同じアーキテクチャ
レジスタファイル・タグフィールドを有するメモリエレ
メントはアーキテクチャレジスタファイル１６内の同じ
アーキテクチャレジスタに向けられた結果を受信するこ
とになる。しかしながら、特定のアーキテクチャレジス
タに対し、１つだけのかつ最後の最も最近に割当てられ
たリネームバッファのメモリエレメントのみが論理レベ
ル“１”のＭＲＡビットを持つことになる。
ト３５がアーキテクチャレジスタファイル・タグフィー
ルドによって識別されるアーキテクチャレジスタのリネ
ームバッファ１４内に最も最近の（ｌａｔｅｓｔ）コピ
ーを含んでいるかあるいは含むことを示す。メモリエレ
メント３５が命令の発行時に特定の命令に割当てられた
とき、ＭＲＡビットは「最も最近に割当てられた（ｍｏ
ｓｔ ｒｅｃｅｎｔｌｙ ａｌｌｏｃａｔｅｄ）」もの
にセットされかつ同じアーキテクチャレジスタファイル
・タグフィールドを有するメモリエレメントの全ての他
のＭＲＡビットは「最も最近でなく割当てられた（ｎｏ
ｔ ｍｏｓｔ ｒｅｃｅｎｔｌｙ ａｌｌｏｃａｔｅ
ｄ）」ものにセットされる。命令発行と異なるアーキテ
クチャレジスタファイル・タグを有するメモリエレメン
トのＭＡＲビットは変更されない。同じアーキテクチャ
レジスタファイル・タグフィールドを有するメモリエレ
メントはアーキテクチャレジスタファイル１６内の同じ
アーキテクチャレジスタに向けられた結果を受信するこ
とになる。しかしながら、特定のアーキテクチャレジス
タに対し、１つだけのかつ最後の最も最近に割当てられ
たリネームバッファのメモリエレメントのみが論理レベ
ル“１”のＭＲＡビットを持つことになる。
【００２３】前記シャドウＭＲＡビットはデータプロセ
ッサ１０が推論的分岐（ｓｐｅｃｕｌａｔｉｖｅ ｂｒ
ａｎｃｈ）を行なう場合にＭＲＡビットのコピーを記憶
する。このビットは図５〜図７に関して以下にさらに詳
細に説明する。
ッサ１０が推論的分岐（ｓｐｅｃｕｌａｔｉｖｅ ｂｒ
ａｎｃｈ）を行なう場合にＭＲＡビットのコピーを記憶
する。このビットは図５〜図７に関して以下にさらに詳
細に説明する。
【００２４】前記データフィールドは関連する命令の結
果を含む。
果を含む。
【００２５】前記データ存在ビットはデータフィールド
が他の命令によって使用できることおよびデータフィー
ルドが前記アーキテクチャレジスタファイルに書き込ま
れるのに適格である（ｅｌｉｇｉｂｌｅ）ことを示す。
データ存在ビットは特定のメモリエレメント３５がある
命令に割当てられたとき「無効」にセットされ、かつ前
記特定の命令がその結果をメモリエレメントに書き込む
とき「有効」にセットされる。
が他の命令によって使用できることおよびデータフィー
ルドが前記アーキテクチャレジスタファイルに書き込ま
れるのに適格である（ｅｌｉｇｉｂｌｅ）ことを示す。
データ存在ビットは特定のメモリエレメント３５がある
命令に割当てられたとき「無効」にセットされ、かつ前
記特定の命令がその結果をメモリエレメントに書き込む
とき「有効」にセットされる。
【００２６】図１に戻ると、動作においては、実行ユニ
ット１２は命令を受信し、該命令は１つ又はそれ以上の
オペランドおよび該命令に関連する１つ又はそれ以上の
結果の宛先を持つことができる。以後、説明の目的で、
例示的な命令は単一のオペランドおよび単一のアーキテ
クチャレジスタを必要とする単一の結果を有するものと
する。
ット１２は命令を受信し、該命令は１つ又はそれ以上の
オペランドおよび該命令に関連する１つ又はそれ以上の
結果の宛先を持つことができる。以後、説明の目的で、
例示的な命令は単一のオペランドおよび単一のアーキテ
クチャレジスタを必要とする単一の結果を有するものと
する。
【００２７】命令のディスパッチ（ｄｉｓｐａｔｃｈ）
において、データプロセッサ１０の他の部分（図示せ
ず）はリネームバッファ１４内の特定のメモリエレメン
トを命令の結果の一時的な宛先として割当てる。リネー
ムバッファ１４のメモリエレメントは前記結果が最終的
に書かれるアーキテクチャレジスタの名前を前記割当て
られたメモリエレメントのアーキテクチャレジスタファ
イルのフィールドに書き込むことにより、割当てられた
メモリエレメントのリネームタグを前記命令を実行する
実行ユニットに送ることにより、そして前記有効、ＭＲ
Ａおよびデータ存在ビット（ｄａｔａ ｐｒｅｓｅｎ
ｔ）を、それぞれ、「有効」、「最も最近に割当てられ
た」および「存在せず（ｎｏｔ ｐｒｅｓｅｎｔ）」に
セットすることにより、割当てられる。同時に、前記割
当てられたメモリエレメントと同じアーキテクチャレジ
スタファイルのフィールドを持つメモリエレメントの全
てのＭＲＡビットは「最も最近でなく割当てられた」に
対応する論理状態にセットされる（以後、前記有効、Ｍ
ＲＡおよびデータ存在ビットはアクティブハイの信号で
あり、すなわち、「有効な」有効ビットは論理レベル
“１”に対応しかつ「データ不存在信号」は論理レベル
“０”に対応するなどとする）。
において、データプロセッサ１０の他の部分（図示せ
ず）はリネームバッファ１４内の特定のメモリエレメン
トを命令の結果の一時的な宛先として割当てる。リネー
ムバッファ１４のメモリエレメントは前記結果が最終的
に書かれるアーキテクチャレジスタの名前を前記割当て
られたメモリエレメントのアーキテクチャレジスタファ
イルのフィールドに書き込むことにより、割当てられた
メモリエレメントのリネームタグを前記命令を実行する
実行ユニットに送ることにより、そして前記有効、ＭＲ
Ａおよびデータ存在ビット（ｄａｔａ ｐｒｅｓｅｎ
ｔ）を、それぞれ、「有効」、「最も最近に割当てられ
た」および「存在せず（ｎｏｔ ｐｒｅｓｅｎｔ）」に
セットすることにより、割当てられる。同時に、前記割
当てられたメモリエレメントと同じアーキテクチャレジ
スタファイルのフィールドを持つメモリエレメントの全
てのＭＲＡビットは「最も最近でなく割当てられた」に
対応する論理状態にセットされる（以後、前記有効、Ｍ
ＲＡおよびデータ存在ビットはアクティブハイの信号で
あり、すなわち、「有効な」有効ビットは論理レベル
“１”に対応しかつ「データ不存在信号」は論理レベル
“０”に対応するなどとする）。
【００２８】シーケンサ回路（図示せず）又は実行ユニ
ット１２は必要とされるオペランドのアーキテクチャレ
ジスタファイルのタグをそれぞれ結果／要求タグバス２
６およびフォワード結果／要求バス３２を介してリネー
ムバッファ１４およびアーキテクチャレジスタファイル
１６に送る。
ット１２は必要とされるオペランドのアーキテクチャレ
ジスタファイルのタグをそれぞれ結果／要求タグバス２
６およびフォワード結果／要求バス３２を介してリネー
ムバッファ１４およびアーキテクチャレジスタファイル
１６に送る。
【００２９】オペランドの結果にしたがって３つの可能
な結果があり、すなわち、（１）オペランドはアーキテ
クチャレジスタファイル１６内のアーキテクチャレジス
タ内にのみ存在するか、（２）オペランドはリネームバ
ッファ１４内のメモリエレメントにありかつ存在（ｐｒ
ｅｓｅｎｔ）であり、あるいは（３）オペランドはリネ
ームバッファ１４内のメモリエレメントにありかつ不存
在（ｎｏｔ ｐｒｅｓｅｎｔ）であるか、である。いず
れの場合も、リネームバッファ１４はオペランド、デー
タ有効信号およびリネームタグを比較しかつ実行ユニッ
ト１８に送る。前記比較は要求されたアーキテクチャレ
ジスタファイルのタグを「有効な」有効ビットおよび
「最も最近に割当てられた」ＭＲＡビットを有する各々
のアーキテクチャレジスタファイルのフィールドと整合
する。前記オペランドおよびデータ有効信号はオペラン
ドバス２０を介して供給される。前記リネームタグはタ
グバス２２を介して実行ユニット１２に供給される。
な結果があり、すなわち、（１）オペランドはアーキテ
クチャレジスタファイル１６内のアーキテクチャレジス
タ内にのみ存在するか、（２）オペランドはリネームバ
ッファ１４内のメモリエレメントにありかつ存在（ｐｒ
ｅｓｅｎｔ）であり、あるいは（３）オペランドはリネ
ームバッファ１４内のメモリエレメントにありかつ不存
在（ｎｏｔ ｐｒｅｓｅｎｔ）であるか、である。いず
れの場合も、リネームバッファ１４はオペランド、デー
タ有効信号およびリネームタグを比較しかつ実行ユニッ
ト１８に送る。前記比較は要求されたアーキテクチャレ
ジスタファイルのタグを「有効な」有効ビットおよび
「最も最近に割当てられた」ＭＲＡビットを有する各々
のアーキテクチャレジスタファイルのフィールドと整合
する。前記オペランドおよびデータ有効信号はオペラン
ドバス２０を介して供給される。前記リネームタグはタ
グバス２２を介して実行ユニット１２に供給される。
【００３０】［可能性（１）：オペランドがアーキテク
チャレジスタファイル１６にのみ存在する場合。］この
場合には、前記比較によって整合は生成されることがな
く、すなわ、リネームバッファ１４内のいずれのデータ
フィールドも前記ネームド・アーキテクチャレジスタに
送られない。したがってリネームバッファ１４はフォワ
ード回路１８に対し「ミス」（メモリキャッシュの分野
における同じ用語と等価なものである。）を示す。フォ
ワード回路１８は次にオペランドバス２０を介して実行
ユニット１２に送るためにオペランドバス／ＡＲＦ３４
上に存在するオペランドを選択する。リネームバッファ
１４がその比較を行っている間に、アーキテクチャレジ
スタファイル１６は前記アーキテクチャレジスタファイ
ルのタグ（前記レジスタネーム）によって識別されるレ
ジスタに格納された値を選択しておりかつ関連するデー
タ値をオペランドバス／ＡＲＦ３４に出力している。ア
ーキテクチャレジスタファイル１６が前記データを発生
する場合は前記データ有効信号は常に「有効」である。
リネームバッファ１４は前記整合メモリエレメントに関
連するリネームタグフィールドをタグバス２２を介して
実行ユニット１２に送る。リネームバッファ１４によっ
て供給されるリネームタグは前記データ有効信号が「オ
ペランド有効」に対応する場合は実行ユニット１２によ
って無視される。
チャレジスタファイル１６にのみ存在する場合。］この
場合には、前記比較によって整合は生成されることがな
く、すなわ、リネームバッファ１４内のいずれのデータ
フィールドも前記ネームド・アーキテクチャレジスタに
送られない。したがってリネームバッファ１４はフォワ
ード回路１８に対し「ミス」（メモリキャッシュの分野
における同じ用語と等価なものである。）を示す。フォ
ワード回路１８は次にオペランドバス２０を介して実行
ユニット１２に送るためにオペランドバス／ＡＲＦ３４
上に存在するオペランドを選択する。リネームバッファ
１４がその比較を行っている間に、アーキテクチャレジ
スタファイル１６は前記アーキテクチャレジスタファイ
ルのタグ（前記レジスタネーム）によって識別されるレ
ジスタに格納された値を選択しておりかつ関連するデー
タ値をオペランドバス／ＡＲＦ３４に出力している。ア
ーキテクチャレジスタファイル１６が前記データを発生
する場合は前記データ有効信号は常に「有効」である。
リネームバッファ１４は前記整合メモリエレメントに関
連するリネームタグフィールドをタグバス２２を介して
実行ユニット１２に送る。リネームバッファ１４によっ
て供給されるリネームタグは前記データ有効信号が「オ
ペランド有効」に対応する場合は実行ユニット１２によ
って無視される。
【００３１】［可能性（２）：オペランドがリネームバ
ッファ１４にありかつ存在である場合。］この場合は、
リネームバッファ１４の１つ又はそれ以上のエントリが
供給されたオペランド名と整合する。したがって、リネ
ームバッファ１４はフォワード回路１８に「ヒット」を
表示する。フォワード回路１８は次にオペランドバス２
０を介して実行ユニット１８に送るためにオペランドバ
ス／ＲＢ２８上に存在するオペランドを選択する。しか
しながら、リネームバッファ１４はまた前記有効ビット
およびＭＲＡビットを「有効」および「最も最近に割当
てられた」状態に対応する論理状態と比較する。これは
リネームバッファ１４が前記データ値の最も最近に割当
てられたものを実行ユニット１２に送ることを保証す
る。リネームバッファ１４における前記選択されたメモ
リエレメントに関連するデータ存在ビットはオペランド
要求がリネームバッファ１４において「ヒット」したと
きデータ有効信号を発生する。構造的に、データ存在ビ
ットは現在のオペランドを示すハイ論理レベルである。
リネームバッファ１４によって供給されるリネームタグ
は再び実行ユニット１２によって無視される。
ッファ１４にありかつ存在である場合。］この場合は、
リネームバッファ１４の１つ又はそれ以上のエントリが
供給されたオペランド名と整合する。したがって、リネ
ームバッファ１４はフォワード回路１８に「ヒット」を
表示する。フォワード回路１８は次にオペランドバス２
０を介して実行ユニット１８に送るためにオペランドバ
ス／ＲＢ２８上に存在するオペランドを選択する。しか
しながら、リネームバッファ１４はまた前記有効ビット
およびＭＲＡビットを「有効」および「最も最近に割当
てられた」状態に対応する論理状態と比較する。これは
リネームバッファ１４が前記データ値の最も最近に割当
てられたものを実行ユニット１２に送ることを保証す
る。リネームバッファ１４における前記選択されたメモ
リエレメントに関連するデータ存在ビットはオペランド
要求がリネームバッファ１４において「ヒット」したと
きデータ有効信号を発生する。構造的に、データ存在ビ
ットは現在のオペランドを示すハイ論理レベルである。
リネームバッファ１４によって供給されるリネームタグ
は再び実行ユニット１２によって無視される。
【００３２】［可能性（３）：オペランドはリネームバ
ッファ１４にありかつ不存在である場合］この場合に
も、リネームバッファ１４における１つ又はそれ以上の
エントリが前記供給されたオペランドのアーキテクチャ
レジスタファイルのタグと整合する。したがって、リネ
ームバッファ１４はフォワード回路１８に対し「ヒッ
ト」を表示する。フォワード回路１８はオペランドバス
／ＲＢ２８上に存在するオペランドをオペランドバス２
０を介して実行ユニット１８に送るために選択する。前
と同様に、リネームバッファ１４は前記要求されたアー
キテクチャレジスタファイルのタグと整合するアーキテ
クチャレジスタファイルのタグフィールドを有するデー
タフィールド、ハイの有効ビットおよびハイのＭＲＡビ
ットをオペランドバス／ＲＢ２８を介してフォワード回
路１８に送る。しかしながら、この場合は、エントリは
「存在せず」であると想定される。したがって、リネー
ムバッファ１４の前記選択されたメモリエレメントに関
連するデータ存在ビットはゼロの論理状態を含む。無効
なデータ信号（データ不存在）の場合は、実行ユニット
１２は前記送られたオペランドを無視するが、実行ユニ
ット１２によってそこに送られたリネームタグをラッチ
する。
ッファ１４にありかつ不存在である場合］この場合に
も、リネームバッファ１４における１つ又はそれ以上の
エントリが前記供給されたオペランドのアーキテクチャ
レジスタファイルのタグと整合する。したがって、リネ
ームバッファ１４はフォワード回路１８に対し「ヒッ
ト」を表示する。フォワード回路１８はオペランドバス
／ＲＢ２８上に存在するオペランドをオペランドバス２
０を介して実行ユニット１８に送るために選択する。前
と同様に、リネームバッファ１４は前記要求されたアー
キテクチャレジスタファイルのタグと整合するアーキテ
クチャレジスタファイルのタグフィールドを有するデー
タフィールド、ハイの有効ビットおよびハイのＭＲＡビ
ットをオペランドバス／ＲＢ２８を介してフォワード回
路１８に送る。しかしながら、この場合は、エントリは
「存在せず」であると想定される。したがって、リネー
ムバッファ１４の前記選択されたメモリエレメントに関
連するデータ存在ビットはゼロの論理状態を含む。無効
なデータ信号（データ不存在）の場合は、実行ユニット
１２は前記送られたオペランドを無視するが、実行ユニ
ット１２によってそこに送られたリネームタグをラッチ
する。
【００３３】引続くクロックサイクルの間、実行ユニッ
ト１２は結果バス２４および結果／要求タグバス２６を
監視する。このプロセスは「スヌーピング（ｓｎｏｏｐ
ｉｎｇ）」と称される。第２の実行ユニットは結局所望
のオペランドである結果を前記オペランドの関連するリ
ネームタグと共に戻す。第２の実行ユニットは該オペラ
ンドおよびリネームタグを、それぞれ、結果バス２４お
よび結果／要求タグバス２６を介してリネームバッファ
１４に送る。実行ユニット１２はこのオペランドを結果
／要求タグバス２６上の前記リネームタグによって識別
することができ、かつ該オペランドをリネームバッファ
１４が該オペランドおよびリネームタグをラッチすると
同時にラッチすることができる。
ト１２は結果バス２４および結果／要求タグバス２６を
監視する。このプロセスは「スヌーピング（ｓｎｏｏｐ
ｉｎｇ）」と称される。第２の実行ユニットは結局所望
のオペランドである結果を前記オペランドの関連するリ
ネームタグと共に戻す。第２の実行ユニットは該オペラ
ンドおよびリネームタグを、それぞれ、結果バス２４お
よび結果／要求タグバス２６を介してリネームバッファ
１４に送る。実行ユニット１２はこのオペランドを結果
／要求タグバス２６上の前記リネームタグによって識別
することができ、かつ該オペランドをリネームバッファ
１４が該オペランドおよびリネームタグをラッチすると
同時にラッチすることができる。
【００３４】図３から図７は図２に示されたリネームバ
ッファ１４の内容を種々のシーケンス時間において示す
ものである。図示された例においては、リネームバッフ
ァ１４は、Ａ〜Ｇと名付けられた、７個のメモリエレメ
ントを有し、それらは混乱を避けるために８個の結果
を、０〜７と名付けられた、８個のアーキテクチャレジ
スタに対する８個のデータフィールドに格納する。実際
に、前記７個のメモリエレメントおよび８個のアーキテ
クチャレジスタは２進数で識別される。図３〜図７にお
ける空白のエントリは該フィールドの値が説明に関連が
ないことを示している。
ッファ１４の内容を種々のシーケンス時間において示す
ものである。図示された例においては、リネームバッフ
ァ１４は、Ａ〜Ｇと名付けられた、７個のメモリエレメ
ントを有し、それらは混乱を避けるために８個の結果
を、０〜７と名付けられた、８個のアーキテクチャレジ
スタに対する８個のデータフィールドに格納する。実際
に、前記７個のメモリエレメントおよび８個のアーキテ
クチャレジスタは２進数で識別される。図３〜図７にお
ける空白のエントリは該フィールドの値が説明に関連が
ないことを示している。
【００３５】［通常動作］図３は、メモリエレメント
Ａ，ＢおよびＣが３つの命令に割当てられた後の図２に
示されるリネームバッファ１４の内容を示す。メモリエ
レメントＡのデータフィールドはすでにアーキテクチャ
レジスタ＃４に書き込まれる命令の結果（“１”の論理
状態にセットされたデータ存在ビット）を含んでいる。
メモリエレメントＢおよびＣのデータフィールドはそれ
ぞれアーキテクチャレジスタ＃５および＃７に書き込ま
れる２つの命令の結果を含むことになる。これらの後者
の命令は２つの対応するデータ存在ビットのゼロ状態に
よって示されるように完了していない。全てのメモリエ
レメントのＭＲＡビットは各々がいくつかのアーキテク
チャレジスタ、ここではアーキテクチャレジスタ＃４，
＃５および＃７、の最も最近のものでありあるいは最も
最近のものとなることを反映する。メモリエレメントＤ
〜Ｇは各メモリエレメントの有効ビットのゼロ論理状態
によって示されるように有効ではない。
Ａ，ＢおよびＣが３つの命令に割当てられた後の図２に
示されるリネームバッファ１４の内容を示す。メモリエ
レメントＡのデータフィールドはすでにアーキテクチャ
レジスタ＃４に書き込まれる命令の結果（“１”の論理
状態にセットされたデータ存在ビット）を含んでいる。
メモリエレメントＢおよびＣのデータフィールドはそれ
ぞれアーキテクチャレジスタ＃５および＃７に書き込ま
れる２つの命令の結果を含むことになる。これらの後者
の命令は２つの対応するデータ存在ビットのゼロ状態に
よって示されるように完了していない。全てのメモリエ
レメントのＭＲＡビットは各々がいくつかのアーキテク
チャレジスタ、ここではアーキテクチャレジスタ＃４，
＃５および＃７、の最も最近のものでありあるいは最も
最近のものとなることを反映する。メモリエレメントＤ
〜Ｇは各メモリエレメントの有効ビットのゼロ論理状態
によって示されるように有効ではない。
【００３６】図４は、付加的なメモリエレメント、すな
わちメモリエレメントＤ、がいずれかの命令に割当てら
れた後の図２に示されるリネームバッファ１４の内容を
示す。この付加的な命令はメモリエレメントＡに関連す
る命令のようにアーキテクチャレジスタ＃４に書き込ま
れる。命令の発行時に、メモリエレメントＤのＭＲＡビ
ットは“１”の論理状態にセットされ、かつメモリエレ
メントＡのＭＲＡビットは“０”の論理状態にセットさ
れる。その結果、アーキテクチャレジスタ＃４の内容を
要求するいずれの後の命令もメモリエレメントＤのデー
タ存在ビットに応じてメモリエレメントＤのデータフィ
ールド又はリネームタグフィールドを受けることにな
る。図示された瞬間では、メモリエレメントＤに関連す
る命令の結果は完全ではない。その場合、リネームバッ
ファ１４は前記リネームタグフィールドをアーキテクチ
ャレジスタ＃４を要求するいずれかの実行ユニットに送
る。
わちメモリエレメントＤ、がいずれかの命令に割当てら
れた後の図２に示されるリネームバッファ１４の内容を
示す。この付加的な命令はメモリエレメントＡに関連す
る命令のようにアーキテクチャレジスタ＃４に書き込ま
れる。命令の発行時に、メモリエレメントＤのＭＲＡビ
ットは“１”の論理状態にセットされ、かつメモリエレ
メントＡのＭＲＡビットは“０”の論理状態にセットさ
れる。その結果、アーキテクチャレジスタ＃４の内容を
要求するいずれの後の命令もメモリエレメントＤのデー
タ存在ビットに応じてメモリエレメントＤのデータフィ
ールド又はリネームタグフィールドを受けることにな
る。図示された瞬間では、メモリエレメントＤに関連す
る命令の結果は完全ではない。その場合、リネームバッ
ファ１４は前記リネームタグフィールドをアーキテクチ
ャレジスタ＃４を要求するいずれかの実行ユニットに送
る。
【００３７】［推論的分岐（Ｓｐｅｃｕｌａｔｉｖｅ
Ｂｒａｎｃｈｉｎｇ）］リネームバッファ１４は推論的
分岐をサポートするデータプロセッサ内で動作するよう
修正できる。推論的分岐機構を実現するデータプロセッ
サは該データプロセッサが実際に前記選択された命令ス
トリームが事実上正しい命令ストリームであるか否かを
判定する前に２つ（又はそれ以上）の可能な命令ストリ
ームの１つに分岐するものである。該データプロセッサ
はもしそれが後に新しい命令ストリームが正しいことを
判定すればその新しい命令ストリームにそって動作を継
続する。しかしながら、該データプロセッサはもしそれ
が誤って「推測された（ｇｕｅｓｓｅｄ）」ことを判定
すれば前記選択されたパスに沿っての命令の発行を停止
する。該データプロセッサは次に前記誤ったパスに沿っ
て発行された命令の影響（ａｆｆｅｃｔｓ）を反転しか
つ正しいパスにそって命令を発行するよう試みる。前記
可能な命令ストリームの１つが直列的に第１の命令スト
リームに続くかあるいはソフトウェア的に異なるポイン
トにジャンプすることを要求するかもしれないことを理
解すべきである。推論的分岐機能は以下に図５〜図７に
おいて説明する。
Ｂｒａｎｃｈｉｎｇ）］リネームバッファ１４は推論的
分岐をサポートするデータプロセッサ内で動作するよう
修正できる。推論的分岐機構を実現するデータプロセッ
サは該データプロセッサが実際に前記選択された命令ス
トリームが事実上正しい命令ストリームであるか否かを
判定する前に２つ（又はそれ以上）の可能な命令ストリ
ームの１つに分岐するものである。該データプロセッサ
はもしそれが後に新しい命令ストリームが正しいことを
判定すればその新しい命令ストリームにそって動作を継
続する。しかしながら、該データプロセッサはもしそれ
が誤って「推測された（ｇｕｅｓｓｅｄ）」ことを判定
すれば前記選択されたパスに沿っての命令の発行を停止
する。該データプロセッサは次に前記誤ったパスに沿っ
て発行された命令の影響（ａｆｆｅｃｔｓ）を反転しか
つ正しいパスにそって命令を発行するよう試みる。前記
可能な命令ストリームの１つが直列的に第１の命令スト
リームに続くかあるいはソフトウェア的に異なるポイン
トにジャンプすることを要求するかもしれないことを理
解すべきである。推論的分岐機能は以下に図５〜図７に
おいて説明する。
【００３８】図５は、データプロセッサ１０が図３およ
び図４に関して上に説明した４つの命令を発行した後に
推論的分岐を行なう場合に図２に示されたリネームバッ
ファ１４の内容を示す。リネームバッファ１４は各ＭＲ
Ａビットに関連するシャドウＭＲＡビットに各ＭＲＡビ
ットのコピーを保存する。特に、Ａメモリエレメントの
シャドウＭＲＡビットはＡメモリエレメントのＭＲＡビ
ットに等しく、ＢメモリエレメントのシャドウＭＲＡビ
ットはＢメモリエレメントのＭＲＡビットに等しく、以
下同様である。
び図４に関して上に説明した４つの命令を発行した後に
推論的分岐を行なう場合に図２に示されたリネームバッ
ファ１４の内容を示す。リネームバッファ１４は各ＭＲ
Ａビットに関連するシャドウＭＲＡビットに各ＭＲＡビ
ットのコピーを保存する。特に、Ａメモリエレメントの
シャドウＭＲＡビットはＡメモリエレメントのＭＲＡビ
ットに等しく、ＢメモリエレメントのシャドウＭＲＡビ
ットはＢメモリエレメントのＭＲＡビットに等しく、以
下同様である。
【００３９】図６は、データプロセッサ１０が前記新し
い命令ストリームから１つの命令を発行した後の図２に
示されたリネームバッファ１４の内容を示す。この次の
命令はメモリエレメントＥが割当てられかつアーキテク
チャレジスタ＃５に書き込まれる。その結果、リネーム
バッファ１４はメモリエレメントＢのＭＲＡビットをゼ
ロ論理状態にセットしてメモリエレメントＥがアーキテ
クチャレジスタ＃５の最も最近に割当てられたものを含
むことを反映させる。シャドウＭＲＡビットは修正され
ない。
い命令ストリームから１つの命令を発行した後の図２に
示されたリネームバッファ１４の内容を示す。この次の
命令はメモリエレメントＥが割当てられかつアーキテク
チャレジスタ＃５に書き込まれる。その結果、リネーム
バッファ１４はメモリエレメントＢのＭＲＡビットをゼ
ロ論理状態にセットしてメモリエレメントＥがアーキテ
クチャレジスタ＃５の最も最近に割当てられたものを含
むことを反映させる。シャドウＭＲＡビットは修正され
ない。
【００４０】もしデータプロセッサ１０がそれが推論的
に分岐したとき正しい命令パスを「推測すれば」、デー
タプロセッサ１０は同じ命令ストリームに沿って処理を
継続する。リネームバッファ１４はデータプロセッサ１
０が第２の推論的分岐を行なうまでそのシャドウＭＲＡ
ビットを無視する。そのポイントにおいて、リネームバ
ッファ１４は再び前記ＭＲＡビットをシャドウＭＲＡビ
ットにコピーし、図６に示されたベクトルをオーバライ
トする。しかしながら、もしデータプロセッサ１０が誤
って推測すれば、リネームバッファ１４はシャドウビッ
トを前記関連するＭＲＡビットにコピーし戻す。リネー
ムバッファ１４又は、多分、データプロセッサ１０の分
岐ユニットはまた前記誤った命令ストリームにそって全
ての命令を無効にする。
に分岐したとき正しい命令パスを「推測すれば」、デー
タプロセッサ１０は同じ命令ストリームに沿って処理を
継続する。リネームバッファ１４はデータプロセッサ１
０が第２の推論的分岐を行なうまでそのシャドウＭＲＡ
ビットを無視する。そのポイントにおいて、リネームバ
ッファ１４は再び前記ＭＲＡビットをシャドウＭＲＡビ
ットにコピーし、図６に示されたベクトルをオーバライ
トする。しかしながら、もしデータプロセッサ１０が誤
って推測すれば、リネームバッファ１４はシャドウビッ
トを前記関連するＭＲＡビットにコピーし戻す。リネー
ムバッファ１４又は、多分、データプロセッサ１０の分
岐ユニットはまた前記誤った命令ストリームにそって全
ての命令を無効にする。
【００４１】図７は、データプロセッサ１０がそれが誤
った命令ストリームに従ったことを判定した後の図２に
示されたリネームバッファ１４の内容を示す。リネーム
バッファ１４はメモリエレメントＥを無効にしかつシャ
ドウビットの内容をＭＲＡビットにコピーし戻す。この
図では、データプロセッサ１０が正しい命令ストリーム
に従ったことを判定する前に１つの命令のみが発行され
ている。したがって、１つのメモリエレメントのみが無
効化される必要があり、かつ１つのＭＲＡビットのみが
再格納される必要がある。しかしながら、開示された手
順は任意の数の誤って発行された命令に対しても同じ結
果を生成する。
った命令ストリームに従ったことを判定した後の図２に
示されたリネームバッファ１４の内容を示す。リネーム
バッファ１４はメモリエレメントＥを無効にしかつシャ
ドウビットの内容をＭＲＡビットにコピーし戻す。この
図では、データプロセッサ１０が正しい命令ストリーム
に従ったことを判定する前に１つの命令のみが発行され
ている。したがって、１つのメモリエレメントのみが無
効化される必要があり、かつ１つのＭＲＡビットのみが
再格納される必要がある。しかしながら、開示された手
順は任意の数の誤って発行された命令に対しても同じ結
果を生成する。
【００４２】メモリエレメント毎のシャドウビットの数
は複数レベルの推論的分岐をサポートするために増加す
ることができる。例えば、データプロセッサ１０はそれ
が前記第１の推論的分岐が正しかったことを判定する前
に第２の推論的分岐を行なうことができることが望まし
いかもしれない。この場合、第２のシャドウＭＲＡビッ
トは各メモリエレメントに対して設けることができる。
前記第２の未解決の推論的分岐の実行に応じて、ＭＲＡ
ビットの内容は第２のシャドウＭＲＡビットに格納され
る。リネームバッファ１４は次にもしデータプロセッサ
の分岐ユニットがＮ番目の未解決の推論的分岐が正しく
ないことを判定すれば（ここで、Ｎは整数の指数であ
る）、前記第Ｎ番目のシャドウＭＲＡビットをＭＲＡビ
ットに再格納する。一般に、１つのシャドウＭＲＡビッ
トが望まれる各レベルの推論的分岐に対して与えられ
る。
は複数レベルの推論的分岐をサポートするために増加す
ることができる。例えば、データプロセッサ１０はそれ
が前記第１の推論的分岐が正しかったことを判定する前
に第２の推論的分岐を行なうことができることが望まし
いかもしれない。この場合、第２のシャドウＭＲＡビッ
トは各メモリエレメントに対して設けることができる。
前記第２の未解決の推論的分岐の実行に応じて、ＭＲＡ
ビットの内容は第２のシャドウＭＲＡビットに格納され
る。リネームバッファ１４は次にもしデータプロセッサ
の分岐ユニットがＮ番目の未解決の推論的分岐が正しく
ないことを判定すれば（ここで、Ｎは整数の指数であ
る）、前記第Ｎ番目のシャドウＭＲＡビットをＭＲＡビ
ットに再格納する。一般に、１つのシャドウＭＲＡビッ
トが望まれる各レベルの推論的分岐に対して与えられ
る。
【００４３】図８は、開示された発明を実施するために
動作可能な１組のステップのフローチャート３６を示
す。リネームバッファ１４はいずれかの実行ユニットに
よってオペランドが要求されるたびごとにフローチャー
ト３６を実行する。リネームバッファ１４は要求された
オペランドのアーキテクチャレジスタファイルのタグを
整合のためにリネームバッファ１４における各々のアー
キテクチャレジスタファイルのタグフィールドと比較す
る、ステップ３８。リネームバッファ１４は次に、それ
ぞれ、リネームバッファ１４が整合を検出したかあるい
は整合を検出しなかったかに応じてパス４０またはパス
４２に分岐する。ステップ３８は図９に関して以下にさ
らに詳細に説明する。
動作可能な１組のステップのフローチャート３６を示
す。リネームバッファ１４はいずれかの実行ユニットに
よってオペランドが要求されるたびごとにフローチャー
ト３６を実行する。リネームバッファ１４は要求された
オペランドのアーキテクチャレジスタファイルのタグを
整合のためにリネームバッファ１４における各々のアー
キテクチャレジスタファイルのタグフィールドと比較す
る、ステップ３８。リネームバッファ１４は次に、それ
ぞれ、リネームバッファ１４が整合を検出したかあるい
は整合を検出しなかったかに応じてパス４０またはパス
４２に分岐する。ステップ３８は図９に関して以下にさ
らに詳細に説明する。
【００４４】パス４０に沿って続けると、リネームバッ
ファ１４は「ヒット」信号をフォワード回路１４に送信
しフォワード回路１８がリネームバッファ１４によって
供給されたオペランドをオペランドバス２０に送るべき
であることを示す、ステップ４４。リネームバッファ１
４は次に、ステップ４６において、整合したリネームタ
グフィールドおよびデータフィールド（もしあれば）そ
してデータ存在ビットを実行ユニット１８に送る。上に
述べたように、実行ユニット１８はデータ存在フィール
ドの値に応じてこれらのフィールドのあるものを無視す
る。
ファ１４は「ヒット」信号をフォワード回路１４に送信
しフォワード回路１８がリネームバッファ１４によって
供給されたオペランドをオペランドバス２０に送るべき
であることを示す、ステップ４４。リネームバッファ１
４は次に、ステップ４６において、整合したリネームタ
グフィールドおよびデータフィールド（もしあれば）そ
してデータ存在ビットを実行ユニット１８に送る。上に
述べたように、実行ユニット１８はデータ存在フィール
ドの値に応じてこれらのフィールドのあるものを無視す
る。
【００４５】パス４２に沿って続けると、リネームバッ
ファ１４は「ミス」信号をフォワード回路１８に送信し
フォワード回路１８がアーキテクチャレジスタファイル
１６によって供給されるオペランドを送るべきことを示
す、ステップ４８。リネームバッファ１４は該リネーム
バッファ１４の構成の詳細に応じて実行ユニット１２に
いずれか他のデータを送ってもよくあるいは送らなくて
もよい。いずれにしても、上に述べたプロトコルにした
がって、実行ユニット１２に送られたいずれかのデータ
は有効なデータ信号がアーキテクチャレジスタファイル
１６によって供給されれば無視される。
ファ１４は「ミス」信号をフォワード回路１８に送信し
フォワード回路１８がアーキテクチャレジスタファイル
１６によって供給されるオペランドを送るべきことを示
す、ステップ４８。リネームバッファ１４は該リネーム
バッファ１４の構成の詳細に応じて実行ユニット１２に
いずれか他のデータを送ってもよくあるいは送らなくて
もよい。いずれにしても、上に述べたプロトコルにした
がって、実行ユニット１２に送られたいずれかのデータ
は有効なデータ信号がアーキテクチャレジスタファイル
１６によって供給されれば無視される。
【００４６】フローチャート３６内の両方のパスは次に
フローチャート３６の終りで併合される。
フローチャート３６の終りで併合される。
【００４７】図９は、図８に示されるステップ３８を実
現するよう動作する１組のステップのフローチャートを
示す。リネームバッファ１４は、ステップ５０におい
て、タグの比較を行なう。上に述べたように、リネーム
バッファは、それぞれ、（１）要求されたオペランドの
タグ、１の論理レベル、および１の論理レベルを、
（２）各々のメモリエレメント３５の前記アーキテクチ
ャレジスタファイルのタグフィールド、前記有効ビッ
ト、前記ＭＲＡビットと比較する。リネームバッファ１
４は次に、ステップ５２において、それがステップ５０
において整合を検出したか否かに応じてパス４０または
４２に分岐する。比較ステップ５０の詳細はリネームバ
ッファ１４のメモリエレメントのハードウェア構成に依
存する。例えば、もしリネームバッファ１４がランダム
アクセスメモリ（ＲＡＭ）セルの小さなブロックとして
設計されれば、ステップ５０は、メモリセルがインデッ
クスされたカンウタにしたがってアドレスされ、該メモ
リセルの内容が比較され、そして整合が検出されなけれ
ば前記カウンタが増分される、反復ループを含むことが
できる。逆に、リネームバッファ１４は内容にアドレス
可能なメモリ（ＣＡＭ）のセルの小さなブロックとする
ことができる。もしリネームバッファ１４がＣＡＭセル
のブロックであれば、各ＣＡＭセルの内容は互いに並列
に入力オペランドタグと比較される。所望のフィールド
を有するＣＡＭセルは自動的にそのリネームタグフィー
ルド、データフィールド、およびデータ存在ビットを出
力することになる。
現するよう動作する１組のステップのフローチャートを
示す。リネームバッファ１４は、ステップ５０におい
て、タグの比較を行なう。上に述べたように、リネーム
バッファは、それぞれ、（１）要求されたオペランドの
タグ、１の論理レベル、および１の論理レベルを、
（２）各々のメモリエレメント３５の前記アーキテクチ
ャレジスタファイルのタグフィールド、前記有効ビッ
ト、前記ＭＲＡビットと比較する。リネームバッファ１
４は次に、ステップ５２において、それがステップ５０
において整合を検出したか否かに応じてパス４０または
４２に分岐する。比較ステップ５０の詳細はリネームバ
ッファ１４のメモリエレメントのハードウェア構成に依
存する。例えば、もしリネームバッファ１４がランダム
アクセスメモリ（ＲＡＭ）セルの小さなブロックとして
設計されれば、ステップ５０は、メモリセルがインデッ
クスされたカンウタにしたがってアドレスされ、該メモ
リセルの内容が比較され、そして整合が検出されなけれ
ば前記カウンタが増分される、反復ループを含むことが
できる。逆に、リネームバッファ１４は内容にアドレス
可能なメモリ（ＣＡＭ）のセルの小さなブロックとする
ことができる。もしリネームバッファ１４がＣＡＭセル
のブロックであれば、各ＣＡＭセルの内容は互いに並列
に入力オペランドタグと比較される。所望のフィールド
を有するＣＡＭセルは自動的にそのリネームタグフィー
ルド、データフィールド、およびデータ存在ビットを出
力することになる。
【００４８】図１０は、開示された発明を実施するよう
動作可能な１組のステップのフローチャート５４を示
す。特に、フローチャート５４はリネームバッファ１４
がどのようにして図５〜図７に関して上に説明した推論
的分岐機能を導入できるかを示す。リネームバッファ１
４は各々のデータプロセッサのクロックサイクルの始め
に図１０に示される各ステップを実行することができ
る。リネームバッファ１４は、ステップ５６において、
データプロセッサ１０が推論的分岐を行なうか否かを判
定する。もしデータプロセッサ１０が推論的分岐を行な
えば、リネームバッファ１４は、ステップ５８におい
て、各ＭＲＡビットを関連するシャドウＭＲＡビットに
コピーする。フローチャート５４は次にステップ６０に
進む。もしデータプロセッサ１０が推論的分岐を行なわ
なければ、リネームバッファ１４はステップ５８から直
接ステップ６０に進む。
動作可能な１組のステップのフローチャート５４を示
す。特に、フローチャート５４はリネームバッファ１４
がどのようにして図５〜図７に関して上に説明した推論
的分岐機能を導入できるかを示す。リネームバッファ１
４は各々のデータプロセッサのクロックサイクルの始め
に図１０に示される各ステップを実行することができ
る。リネームバッファ１４は、ステップ５６において、
データプロセッサ１０が推論的分岐を行なうか否かを判
定する。もしデータプロセッサ１０が推論的分岐を行な
えば、リネームバッファ１４は、ステップ５８におい
て、各ＭＲＡビットを関連するシャドウＭＲＡビットに
コピーする。フローチャート５４は次にステップ６０に
進む。もしデータプロセッサ１０が推論的分岐を行なわ
なければ、リネームバッファ１４はステップ５８から直
接ステップ６０に進む。
【００４９】リネームバッファ１４は次にデータプロセ
ッサが該データプロセッサ１０が正しくない命令ストリ
ームに従ったことを示しているか否かを判定する、ステ
ップ６０。もしデータプロセッサ１０が正しくない命令
ストリームに従っていれば、次にリネームバッファ１４
は、ステップ６２において、推論的分岐命令に従った命
令に関連する各々の有効ビットを無効にする。リネーム
バッファ１４はまた、ステップ６４において、各々のシ
ャドウＭＲＡビットを対応するＭＲＡビットにコピーし
戻す。リネームバッファ１４は次にフローチャート５４
の終りに進む。もしデータプロセッサ１０が正しくない
命令ストリームに従っていなければ、リネームバッファ
１４はステップ６０から直接フローチャート５４の終り
に進む。
ッサが該データプロセッサ１０が正しくない命令ストリ
ームに従ったことを示しているか否かを判定する、ステ
ップ６０。もしデータプロセッサ１０が正しくない命令
ストリームに従っていれば、次にリネームバッファ１４
は、ステップ６２において、推論的分岐命令に従った命
令に関連する各々の有効ビットを無効にする。リネーム
バッファ１４はまた、ステップ６４において、各々のシ
ャドウＭＲＡビットを対応するＭＲＡビットにコピーし
戻す。リネームバッファ１４は次にフローチャート５４
の終りに進む。もしデータプロセッサ１０が正しくない
命令ストリームに従っていなければ、リネームバッファ
１４はステップ６０から直接フローチャート５４の終り
に進む。
【００５０】次に、開示のため本発明の内容を特許請求
の範囲と同じ形式でかつ本件出願の特許請求の範囲の各
請求項をも引用する形で記載する。
の範囲と同じ形式でかつ本件出願の特許請求の範囲の各
請求項をも引用する形で記載する。
【００５１】Ａ．前記リネームバッファはさらに、複数
のメモリエレメント（３５）であって、各メモリエレメ
ントは前記受信した結果、前記受信した結果に関連する
前記アーキテクチャレジスタを表わすタグおよび前記受
信した結果に関連する最初に最も最近に割当てられたビ
ットを記憶するよう動作可能であるもの、そして前記複
数のメモリエレメントに結合されたフォワード回路（１
４，１８）であって、前記フォワード回路は周期的に前
記アーキテクチャレジスタの１つを識別する第１のタグ
を受信し、該タグを前記メモリエレメントのうちの所定
の１つに格納し、前記メモリエレメントの所定の１つに
関連する前記第１に最も最近に割当てられたビットを第
１の論理状態にセットし、メモリエレメントのサブセッ
トの各々の第１に最も最近に割当てられたビットを第２
の論理状態にセットし、前記サブセットのメモリエレメ
ント内の各メモリエレメントは前記メモリエレメントの
前記所定の１つの第１のタグに論理的に等価な第２のタ
グを備え、そして前記フォワード回路は選択された受信
結果を前記実行ユニットの１つに送るもの、を具備する
ことを特徴とする請求項１に記載のデータプロセッサ。
のメモリエレメント（３５）であって、各メモリエレメ
ントは前記受信した結果、前記受信した結果に関連する
前記アーキテクチャレジスタを表わすタグおよび前記受
信した結果に関連する最初に最も最近に割当てられたビ
ットを記憶するよう動作可能であるもの、そして前記複
数のメモリエレメントに結合されたフォワード回路（１
４，１８）であって、前記フォワード回路は周期的に前
記アーキテクチャレジスタの１つを識別する第１のタグ
を受信し、該タグを前記メモリエレメントのうちの所定
の１つに格納し、前記メモリエレメントの所定の１つに
関連する前記第１に最も最近に割当てられたビットを第
１の論理状態にセットし、メモリエレメントのサブセッ
トの各々の第１に最も最近に割当てられたビットを第２
の論理状態にセットし、前記サブセットのメモリエレメ
ント内の各メモリエレメントは前記メモリエレメントの
前記所定の１つの第１のタグに論理的に等価な第２のタ
グを備え、そして前記フォワード回路は選択された受信
結果を前記実行ユニットの１つに送るもの、を具備する
ことを特徴とする請求項１に記載のデータプロセッサ。
【００５２】Ｂ．前記メモリエレメントの各々は前記第
１に最も最近に割当てられたビットの各々と関連する第
２に最も最近に割当てられたビット（シャドウＭＲＡ）
を備え、かつ前記フォワード回路は所定の条件に応答し
て関連する第２に最も最近に割当てられたビットのロケ
ーションに各々の第１に最も最近に割当てられたビット
を格納するよう動作可能であることを特徴とする請求項
Ａに記載のデータプロセッサ。
１に最も最近に割当てられたビットの各々と関連する第
２に最も最近に割当てられたビット（シャドウＭＲＡ）
を備え、かつ前記フォワード回路は所定の条件に応答し
て関連する第２に最も最近に割当てられたビットのロケ
ーションに各々の第１に最も最近に割当てられたビット
を格納するよう動作可能であることを特徴とする請求項
Ａに記載のデータプロセッサ。
【００５３】Ｃ．前記所定の条件は推論的分岐命令であ
ることを特徴とする請求項Ｂに記載のデータプロセッ
サ。
ることを特徴とする請求項Ｂに記載のデータプロセッ
サ。
【００５４】Ｄ．前記フォワード回路は前記選択された
受信結果のアドレスを前記実行ユニットの１つに送るた
めのタグ回路（リネームタグ）を具備することを特徴と
する請求項Ｃに記載のデータプロセッサ。
受信結果のアドレスを前記実行ユニットの１つに送るた
めのタグ回路（リネームタグ）を具備することを特徴と
する請求項Ｃに記載のデータプロセッサ。
【００５５】Ｅ．前記複数のメモリエレメントの各々は
さらに有効ビット（Ｖ）およびデータ存在ビットを具備
し、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は論理
状態で、それぞれ、前記アーキテクチャレジスタの第１
の選択された１つ、前記有効ビットの第１の論理状態、
前記第１に最も最近に割当てられたビットの第１の論理
状態、そしてデータ存在ビットの前記第１の論理状態に
対応するタグ（アーキテクチャレジスタファイルのタ
グ）、有効ビット、第１に最も最近に割当てられたビッ
トおよびデータ存在ビットを含むことを特徴とする請求
項Ｄに記載のデータプロセッサ。
さらに有効ビット（Ｖ）およびデータ存在ビットを具備
し、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は論理
状態で、それぞれ、前記アーキテクチャレジスタの第１
の選択された１つ、前記有効ビットの第１の論理状態、
前記第１に最も最近に割当てられたビットの第１の論理
状態、そしてデータ存在ビットの前記第１の論理状態に
対応するタグ（アーキテクチャレジスタファイルのタ
グ）、有効ビット、第１に最も最近に割当てられたビッ
トおよびデータ存在ビットを含むことを特徴とする請求
項Ｄに記載のデータプロセッサ。
【００５６】Ｆ．前記複数のメモリエレメントの各々は
さらに有効ビット（Ｖ）およびデータ存在ビットを備
え、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は、論
理状態で、それぞれ、前記アーキテクチャレジスタの第
１の選択された１つ、前記有効ビットの第１の論理状
態、前記第１に最も最近に割当てられたビットの第１の
論理状態、および前記データ存在ビットの第１の論理状
態に対応するタグ（アーキテクチャレジスタファイルの
タグ）、有効ビット、第１に最も最近に割当てられたビ
ットおよびデータ存在ビットを含むことを特徴とする請
求項Ｃに記載のデータプロセッサ。
さらに有効ビット（Ｖ）およびデータ存在ビットを備
え、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は、論
理状態で、それぞれ、前記アーキテクチャレジスタの第
１の選択された１つ、前記有効ビットの第１の論理状
態、前記第１に最も最近に割当てられたビットの第１の
論理状態、および前記データ存在ビットの第１の論理状
態に対応するタグ（アーキテクチャレジスタファイルの
タグ）、有効ビット、第１に最も最近に割当てられたビ
ットおよびデータ存在ビットを含むことを特徴とする請
求項Ｃに記載のデータプロセッサ。
【００５７】Ｇ．前記フォワード回路は前記選択された
受信結果のアドレスを前記実行ユニットの１つに送るた
めのタグ回路（リネームタグ）を具備することを特徴と
する請求項Ｂに記載のデータプロセッサ。
受信結果のアドレスを前記実行ユニットの１つに送るた
めのタグ回路（リネームタグ）を具備することを特徴と
する請求項Ｂに記載のデータプロセッサ。
【００５８】Ｈ．前記複数のメモリエレメントの各々は
さらに有効ビット（Ｖ）およびデータ存在ビット（デー
タ存在）を具備し、前記有効ビットは第１の論理状態で
有効なタグを表わし、前記データ存在ビットは第１の論
理状態で有効な受信結果を表わし、かつ前記選択された
受信結果は論理状態で前記アーキテクチャレジスタのう
ちの第１の選択された１つ、前記有効ビットの第１の論
理状態、前記第１に最も最近に割当てられたビットの第
１の論理状態、そして前記データ存在ビットの第１の論
理状態にそれぞれ対応するタグ（アーキテクチャレジス
タファイル）、有効ビット、第１に最も最近に割当てら
れたビットおよびデータ存在ビットを具備することを特
徴とする請求項Ｇに記載のデータプロセッサ。
さらに有効ビット（Ｖ）およびデータ存在ビット（デー
タ存在）を具備し、前記有効ビットは第１の論理状態で
有効なタグを表わし、前記データ存在ビットは第１の論
理状態で有効な受信結果を表わし、かつ前記選択された
受信結果は論理状態で前記アーキテクチャレジスタのう
ちの第１の選択された１つ、前記有効ビットの第１の論
理状態、前記第１に最も最近に割当てられたビットの第
１の論理状態、そして前記データ存在ビットの第１の論
理状態にそれぞれ対応するタグ（アーキテクチャレジス
タファイル）、有効ビット、第１に最も最近に割当てら
れたビットおよびデータ存在ビットを具備することを特
徴とする請求項Ｇに記載のデータプロセッサ。
【００５９】Ｉ．前記複数のメモリエレメントの各々は
さらに有効ビット（Ｖ）およびデータ存在ビットを具備
し、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は論理
状態で前記アーキテクチャレジスタのうちの第１の選択
された１つ、前記有効ビットの第１の論理状態、前記第
１に最も最近に割当てられたビットの第１の論理状態、
そして前記データ存在ビットの第１の論理状態にそれぞ
れ対応するタグ（アーキテクチャレジスタファイル）、
有効ビット、第１に最も最近に割当てられたビットおよ
びデータ存在ビットを具備することを特徴とする請求項
Ｂに記載のデータプロセッサ。
さらに有効ビット（Ｖ）およびデータ存在ビットを具備
し、前記有効ビットは第１の論理状態で有効なタグを表
わし、前記データ存在ビットは第１の論理状態で有効な
受信結果を表わし、かつ前記選択された受信結果は論理
状態で前記アーキテクチャレジスタのうちの第１の選択
された１つ、前記有効ビットの第１の論理状態、前記第
１に最も最近に割当てられたビットの第１の論理状態、
そして前記データ存在ビットの第１の論理状態にそれぞ
れ対応するタグ（アーキテクチャレジスタファイル）、
有効ビット、第１に最も最近に割当てられたビットおよ
びデータ存在ビットを具備することを特徴とする請求項
Ｂに記載のデータプロセッサ。
【００６０】Ｊ．前記メモリ手段の各々は前記第１に最
も最近に割当てられたビットの各々に関連する第２に最
も最近に割当てられたビット（シャドウＭＲＡ）を具備
し、かつ前記割当て手段は所定の条件に応じて関連する
第２に最も最近に割当てられたビットのロケーションに
各々の第１に最も最近に割当てられたビットを格納する
よう動作可能であることを特徴とする請求項２に記載の
データプロセッサ。
も最近に割当てられたビットの各々に関連する第２に最
も最近に割当てられたビット（シャドウＭＲＡ）を具備
し、かつ前記割当て手段は所定の条件に応じて関連する
第２に最も最近に割当てられたビットのロケーションに
各々の第１に最も最近に割当てられたビットを格納する
よう動作可能であることを特徴とする請求項２に記載の
データプロセッサ。
【００６１】Ｋ．前記所定の条件は推論的分岐命令であ
ることを特徴とする請求項Ｊに記載のデータプロセッ
サ。
ることを特徴とする請求項Ｊに記載のデータプロセッ
サ。
【００６２】Ｌ．前記フォワード手段は前記選択された
結果に関連するメモリ手段のアドレスを送るためのタグ
手段（リネームタグ）を具備することを特徴とする請求
項Ｋに記載のデータプロセッサ。
結果に関連するメモリ手段のアドレスを送るためのタグ
手段（リネームタグ）を具備することを特徴とする請求
項Ｋに記載のデータプロセッサ。
【００６３】Ｍ．前記フォワード手段は前記選択された
結果に関連するメモリ手段のアドレスを送るためのタグ
手段（リネームタグ）を具備することを特徴とする請求
項２に記載のデータプロセッサ。
結果に関連するメモリ手段のアドレスを送るためのタグ
手段（リネームタグ）を具備することを特徴とする請求
項２に記載のデータプロセッサ。
【００６４】Ｎ．さらに、前記データプロセッサ内で通
信バスから結果を受ける段階、そして前記受信した結果
を格納する段階、を具備することを特徴とする請求項３
に記載の方法。
信バスから結果を受ける段階、そして前記受信した結果
を格納する段階、を具備することを特徴とする請求項３
に記載の方法。
【００６５】Ｏ．さらに、要求された結果のタグを受信
する段階、前記受信されたタグおよび第１の論理状態
を、それぞれ、前記組のタグの各々および第１に最も最
近に割当てられたビットと比較する段階、そして前記比
較段階に応じて前記得られた組のタグおよび第１に最も
最近に割当てられたビットに関連する結果を送る段階、
を具備することを特徴とする請求項Ｎに記載の方法。
する段階、前記受信されたタグおよび第１の論理状態
を、それぞれ、前記組のタグの各々および第１に最も最
近に割当てられたビットと比較する段階、そして前記比
較段階に応じて前記得られた組のタグおよび第１に最も
最近に割当てられたビットに関連する結果を送る段階、
を具備することを特徴とする請求項Ｎに記載の方法。
【００６６】Ｐ．さらに、前記データプロセッサ（５
６）内の実行ユニットに推論的分岐命令を発行する段
階、そして各々の第１に最も最近に割当てられたビット
を関連する第２に最も最近に割当てられたビットロケー
ション（５８）に格納する段階、を具備することを特徴
とする請求項Ｏに記載の方法。
６）内の実行ユニットに推論的分岐命令を発行する段
階、そして各々の第１に最も最近に割当てられたビット
を関連する第２に最も最近に割当てられたビットロケー
ション（５８）に格納する段階、を具備することを特徴
とする請求項Ｏに記載の方法。
【００６７】Ｑ．さらに、前記データプロセッサ内の実
行ユニットに推論的分岐命令を発行する段階（５６）、
そして各々の第１に最も最近に割当てられたビットを関
連する第２に最も最近に割当てられたビットロケーショ
ンに格納する段階（５８）、を具備することを特徴とす
る請求項Ｎに記載の方法。
行ユニットに推論的分岐命令を発行する段階（５６）、
そして各々の第１に最も最近に割当てられたビットを関
連する第２に最も最近に割当てられたビットロケーショ
ンに格納する段階（５８）、を具備することを特徴とす
る請求項Ｎに記載の方法。
【００６８】以上本発明が特定の実施例に関して説明さ
れたが、当業者にはさらに他の修正および改良が可能で
あろう。例えば、データプロセッサ１０の特定の部分に
上において割当てられた機能は特定のデータプロセッサ
の異なる部分によって行なうことができる。したがっ
て、１群のユニットの間で必要な機能を行なうユニット
の名前または仕事の分担は本発明の一部ではない。した
がって、本発明は添付の特許請求の範囲に記載された発
明の精神および範囲から離れることのない全てのそのよ
うな修正を含むことが理解されるべきである。
れたが、当業者にはさらに他の修正および改良が可能で
あろう。例えば、データプロセッサ１０の特定の部分に
上において割当てられた機能は特定のデータプロセッサ
の異なる部分によって行なうことができる。したがっ
て、１群のユニットの間で必要な機能を行なうユニット
の名前または仕事の分担は本発明の一部ではない。した
がって、本発明は添付の特許請求の範囲に記載された発
明の精神および範囲から離れることのない全てのそのよ
うな修正を含むことが理解されるべきである。
【００６９】
【発明の効果】以上のように、本発明によれば、複数の
実行ユニット、該実行ユニットの少なくとも１つに結合
されたリネームバッファ、および前記少なくとも１つの
実行ユニットおよびリネームバッファに結合された複数
のアーキテクチャレジスタを備えたデータプロセッサに
おいて、同じアーキテクチャレジスタに向けられた結果
を適切に管理しかつ適切な値のみを送ることができ、デ
ータプロセッサのスループットを増大しかつ命令の立往
生（ｓｔａｌｌｓ）を低減することが可能になる。
実行ユニット、該実行ユニットの少なくとも１つに結合
されたリネームバッファ、および前記少なくとも１つの
実行ユニットおよびリネームバッファに結合された複数
のアーキテクチャレジスタを備えたデータプロセッサに
おいて、同じアーキテクチャレジスタに向けられた結果
を適切に管理しかつ適切な値のみを送ることができ、デ
ータプロセッサのスループットを増大しかつ命令の立往
生（ｓｔａｌｌｓ）を低減することが可能になる。
【図１】本発明にしたがって構成されたデータプロセッ
サを示すブロック図である。
サを示すブロック図である。
【図２】図１に示されるデータプロセッサにおけるリネ
ームバッファを示すブロック図である。
ームバッファを示すブロック図である。
【図３】図２に示されるリネームバッファの内容を種々
のシーケンス時間において示す説明図である。
のシーケンス時間において示す説明図である。
【図４】図２に示されるリネームバッファの内容を種々
のシーケンス時間において示す説明図である。
のシーケンス時間において示す説明図である。
【図５】図２に示されるリネームバッファの内容を種々
のシーケンス時間において示す説明図である。
のシーケンス時間において示す説明図である。
【図６】図２に示されるリネームバッファの内容を種々
のシーケンス時間において示す説明図である。
のシーケンス時間において示す説明図である。
【図７】図２に示されるリネームバッファの内容を種々
のシーケンス時間において示す説明図である。
のシーケンス時間において示す説明図である。
【図８】本発明を実施するよう動作可能な１組のステッ
プを示すフローチャートである。
プを示すフローチャートである。
【図９】図８に示される１つのステップを実行するよう
動作可能な１組のステップを示すフローチャートであ
る。
動作可能な１組のステップを示すフローチャートであ
る。
【図１０】本発明を実施するために動作可能な１組のス
テップを示すフローチャートである。
テップを示すフローチャートである。
１０ データプロセッサ １２ 実行ユニット １４ リネームバッファ １６ アーキテクチャレジスタファイル １８ フォワード回路 ２０ オペランドバス ２２ タグバス ２４ 結果バス ２６ 結果／要求タグバス ２８ オペランドバス／ＲＢ ２９ ライトバックバス ３０ ヒット／ミス信号 ３２ 要求／結果タグバス ３４ オペランドバス／ＡＲＦ
Claims (3)
- 【請求項１】 データプロセッサ（１０）であって、 ある命令セットを実行するよう動作可能な複数の実行ユ
ニット（１２）であって、前記命令セットのうちの少な
くとも１つの命令はオペランドを要求し、前記命令セッ
トのうちの少なくとも１つの命令は結果を発生するも
の、 少なくとも１つの実行ユニットに結合された複数のアー
キテクチャレジスタ（１６）であって、該アーキテクチ
ャレジスタは結果を発生する前記少なくとも１つの命令
の結果を周期的に受信するもの、そして少なくとも１つ
の前記実行ユニットにかつ前記複数のアーキテクチャレ
ジスタに結合されたリネームバッファ（１４）であっ
て、該リネームバッファは周期的に結果を発生する前記
少なくとも１つの命令の結果を受信しかつ格納し、各々
の受信した結果は前記アーキテクチャレジスタの選択さ
れた１つと関連し、前記リネームバッファは周期的にオ
ペランドを要求する前記少なくとも１つの命令から該オ
ペランドの要求を受信し、前記要求されるオペランドは
前記アーキテクチャレジスタのうちの第１の選択された
１つと関連し、前記リネームバッファは受信した結果を
前記要求実行ユニットに送るよう動作可能であり、前記
送られた受信結果は１組の受信結果の内のものであり、
前記１組の受信結果のうちの各受信結果は前記アーキテ
クチャレジスタの第１の選択された１つに関連する前記
リネームバッファ、 を具備することを特徴とするデータプロセッサ（１
０）。 - 【請求項２】 データプロセッサ（１０）であって、 ある命令セットを実行するよう動作可能な複数の実行ユ
ニット（１２）であって、前記命令セットのうちの少な
くとも１つの命令はオペランドを要求し、前記命令セッ
トのうちの少なくとも１つの命令は結果を発生するも
の、 前記実行ユニットのうちの少なくとも１つに結合された
複数のアーキテクチャレジスタ（１６）であって、該ア
ーキテクチャレジスタは周期的に結果を発生する前記少
なくとも１つの命令の結果を受信するもの、 複数のメモリ手段（３５）であって、各々のメモリ手段
は結果（データ）、該結果に関連するアーキテクチャレ
ジスタを表わすタグ（アーキテクチャレジスタファイル
タグ）および前記結果に関連する第１に最も最近に割当
てられたビット（ＭＲＡ）を記憶するよう動作可能なも
の、 前記実行ユニットの少なくとも１つにおよび前記複数の
メモリ手段に結合された割当て手段（１４，１８）であ
って、該割当て手段は周期的にアーキテクチャレジスタ
を識別する第１のタグを受信し、前記メモリ手段のうち
の所定の１つに前記第１のタグを格納し、前記所定の１
つのメモリ手段に関連する前記第１に最も最近に割当て
られたビットを第１の論理状態にセットし、前記メモリ
エレメントのサブセットのうちの各々の第１に最も最近
に割当てられたビットを第２の論理状態にセットし、前
記メモリエレメントのサブセットは前記第１のタグに論
理的に等価なタグを具備する前記割当て手段、そして前
記実行ユニットの少なくとも１つにかつ前記複数のメモ
リ手段に結合されたフォワード手段（１４，１８）であ
って、該フォワード手段は選択された結果を前記アーキ
テクチャレジスタの第１の１つに関連するオペランドを
要求する実行ユニットに送り、前記選択された結果は前
記メモリ手段の１つに関連し、前記１つのメモリ手段は
論理状態で前記アーキテクチャレジスタの第１の１つお
よび前記第１に最も最近に割当てられたビットの第１の
論理状態にそれぞれ対応するタグおよび第１に最も最近
に割当てられたビットを具備する前記フォワード手段、 を具備することを特徴とするデータプロセッサ（１
０）。 - 【請求項３】 データプロセッサを動作させる方法であ
って、 第１の時間に、第１のタグおよび第１の第１に最も最近
に割当てられたビットを複数の組の内の第１の組として
第１のメモリエレメントに格納する段階であって、該第
１のメモリエレメントは複数のメモリエレメントの１つ
であり、前記第１のタグは第１の結果に関連する第１の
メモリセルのアドレスを識別し、前記第１の第１に最も
最近に割当てられたビットは前記第１の結果に関連し、
前記第１の第１に最も最近に割当てられたビットは第１
の論理状態を取るもの、そして第２の引続く時間に、第
２のタグおよび第２の第１に最も最近に割当てられたビ
ットを第２のメモリエレメントに前記複数の組における
第２の組として格納する段階であって、前記第２のメモ
リエレメントは前記複数のメモリエレメントのうちの１
つであり、前記第２のタグは第２の結果に関連するメモ
リセルのアドレスを識別し、かつ前記第２の第１に最も
最近に割当てられたビットは前記第２の結果に関連し、
前記第２の第１に最も最近に割当てられたビットは第１
の論理状態を取るもの、および第２の論理状態を第１に
最も最近に割当てられたビットのサブセットに格納する
段階であって、前記第１に最も最近に割当てられたビッ
トのサブセットに関連する前記各々のタグは論理的に前
記第２のタグに等価であるもの、 を具備することを特徴とするデータプロセッサを動作さ
せる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US025,453 | 1993-03-03 | ||
| US08/025,453 US5493669A (en) | 1993-03-03 | 1993-03-03 | Data processor for simultaneously searching two fields of the rename buffer having first and second most recently allogated bits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259253A true JPH06259253A (ja) | 1994-09-16 |
Family
ID=21826155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6054845A Pending JPH06259253A (ja) | 1993-03-03 | 1994-03-01 | データプロセッサおよびその動作方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5493669A (ja) |
| EP (1) | EP0614138A1 (ja) |
| JP (1) | JPH06259253A (ja) |
| KR (1) | KR940022250A (ja) |
| CN (1) | CN1095506A (ja) |
| TW (1) | TW255023B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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