JPH07219771A - 命令プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ある命令の実行結果が前命令の実行結果によ
り決まる時、高速化のために、前命令の実行結果を仮定
してその命令の実行を行い、この時、前命令の実行結果
に誤りがあれば、その誤りに起因する後続命令の誤りを
正す処理のペナルティを減少させる。 【構成】 前命令0bの実行結果により決まる命令1aを判
定して該命令の複写命令1a'を作成し、前命令0bの演算
結果に基づき命令1aを実行すると共に、レジスタの前デ
ータを用いて複写命令1a'の演算を実行する。その後、
命令0bが無効化されなかったときは、複写命令1a'の演
算結果の書き込みを抑止し、命令0bが無効化されたとき
は、複写命令1a'の演算結果を有効とし、命令1aの演算
結果の無効化を行う。これにより、実行が前命令の実行
結果により決まる命令において、その前命令の実行結果
に誤りが生じても、小ペナルティによって処理でき、プ
ロセッサの性能向上を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン化された複
数の命令を並列処理するときに前命令の実行結果を待た
ずにその実行結果を仮定して次命令を実行するプロセッ
サに係り、特に、仮定した値が前命令の実行結果と異な
ったときに次命令の再実行を実行するまでの時間を減少
させるのに好適な命令プロセッサに関する。

【０００２】

【従来の技術】RISCプロセッサ等の高機能情報処理装置
の性能向上の手段として、命令の処理を段階的に実行す
るパイプライン技術と、１つのプロセッサ内で複数の命
令を並列に処理するスーパスカラ技術が知られている。

【０００３】パイプライン技術は、１つの命令の実行を
行うために命令をメモリからフェッチする処理、命令を
デコードする処理、データの演算等を行う処理、レジス
タ書き込みを行う処理等の処理が必要となるため、１つ
の命令を複数のステージに分割し、各ステージを個別に
実行することにより命令を段階的に実行する技術であ
る。このパイプライン技術により、１つの命令の実行中
に次の命令の実行が開始でき、命令の効率の良い実行が
可能となる。

【０００４】スーパスカラ技術は、複数の命令を同時に
実行することを可能とする技術である。これを実現する
ためには、例えば複数の演算ユニットを持つことが必要
である。

【０００５】パイプライン技術を利用する場合、ある命
令の実行結果が前命令の実行結果により決まる場合があ
る。このような場合の処理を高速に行なうには、前命令
の実行結果を仮定し、その命令の実行を行うという方法
がよく用いられる。しかし、もし仮定した前命令の実行
結果に誤りがあれば、その結果を用いた命令にも誤りが
生じ、その誤りを処理するためのペナルティが発生す
る。

【０００６】ある命令の演算結果を次命令が必要とする
場合、パイプラインを止めずに処理するには、最初の命
令の演算結果をレジスタに書き込む前にその結果を次の
命令に送ることがしばしば行なわれる。これをショート
パス、もしくはフォワーディングと呼ぶ。

【０００７】ショートパスを行なった後に最初の命令が
プログラムの流れにより無効になれば、次の命令も無効
化されたデータを用いたことになるため、やり直す必要
がある。ここで命令が無効になることをナリファイと呼
び、ナリファイにより別の命令をやり直すことをリトラ
イと呼ぶ。リトライを行なうためには、パイプラインに
より実行中の全命令を中断し、ショートパスされた命令
を最初から実行し直す必要がある。その結果、数クロッ
クサイクルの間、命令を１つも実行できないペナルティ
が生じる。

【０００８】図８は、従来のプロセッサの構成図であ
る。１００は主記憶、１０２は命令キャッシュ、１０４
は命令発行ユニット、１０６は命令処理ユニットであ
る。命令処理ユニット１０６は、アドレス信号１９１を
用い、命令キャッシュ１０２に該当命令を読み出させ、
読み出させた命令をバス１０３a〜１０３dを通し命令発
行ユニット１０４に送らせる。命令発行ユニット１０４
は、受け取った命令の中から並列に処理できるものを選
び出し、バス１０５a〜１０５dを通し、命令処理ユニッ
ト１０６に送る。命令処理ユニット１０６はその命令の
演算を行い、さらにショートパスとナリファイの判定を
行い、命令アドレス信号１９１によりリトライを行う。

【０００９】尚、従来技術に関連するものとして、特開
昭６１−１０７４３５号公報記載のものがある。しか
し、この従来技術は、先行命令に依存する命令の処理を
予測により行い、予測が正しいと判断された場合のみ結
果をメモリに書き込むにすぎず、予測が間違っていたと
きにリトライするものではない。

【００１０】

【発明が解決しようとする課題】図９は、図８に示す従
来のプロセッサにおけるリトライに起因するペナルティ
サイクルを示す図である。この図の例では、４つの命令
ａ，ｂ，ｃ，ｄが並列処理されている。この図９の例で
は、パイプライン段数は６段であり、演算はＥステージ
で行われる。このＥステージでの命令ｂの演算結果が、
次命令ａにショートパス１４３される。しかし、次のＦ
ステージで命令ａが命令ｂを無効にするナリファイ信号
１５３が発せられると、命令ｂはＷステージで演算結果
をレジスタに格納することはせず、次命令ａをリトライ
する信号１９１を発行する。この図から明らかなよう
に、ショートパス信号１４３，ナリファイ信号１５３，
命令アドレスを再度フェッチする信号１９１に夫々１サ
イクル必要であり、また、リトライが発生すれば４サイ
クルのペナルティが生じる。

【００１１】本発明の目的は、ある命令の実行結果が前
命令の実行結果により決る場合における前述した様なペ
ナルティを減少させることが可能な命令プロセッサを提
供することにある。

【００１２】

【課題を解決するための手段】上記目的は、複数の命令
を繰り返し並列にパイプライン処理する命令プロセッサ
において、パイプライン処理の終段で命令の演算結果を
保持するデータ保持手段と、命令が前命令の実行結果の
ショートパスを受けて実行するものであり且つ該前命令
がナリファイされる可能性のある命令を複写し２つの同
一の第１命令と第２命令にする命令複写手段と、前記第
１命令を前記ショートパスによるデータに基づいて実行
させる共に前記第２命令を前記データ保持手段の格納デ
ータに基づいて実行させる命令処理手段と、前記前命令
がナリファイされた場合には前記第２命令の演算結果を
前記データ保持手段に保持させ前記前命令がナリファイ
されなかった場合には前記第１命令の演算結果を前記デ
ータ保持手段に保持させるデータ書き込みの抑止手段と
を設けることで、達成される。

【００１３】

【作用】前命令からショートパスを受けて実行した第１
命令の演算結果が、前命令のナリファイにより無効にな
った場合には、この第１命令と並列または該第１命令の
直後に実行する第２命令の演算結果を有効とすること
で、ペナルティが減少する。即ち、第１命令の実行結果
が無効となったことが判明した後に第２命令に必要デー
タを渡して実行させる場合に比べ、第２命令の演算結果
を直に得ることができる。第１命令の実行と第２命令の
実行のいずれかは無駄な実行となるが、その無駄による
不利益よりも減少するペナルティの方が命令プロセッサ
になって遥かに利益となる。

【００１４】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の第１実施例に係る命令プロセッ
サの構成図である。１０は命令を保持する手段、２０は
複写を判定する手段、３０は命令を複写する手段、４０
は命令を並列処理する手段、５０は誤演算の書き込みを
抑止する手段、６０はデータを保持する手段である。

【００１５】命令を保持する手段１０から読み出された
各命令は、信号線１１を通して複写を判定する手段２０
に送られる。複写を判定する手段２０は、 （ａ）その命令が前命令の実行結果を必要とするか否か （ｂ）上記前命令がプログラムの流れによりナリファイ
される可能性があるか否か の２つの条件により、複写すべきか否かの判定を行う。
その命令が前命令の実行結果を必要とししかもナリファ
イされる可能性がある場合には、その命令を複写すべき
と判定し、命令を複写する手段３０でその命令を同一の
２つの命令にし、信号線３１，３２を通して、命令を処
理する手段４０に送る。

【００１６】命令を処理する手段４０は、複写した２つ
の命令を、データを保持する手段６０から夫々必要なデ
ータをもらって実行する。つまり、一方の命令は、前命
令の結果をショートパスで受け取り処理し、他方の命令
は、ショートパスによりデータを受け取るのではなく以
前の前命令の実行結果を格納してあるレジスタの格納デ
ータを使用して処理する。各処理結果は、信号線４３，
４４を通してデータを保持する手段６０に送られる。誤
演算の書き込みを抑止する手段５０は、信号線４１，４
２を通して命令を処理する手段４０から処理結果をもら
う。このとき、ナリファイが発生すると、ショートパス
によるデータで処理された命令の処理結果を無効化（該
処理結果の手段６０に対する書き込みを抑止）すべく、
信号線５１を通しデータを保持する手段６０に対しする
書き込みを抑止する制御信号を発行する。また、ナリフ
ァイされなかった場合には、ショートパスによらないデ
ータで処理された命令の処理結果が無効化される。

【００１７】複写を判定する手段２０が命令の複写を必
要としないと判定した場合は、複写は行なわれず、その
命令は信号線３１を通して命令を処理する手段４０に送
られ、処理された結果は、信号線４３を通して データ
を保持する手段６０に書き込まれる。

【００１８】図２は、本発明の第２実施例に係る命令プ
ロセッサの構成図である。１００は主記憶、１１０は命
令キャッシュ（図１の命令を保持する手段１０に相
当）、１１５は予測ビット生成ユニット、１２０は命令
発行ユニット（図１の複写を判定する手段２０に相
当）、１２５はセレクタユニット（図１の命令を複写す
る手段３０に相当）、１３０はデコードユニット、１４
０は整数，浮動小数点等を含む演算ユニット（図１の命
令を処理する手段４０に相当）、１５０はナリファイ生
成ユニット、１６０はショートパス制御ユニット、１７
０は命令無効化ユニット（図１の誤演算の書き込みを抑
止する手段５０に相当）、１８０はレジスタ（図１のデ
ータを保持する手段６０）、１９０は命令アドレス生成
ユニットである。命令キャッシュ１１０には誤演算予測
ビット１１２が保持される。この実施例では最大４命令
を並列に処理することが可能である。

【００１９】命令キャッシュ１１０は命令アドレス信号
１９１、に基づき、該当命令をバス１１１を通して命令
発行ユニット１２０に出力する。この時、必要であれ
ば、バス１０１を通して主記憶１００から該当命令を読
み出し、命令発行ユニット１２０に出力する。命令発行
ユニット１２０に出力される命令は、予測ビット１１２
（上記の（ａ）（ｂ）の条件により複写すべきとされた
命令を示す。）が付加される。

【００２０】命令発行ユニット１２０は、命令選択信号
１２２をセレクタユニット１２５に送り、誤演算予測ビ
ット１１２の立っている命令を複写し、その２つの命令
を同時にデコードユニット１３０に発行する。デコード
ユニット１３０は命令をデコードし、演算制御信号１３
３を演算ユニット１４０へ、複写が発生したことを示す
制御信号１３１を命令無効化ユニット１７０へ、ナリフ
ァイが発生する可能性のあることを示す制御信号１３２
をナリファイ生成ユニット１５０へ、ショートパスをが
発生することを示す制御信号１３４をショートパス制御
ユニット１６０へ送る。

【００２１】もし誤演算予測ビット１１２が立っていた
ため、複写を行ない、かつ、予測が当たってショートパ
スする命令がナリファイされた場合、命令無効化ユニッ
ト１７０は、ショートパス制御ユニット１６０からのシ
ョートパス発生信号１６１と、ナリファイ生成ユニット
１５０からのナリファイ発生信号１５１と、デコードユ
ニット１３０からの複写発生信号１３１の三つの信号よ
り、無効にする命令を判定し、命令無効化信号１７１に
よりその命令の実行結果のレジスタ１８０への書き込み
を抑止する。ナリファイ発生信号１５１はナリファイが
発生する可能性のあることを示す制御信号１３２と演算
ユニット１４０の演算結果１４１より、ナリファイ生成
ユニット１５０で作られる。

【００２２】もし誤演算予測ビット１１２が立っていな
かったためナリファイされる命令の複写が行われず、か
つ、ショートパスする命令がナリファイされたら、従来
例と同様リトライによる処理が行われ、次にその命令を
実行する時に予測できるようにするために、誤演算予測
ビット１１２に“１”が書き込まれる。リトライ動作
は、ナリファイ生成ユニット１５０からのナリファイ発
生信号１５１とショートパス制御ユニット１６０からの
ショートパス発生信号１６１を用いて、命令アドレス生
成ユニット１９０でリトライアドレスを生成し、命令キ
ャッシュに命令アドレス信号１９１を通してリトライア
ドレスを送ることにより実現される。誤演算予測ビット
１１２に“１”を書き込むため、ショートパス制御ユニ
ット１６０とナリファイ生成ユニット１５０は、ショー
トパスとナリファイの発生信号１６１と１５１を予測ビ
ット生成ユニット１１５に送り、予測ビット生成ユニッ
ト１１５は予測ビット信号１１６を作り、それを命令キ
ャッシュ１１０に送る。

【００２３】もし誤演算予測ビット１１２が立っていた
ため、ショートパスする命令が、ナリファイされるとい
う予測をした場合に、予測が外れ、ショートパスした命
令がナリファイされなかったら、ショートパス制御ユニ
ット１６０とナリファイ生成ユニット１５０は予測ビッ
ト生成ユニット１１５に信号１６１，１５１を送り、予
測ビット生成ユニット１１５は誤演算予測ビット信号１
１６を作り、命令キャッシュ１１０に送り、誤演算する
と予測された命令の誤演算予測ビット１１２を“０”に
する。

【００２４】図３は、図２のセレクタユニット１２５の
構成図である。１２１ａ〜１２１ｄは命令発行ユニット
１２０から発行される命令、１２２は命令発行ユニット
１２０から出る命令選択信号、１２６は命令複写セレク
タである。命令１２１ａ〜１２１ｄには誤演算予測ビッ
ト１１２が含まれている。もし命令１２１ａ〜１２１ｄ
の誤演算予測ビット１１２が１つも立っていなければ、
通常の処理が行われ、命令の複写は行われない。もし命
令１２１ｂ，１２１ｃ，１２１ｄのどれかの誤演算予測
ビット１１２が立っていれば、命令発行ユニット１２０
はそれ以前の命令を先に発行し、後の命令のシフトを行
う。従って、次のサイクルでは命令１２１ａの誤演算予
測ビット１１２が立つことになる。もし命令１２１ａの
誤演算ビット１１２が立っていれば、命令発行ユニット
１２０は命令選択信号１２２を命令複写セレクタ１２６
に送ることにより該セレクタ１２６を制御し、命令１２
１ａを複写する。この場合、命令１２１ｂ，１２１ｃ，
１２１ｄは、次のサイクルで発行される。

【００２５】図４は、図２，図３で説明した実施例の動
作を示すパイプライン説明図である。IFAステージで
は、命令を命令キャッシュに取りに行く。IFBステージ
では、複写の判定を行ない、命令を命令発行ユニットか
らデコードユニットに移す。Ｄステージでは命令をデコ
ードする。Ｅステージではデータの演算等を行う。Ｆス
テージでは、必要に応じてナリファイ信号を作る。Ｗス
テージではレジスタ書き込みを行なう。１４３はショー
トパス信号、１５３はナリファイ信号のタイミングであ
る。

【００２６】IFAステージでは、0a，0b，0c，0d等の連
続するアドレスの４命令を命令キャッシュへ取りに行
き、IFBステージでその４命令を命令発行ユニットに移
し、誤演算予測ビットが立っているがどうかを判定し、
命令の発行を制御する。図４の例では、命令1aの誤演算
予測ビット１１２が立っているため、命令1aを複写し、
複写命令1a'を作る。この例では、Ｅステージの命令0b
からＤステージの命令1aのショートパス１４３が発生す
る。そして、Ｄステージでは、ショートパスされた命令
1aと、ショートパスされなかった複写命令1a'の各デコ
ードを行う。命令1aはＥステージではショートパスされ
たデータに基づいて演算を行い、複写命令1a'は、Ｅス
テージでは、レジスタに格納されている前のデータを用
いて演算を行う。

【００２７】ここで、命令0bが、ナリファイ信号１５３
によりＦステージでナリファイされると、Ｗステージで
は、命令1aの演算結果がレジスタ１８０へ書き込まれる
のを抑止する。もし、予測が外れ、ナリファイ信号１５
３が発生しなければ、複写命令１a'の演算結果がレジス
タへ書き込まれるのを抑止する。従って、この実施例で
は、ペナルティは０サイクルとなる。

【００２８】図５は、命令0bの演算結果を用いて実行す
る命令1cに誤演算予測ビット１１２が立っている場合の
パイプライン説明図である。命令1cは図３の命令１２１
ｃに対応する。命令発行ユニット１２０は、発行位置１
２１ａに誤演算予測ビットが立っている命令を発行しな
ければいけないため、命令1cの前にある命令1aと命令1b
を先に発行する。次のサイクルでは、予測ビット１１２
が立っている命令1cを複写し、命令1cと複写命令1c'を
同時に並列に実行する。他の動作は図４の場合と同様で
あり、この例でも、ペナルティは０サイクルである。

【００２９】図６は、図２のセレクタユニット１２５の
別実施例に係る構成図である。図３の構成では、セレク
タが命令１２１ａと命令１２１ｂを入力としているのに
対し、図６の構成では、命令１２１ａとセレクタ１２７
自身の出力を入力としていることが異なっている。本実
施例では、斯かる構成とすることで、複写命令を本来の
命令から１サイクル遅れて実行することになるが、次の
図７で説明するように、ペナルティは少なくなる。。

【００３０】図７は、図６の構成を用いた実施例におけ
るパイプライン説明図である。Ｄステージではまずショ
ートパスされる命令１aを実行し、次のサイクルで同じ
命令をショートパスされない状態１a'として実行する。
この図７に示す例では、ショートパスした命令がナリフ
ァイされるため、命令１aのレジスタ書き込みを抑止す
る。もしナリファイが発生しなければ、次の複写命令１
a'のレジスタ書き込みを抑止する。複写命令1a'が次の
サイクルに実行されるため、命令１aのレジスタ書き込
み抑止の場合、ペナルティは１サイクル、命令１a'のレ
ジスタ書き込み抑止の場合、ペナルティは０サイクルと
なる。

【００３１】尚、本発明は上述した実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは勿論である。

【００３２】

【発明の効果】本発明によれば、下記の効果が得られ
る。 （１）実行結果が前命令の実行結果により決まる命令に
おいて、その前命令の実行結果に誤りが生じても、小ペ
ナルティによって処理できる。 （２）上記のような処理を通して、プロセッサの性能向
上を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る命令プロセッサの構
成図である。

【図２】本発明の第２実施例に係る命令プロセッサの構
成図である。

【図３】図２に示すセレクタユニットの構成図である。

【図４】図２に示す命令プロセッサのパイプライン処理
を説明する図である。

【図５】図２に示す命令プロセッサの別のパイプライン
処理を説明する図である。

【図６】図２に示すセレクタユニットの別実施例の構成
図である。

【図７】図６のセレクタユニットを用いた命令プロセッ
サのパイプライン処理を説明する図である。

【図８】従来の命令プロセッサの構成図である。

【図９】図８の命令プロセッサのパイプライン処理を説
明する図である。

【符号の説明】

１０…命令を保持する手段、２０…複写を判定する手
段、３０…命令を複写する手段、４０…命令を処理する
手段、５０…誤演算の書き込みを抑止する手段、６０…
データを保持する手段、１００…主記憶、１１０…誤演
算予測ビットを含む命令キャッシュ、１１２…誤演算予
測ビット、１１５…予測ビット生成ユニット、１２０…
命令発行ユニット、１２２…命令選択信号、１２５…セ
レクタユニット、１２６…命令複写セレクタ、１３０…
デコードユニット、１４０…演算ユニット、１４３…シ
ョートパス信号、１５０…ナリファイ生成ユニット、１
５３…ナリファイ信号、１６０…ショートパス制御ユニ
ット、１７０…命令無効化ユニット、１８０…レジス
タ、１９０…命令アドレス生成ユニット。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 命令保持手段と、命令処理手段と、デー
   タ保持手段とを備える命令プロセッサにおいて、複写判
   定手段と、命令複写手段と、誤演算書込抑止手段を設
   け、前記命令保持手段より取り出した各命令に対し前記
   複写判定手段により複写すべきか否かの判定を行い、複
   写すべきであると判定した場合には前記命令複写手段に
   より該当命令を同一の２つの命令とし、前記命令処理手
   段により前記同一の２つの命令を並列に異なる演算デー
   タを用いて処理し、２つの命令の演算結果のうち誤った
   演算結果が前記データ保持手段に書き込まれるのを前記
   誤演算書込抑止手段で抑止し他方の演算結果を前記デー
   タ保持手段に書き込む構成としたことを特徴とする命令
   プロセッサ。
2. 【請求項２】 命令保持手段と、命令処理手段と、デー
   タ保持手段とを備える命令プロセッサにおいて、複写判
   定手段と、命令複写手段と、誤演算書込抑止手段を設
   け、前記命令保持手段より取り出した各命令に対し前記
   複写判定手段により複写すべきか否かの判定を行い、複
   写すべきであると判定した場合には前記命令複写手段に
   より該当命令を同一の２つの命令とし、前記命令処理手
   段により前記同一の２つの命令を逐次に異なる演算デー
   タを用いて処理し、２つの命令の演算結果のうち誤った
   演算結果が前記データ保持手段に書き込まれるのを前記
   誤演算書込抑止手段で抑止し他方の演算結果を前記デー
   タ保持手段に書き込む構成としたことを特徴とする命令
   プロセッサ。
3. 【請求項３】 請求項１または２記載において、前記命
   令保持手段の中に誤演算予測ビットを設け、前記複写判
   定手段は、前記誤演算予測ビットの値に基づいて複写す
   べきか否かの判定を行なう構成としたことを特徴とする
   命令プロセッサ。
4. 【請求項４】 請求項１または請求項２において、複写
   判定手段は、命令が前命令の実行結果を必要とし且つ該
   前命令がプログラムの流れによりナリファイされる可能
   性があるとき命令を複写するものであることを特徴とす
   る命令プロセッサ。
5. 【請求項５】 請求項４において、複写された同一２つ
   の命令のうち一方の第１命令を前命令からショートパス
   されたデータを用いて実行処理し他方の第２命令は前回
   の命令処理でデータ保持手段に格納されたデータを用い
   て実行処理し、前記前命令がナリファイされたときは第
   １命令の実行処理結果を無効化して第２命令の実行処理
   結果を前記データ保持手段に格納する構成としたことを
   特徴とする命令プロセッサ。
6. 【請求項６】 請求項４において、複写された同一２つ
   の命令のうち一方の第１命令を前命令からショートパス
   されたデータを用いて実行処理し他方の第２命令は前回
   の命令処理でデータ保持手段に格納されたデータを用い
   て実行処理し、前記前命令がナリファイされなかったと
   きは第２命令の実行処理結果を無効化して第１命令の実
   行処理結果を前記データ保持手段に格納する構成とした
   ことを特徴とする命令プロセッサ。
7. 【請求項７】 請求項１乃至請求項６のいずかれにおい
   て、複数の命令を並列にパイプライン処理する時にある
   命令の複写を行って同一の２つの命令を並列処理すると
   きには前記複数の命令のうち該複写対象命令よりもパイ
   プライン処理が前段となる命令を先に実行し次のサイク
   ルで前記複写を行う構成とすることを特徴とする命令プ
   ロセッサ。
8. 【請求項８】 複数の命令を繰り返し並列にパイプライ
   ン処理する命令プロセッサにおいて、パイプライン処理
   の終段で命令の演算結果を保持するデータ保持手段と、
   命令が前命令の実行結果のショートパスを受けて実行す
   るものであり且つ該前命令がナリファイされる可能性の
   ある命令を複写し２つの同一の第１命令と第２命令にす
   る命令複写手段と、前記第１命令を前記ショートパスに
   よるデータに基づいて実行させる共に前記第２命令を前
   記データ保持手段の格納データに基づいて実行させる命
   令処理手段と、前記前命令がナリファイされた場合には
   前記第２命令の演算結果を前記データ保持手段に保持さ
   せ前記前命令がナリファイされなかった場合には前記第
   １命令の演算結果を前記データ保持手段に保持させるデ
   ータ書き込みの抑止手段とを設けたことを特徴とする命
   令プロセッサ。
9. 【請求項９】 請求項８において、前記命令処理手段
   は、前記第１命令と前記第２命令とを並列に実行するも
   のであることを特徴とする命令プロセッサ。
10. 【請求項１０】 請求項８において、前記命令処理手段
    は、前記第１命令と前記第２命令を順番に逐次実行させ
    るものであることを特徴とする命令プロセッサ。
11. 【請求項１１】 請求項８乃至請求項１０のいずれかに
    おいて、前記複数の命令のうち前記複写対象命令よりパ
    イプライン処理が前段となる命令を先に実行しその後に
    複写対象命令を実行する構成としたことを特徴とする命
    令プロセッサ。
12. 【請求項１２】 請求項８乃至請求項１１のいずれかに
    おいて、命令が前命令の実行結果のショートパスを受け
    て実行するものであり且つ該前命令がナリファイされる
    可能性のあるか否かを判定する誤演算予測ビットを命令
    に付加しておく構成とすることを特徴とする命令プロセ
    ッサ。
13. 【請求項１３】 請求項１２において、複数の命令を繰
    り返し並列にパイプライン処理する過程でのショートパ
    スとナリファイの状態に基づいて各命令における誤演算
    予測ビットを書き換え次サイクルにおける当該命令の複
    写の判定を行う構成としたことを特徴とする命令プロセ
    ッサ。