JPH06259501A - 論理記述変換装置及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 準動作クロックを上回る動作クロックで動作
する長期動作論理部を含む論理記述を、論理合成段階で
正確に論理合成がされる高度な論理記述に変換する論理
記述変換方法及び装置を得る。 【構成】 テーブル化変換手段１は、多クロック転送パ
ス（長期動作論理部）を含む論理記述からなるソースコ
ードＳＣ１を取り込み、抽出したレジスタの入力制御論
理の情報を含んだ参照テーブルＤ１を生成する。抽出分
離手段２は、多クロックパスの受信側のレジスタ名情報
が登録された指示子Ｄ２と参照テーブルＤ１とに基づ
き、ソースコードＳＣ１を変換して、長期動作論理部と
入力制御論理と論理的に分離した論理記述からなるソー
スコードＳＣ２を得る。 【効果】 長期動作論理部と入力制御論理とを論理的に
分離した論理記述を得ることにより、論理合成段階で正
確に論理合成がなされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、論理記述をより精度
のよい記述に変換する論理記述変換装置及び方法に関す
る。

【０００２】

【従来の技術】従来の論理合成技術は、論理記述に基づ
き対応のレジスタを抽出するレジスタ抽出手段と、論理
記述をブール化するブール化手段と、論理最適化のため
の回路情報及びタイミング情報に基づき、ブール化手段
によりブール化された論理記述を最適化する論理最適化
手段とにより、論理記述から最適な論理合成を行うのが
一般的である。

【０００３】以下、その動作の詳細について説明する。
レジスタ抽出手段は、論理記述のうち、レジスタの記述
フォーマットで記載されている箇所をレジスタとして抽
出する。そして、ブール化手段は、レジスタ間に挟まれ
ている論理記述、あるいは入出力ポートで区切られてい
る範囲内の記述等のレジスタ以外の論理記述を対象にブ
ール化を行う。このブール化の際、制御演算系の論理で
あるかデータ演算系（データ転送系）の論理であるかの
区別は行わない。その後、論理最適化手段は、論理最適
化のための回路情報及びタイミング情報を用いて論理最
適化を行い論理最適化された論理回路を生成する。

【０００４】

【発明が解決しようとする課題】従来の論理合成技術
は、論理記述における制御演算系とデータ演算系との区
別なしでブール化を行うため、順序回路を含む論理記述
から論理合成を行う場合は、すべてのレジスタ間の論理
演算は所定の基準動作クロックの周期内で完了する論理
記述であることを前提としていた。

【０００５】ところが、図１７のタイミング図で示すよ
うに、通常は、基準動作クロックである１クロック周期
Ｔで論理演算が行われる中、レジスタreg-Ａ〜レジスタ
reg-Ｂ間のデータ演算functonlogicＡＬＵは特別に３ク
ロック周期３Ｔも要する場合がある。このfunctonlogic
ＡＬＵのようなデータ演算系は、多クロック転送パスと
呼ばれ、レジスタ間のデータ転送が１クロック周期内で
終了せず、演算時間が多クロック期間にも及ぶデータ転
送系を意味する。なお、図１７において、ＳＴ（ＳＴ
［０］〜ＳＴ［３］）はレジスタの入力制御論理であ
り、レジスタに対応付けて設けられ、レジスタの取り込
みイネーブル状態を示す。

【０００６】図１７で示したタイミングで動作する回路
をモデル化すると図１８に示すようになる。図１８にお
いて、ＣＬＫはクロック入力、ＤＡＴＡＩＮはデータ入
力であり、入力制御論理群１１は図１８のＳＴ［０］〜
ＳＴ［３］を包含した論理群であり、１２はfunctonlog
icＡＬＵを含む論理群であり、１３は入力制御論理ＳＴ
［０］で制御される論理群である。また、レジスタreg-
Ａ及びレジスタreg-Ｂは基本的にＤフリップフロップで
構成される。図１８で示される論理回路の基準動作クロ
ックは１クロックＴである。

【０００７】図１８に示すように、論理群１２にはデー
タ演算系であるfunctonlogicＡＬＵとともに、入力制御
論理ＳＴ［３］で制御される制御演算系であるセレクタ
１４も含まれる。セレクタ１４は入力部Ｐ２及びＰ３か
ら得られる信号のうち、制御入力部Ｐ１から得られるＳ
Ｔ［３］に基づき、一方の信号が選択されてレジスタre
g-ＢのＤ入力に出力される。入力部Ｐ２より得られる信
号はレジスタreg-ＢのＱ出力であり、入力部Ｐ３より得
られる信号がfunctonlogicＡＬＵの演算結果となる。

【０００８】ところが、現在の論理合成技術では、論理
群１２中に生成されるセレクタ１４のタイミング発生位
置を制御することはできないため、論理群１２のfuncto
nlogicＡＬＵの３クロック３Ｔ期間中の比較的早いタイ
ミング位置でセレクタ１４が生成された場合、functonl
ogicＡＬＵの演算結果を得る前に、セレクタ１４によ
り、入力部Ｐ３より得られる信号（確定前のfunctonlog
icＡＬＵの演算結果）の選択処理が行われてしまう危険
性が生じる。

【０００９】このように、現在の論理合成技術で、基準
動作クロックより長い多クロック転送パスを含む論理記
述を論理合成すると、著しく動作速度が悪くなる等の設
計者の意図しない、仕様と異なった論理回路が合成され
ていまうという問題点があった。

【００１０】この発明は上記問題点を解決するためにな
されたもので、多クロック転送パス等の基準動作クロッ
クを上回る動作クロックで動作する長期動作論理部を含
む論理記述を、論理合成段階で仕様通りに正確に論理合
成がなされる高度な論理記述に変換する論理記述変換方
法及び装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明にかかる請求項
１記載の論理記述変換装置は、論理合成処理により論理
回路が合成される論理記述を、仕様通りに論理合成され
る高レベルな論理記述に変換する装置であって、基準動
作クロックより長いクロックでデータ演算処理を行う少
なくとも１つの長期動作論理部を規定した第１の論理記
述を付与する論理記述付与手段と、前記第１の論理記述
で規定されるレジスタのうち、前記長期動作論理部を受
信側にもつレジスタを長期論理入力レジスタとして指示
する長期論理入力レジスタ情報を付与する長期論理入力
レジスタ情報付与手段と、前記第１の論理記述から、レ
ジスタとなるべき記述を抽出レジスタとして抽出し、該
抽出レジスタにその入力タイミング等を指示する入力制
御論理を対応づけて得られる抽出レジスタ入力制御情報
を生成する抽出レジスタ入力制御情報生成手段と、前記
長期論理入力レジスタ情報及び前記抽出レジスタ入力情
報に基づき、前記第１の論理記述から、前記長期論理入
力レジスタの前記入力制御論理と、前記長期論理入力レ
ジスタが受信側にもつ前記長期動作論理部とを論理的に
分離した第２の論理記述に、前記第１の論理記述を変換
して出力する論理記述変換手段とを備えて構成される。

【００１２】望ましくは、請求項２記載の論理記述変換
装置のように、前記抽出レジスタ入力制御情報は、前記
抽出レジスタを特定する名称、前記抽出レジスタの前記
入力制御論理の情報及び前記抽出レジスタへの入力デー
タからなる。

【００１３】この発明にかかる請求項３記載の論理記述
変換方法は、論理合成処理により論理回路が合成される
論理記述を、仕様通りに論理合成される高レベルな論理
記述に変換する方法であって、(a) 基準動作クロックよ
り長いクロックでデータ演算処理を行う少なくとも１つ
の長期動作論理部を規定した第１の論理記述から、レジ
スタとなるべき記述を抽出レジスタとして抽出し、該抽
出レジスタにその入力タイミング等を指示する入力制御
論理を対応づけて得られる抽出レジスタ入力制御情報を
出力するステップと、(b) 前記第１の論理記述で規定さ
れるレジスタのうち、前記長期動作論理部を受信側にも
つレジスタを長期論理入力レジスタとして指示する長期
論理入力レジスタ情報を受け、該長期論理入力レジスタ
情報及び前記抽出レジスタ入力情報とに基づき、前記第
１の論理記述から、前記長期論理入力レジスタの前記入
力制御論理と、前記長期論理入力レジスタが受信側にも
つ前記長期動作論理部とを論理的に分離した第２の論理
記述に、前記第１の論理記述を変換するステップと備え
る。

【００１４】望ましくは、請求項４記載の論理記述変換
方法のように、前記ステップ(a) は、(a-1) 前記第１の
論理記述から、レジスタとなるべき記述を抽出レジスタ
として抽出するステップと、(a-2) 前記抽出レジスタの
前記入力制御論理の情報を抽出するステップと、(a-3)
前記抽出レジスタへの入力データを抽出するステップ
と、(a-4) 前記抽出レジスタ、前記入力制御論理の情報
及び前記入力データを組にした前記抽出レジスタ入力制
御情報を出力するステップと備える。

【００１５】

【作用】この発明における請求項１記載の論理記述変換
装置の論理記述変換手段は、長期論理入力レジスタ情報
及び抽出レジスタ入力情報に基づき、第１の論理記述か
ら、長期論理入力レジスタの入力制御論理と、長期論理
入力レジスタが受信側にもつ長期動作論理部とを論理的
に分離した第２の論理記述に、第１の論理記述を変換し
て出力するため、第２の論理記述の論理合成時に、動作
クロックがそれぞれ異なる入力制御論理と長期動作論理
部とが混在して論理合成されることはない。

【００１６】同様に、請求項３記載の論理記述変換方法
は、ステップ(b) により、第１の論理記述で規定される
レジスタのうち、長期動作論理部を受信側にもつレジス
タを長期論理入力レジスタとして指示する長期論理入力
レジスタ情報を受け、長期論理入力レジスタ情報及び抽
出レジスタ入力情報とに基づき、第１の論理記述から、
長期論理入力レジスタの入力制御論理と、長期論理入力
レジスタが受信側にもつ長期動作論理部とを論理的に分
離した第２の論理記述に、第１の論理記述を変換するた
め、第２の論理記述の論理合成時に、動作クロックがそ
れぞれ異なる入力制御論理と長期動作論理部とが混在し
て論理合成されることはない。

【００１７】

【実施例】図１はこの発明の一実施例である記述変換装
置の構成を示すブロック図である。同図に示すように、
テーブル化変換手段１はソースコードＳＣ１を取り込
み、参照テーブルＤ１を生成する。ソースコードＳＣ１
はレジスタ間のデータ転送所要時間が、基準動作クロッ
クである１クロック周期を越える多クロック転送パスを
含む論理記述からなるソースコードである。従来技術の
欄で説明したように、このソースコードＳＣ１をそのま
ま論理合成すると仕様と異なった論理回路に合成される
危険性のある論理記述である。また、参照テーブルＤ１
は、図３に示すように、レジスタ名と、レジスタ名で規
定されるレジスタの入力制御条件と、この入力制御条件
に対応した入力データ名からなるレジスタ入力制御情報
を登録する記憶手段である。

【００１８】抽出分離手段２は、あらかじめ入力された
指示子Ｄ２と参照テーブルＤ１とに基づき、ソースコー
ドＳＣ１を変換して、仕様通りに論理合成が行われる高
度な論理記述からなるソースコードＳＣ２を生成する。
指示子Ｄ２は、図４に示すように、多クロック転送パス
の受信側のレジスタ名である長期論理入力レジスタ情報
が登録された記憶手段である。また、ソースコードＳＣ
２は、多クロック転送パスの受信側レジスタとこのレジ
スタの入力制御とからなる論理記述と、多クロック転送
パスの受信側レジスタを含まない論理記述とが分離記述
されたソースコードとなる。

【００１９】図２は、図１で示した論理記述変換装置に
よる論理記述変換方法を示すフローチャートである。ま
た、図５は、ソースコードＳＣ１による論理記述の一例
を示すフローチャートである。

【００２０】まず、図５のフローチャートについて説明
する。ステップＳ１０でクロック入力ＣＬＫの立ち上が
り（立ち下がり）エッジが検出され、立ち上がりエッジ
が認識されると、ステップＳ１１，Ｓ２１，Ｓ３１及び
Ｓ４１の入力制御論理ＳＴ（ＳＴ［０］〜ＳＴ［３］）
のチェックがなされる。ここで、入力制御論理ＳＴは図
１７で示すタイミングでいずれかがイネーブル
（“Ｈ”）になるとする。したがって、ステップＳ１
１，Ｓ２１，Ｓ３１及びＳ４１のいずれか１つがイネー
ブル（ｙｅｓ）と判定される。

【００２１】ステップＳ１１がｙｅｓの場合、ステップ
Ｓ１２〜Ｓ１５の処理に移る。ステップＳ１２で入力デ
ータＤＡＴＡＩＮがレジスタreg-Ａに取り込まれ、ステ
ップＳ１３でレジスタreg-Ｂの格納データがそのまま保
持される。

【００２２】そして、ステップＳ１４でレジスタreg-Ａ
の格納データ（すなわち、入力データＤＡＴＡＩＮ）に
基づくfunctonlogicＡＬＵによる演算処理の実行が開始
される。ここで、このデータ演算functonlogicＡＬＵ
は、従来例と同様、３クロック３Ｔで、基準動作クロッ
ク（１クロックＴ）を上回るクロックで演算処理を行う
とする。

【００２３】次に、ステップＳ１５でＳＴ［３］〜ＳＴ
［０］を“０”，“０”，“１”，“０”に設定する。
すなわち、ステップＳ１２〜Ｓ１５の処理終了後は、Ｓ
Ｔ［１］を“１”に設定することにより、ステップＳ２
２〜Ｓ２４の処理の実行が指示される。

【００２４】ステップＳ２１がｙｅｓの場合、ステップ
Ｓ２２でレジスタreg-Ａの格納データがそのまま保持さ
れ、ステップＳ２３でレジスタreg-Ｂの格納データがそ
のまま保持され、ステップＳ２４でＳＴ［３］〜ＳＴ
［０］を“０”，“１”，“０”，“０”に設定する。
すなわち、ステップＳ２２〜Ｓ２４の処理終了後は、Ｓ
Ｔ［２］を“１”に設定することにより、ステップＳ３
２〜Ｓ３４の処理の実行が指示される。

【００２５】ステップＳ３１がｙｅｓの場合、ステップ
Ｓ３２でレジスタreg-Ａの格納データがそのまま保持さ
れ、ステップＳ３３でレジスタreg-Ｂの格納データがそ
のまま保持され、ステップＳ３４でＳＴ［３］〜ＳＴ
［０］を“１”，“０”，“０”，“０”に設定する。
すなわち、ステップＳ３２〜Ｓ３４の処理終了後は、Ｓ
Ｔ［３］を“１”に設定することにより、ステップＳ４
２〜Ｓ４４の処理の実行が指示される。

【００２６】ステップＳ４１がｙｅｓの場合、ステップ
Ｓ４２でレジスタreg-Ａの格納データがそのまま保持さ
れ、ステップＳ４３で、データ演算functonlogicＡＬＵ
による演算結果がレジスタreg-Ｂに格納され、ステップ
Ｓ４４でＳＴ［３］〜ＳＴ［０］を“０”，“０”，
“０”，“１”に設定する。すなわち、ステップＳ４２
〜Ｓ４４の処理終了後は、ＳＴ［０］を“１”に設定す
ることにより、ステップＳ１２〜Ｓ１５の処理の実行が
指示される。

【００２７】このフローチャートで示されるソースコー
ドＳＣ１に基づきイメージ（論理合成）される論理回路
が、従来例でも示した図１８で示すような論理回路とな
り、多クロック転送パスを受信側とするレジスタreg-Ｂ
の制御演算系であるセレクタ１４とfunctonlogicＡＬＵ
とが、同一の論理群１２の中に混在している。

【００２８】すなわち、１クロックで動作するセレクタ
１４と３クロックで動作が完了するfunctonlogicＡＬＵ
とが混在するため、このような論理回路の論理合成を行
うと設計者の意図しない論理回路に合成されてしまう危
険性が極めて高くなる。

【００２９】以下、図２を参照しつつ、図５のフローチ
ャートで示されるソースコードＳＣ１及び図１８で示さ
れる論理回路を例に挙げて、図１で示した論理記述合成
装置による論理記述変換方法について説明する。

【００３０】ステップＳ１で、テーブル化変換手段１
は、ソースコードＳＣ１で規定される論理記述から、レ
ジスタの検出処理を行う。例えば、図１８の論理回路で
は、レジスタreg-Ａ及びレジスタreg-Ｂを検出する。

【００３１】ステップＳ２で、テーブル化変換手段１
は、ステップＳ１で抽出した各レジスタの入力制御条件
を抽出する。入力制御条件とは、レジスタが入力データ
を取り込むタイミング等の条件であり、例えば、図１８
の論理回路では、レジスタreg-Ａの入力制御条件は入力
制御論理ＳＴ［０］＝“１”となり、レジスタreg-Ｂの
入力制御条件は入力制御論理ＳＴ［３］＝“１”とな
る。

【００３２】次に、ステップＳ３で、さらに、テーブル
化変換手段１は、各レジスタの入力制御条件に対応した
入力データを抽出する。例えば、図１８の論理回路で
は、レジスタreg-Ａの入力データは入力データＤＡＴＡ
ＩＮとなり、レジスタreg-Ｂの入力データはfunctonlog
icＡＬＵとなる。

【００３３】そして、ステップＳ４で、テーブル化変換
手段１は、図３に示すように、抽出した各レジスタのレ
ジスタ名、（各レジスタの）入力制御条件、（入力制御
条件に対応した）入力データがセットになった抽出レジ
スタ入力制御情報を参照テーブルＤ１に登録する。例え
ば、図１８の論理回路のレジスタreg-Ｂのレジスタデー
タは、図６に示すように、参照テーブルＤ１に登録され
る。なお、図６において、入力制御条件の欄の「１′ｂ
１」は１ビットのデータ“１”を意味する。

【００３４】次に、ステップＳ５で、抽出分離手段２
は、参照テーブルＤ１及び指示子Ｄ２に基づき、ソース
コードＳＣ１の論理記述を変換して、仕様通りに論理合
成が行われる高度な論理記述からなるソースコードＳＣ
２を得る。以下、その詳細を説明する。

【００３５】指示子Ｄ２は、図４に示すように、多クロ
ック転送パスを受信側にもつ長期論理入力レジスタを特
定する情報であり、人手によりあらかじめ登録される。
例えば、図１８の論理回路では、レジスタreg-Ｂが多ク
ロック転送パスであるデータ演算functonlogicＡＬＵの
受信側レジスタであるため、図７に示すように、指示子
Ｄ２にレジスタreg-Ｂの名称が長期論理入力レジスタと
して登録される。

【００３６】抽出分離手段２は、上記した参照テーブル
Ｄ１及び指示子Ｄ２に基づき、ソースコードＳＣ１で規
定される論理回路から、多クロック転送パスの受信側レ
ジスタ及び該受信側レジスタの入力制御論理とからなる
第１の部分論理回路と、長期動作論理部である多クロッ
ク転送パスを含む第２の部分論理回路とを完全に分離し
た論理記述からなるソースコードＳＣ２に変換する。

【００３７】例えば、ソースコードＳＣ１が図５で示さ
れるフローチャートで、図１８で示される論理回路を規
定する場合、図８及び図９で示されるフローチャート
で、図１０で示される論理回路を規定するソースコード
ＳＣ２に変換される。

【００３８】まず、図８のフローチャートについて説明
する。ステップＳ１１０でクロック入力ＣＬＫの立ち上
がり（立ち下がり）エッジが検出され、立ち上がりエッ
ジが認識されると、ステップＳ１１１，Ｓ１２１，Ｓ１
３１及びＳ１４１の入力制御論理ＳＴ（ＳＴ［０］〜Ｓ
Ｔ［３］）のチェックがなされる。入力制御論理ＳＴは
図１７で示すタイミングでいずれかがイネーブル
（“Ｈ”）になるため、ステップＳ１１１，Ｓ１２１，
Ｓ１３１及びＳ１４１のいずれか１つが必ずイネーブル
（ｙｅｓ）と判定される。

【００３９】ステップＳ１１１がｙｅｓの場合、ステッ
プＳ１１２〜Ｓ１１４の処理に移る。ステップＳ１１２
で入力データＤＡＴＡＩＮがレジスタreg-Ａに取り込ま
れ、ステップＳ１１３でレジスタreg-Ａの格納データ
（すなわち、入力データＤＡＴＡＩＮ）に基づくfuncto
nlogicＡＬＵによる演算処理の実行が開始される。

【００４０】次に、ステップＳ１１５でＳＴ［３］〜Ｓ
Ｔ［０］を“０”，“０”，“１”，“０”に設定す
る。すなわち、ステップＳ１１２〜Ｓ１１４の処理終了
後は、ＳＴ［１］を“１”に設定することにより、ステ
ップＳ１２２〜Ｓ１２３の処理の実行が指示される。

【００４１】ステップＳ１２１がｙｅｓの場合、ステッ
プＳ１２２でレジスタreg-Ａの格納データがそのまま保
持され、ステップＳ１２３で［３］〜ＳＴ［０］を
“０”，“１”，“０”，“０”に設定する。すなわ
ち、ステップＳ１２２〜Ｓ１２３の処理終了後は、ＳＴ
［２］を“１”に設定することにより、ステップＳ１３
２〜Ｓ１３３の処理の実行が指示される。

【００４２】ステップＳ１３１がｙｅｓの場合、ステッ
プＳ１３２でレジスタreg-Ａの格納データがそのまま保
持され、ステップＳ１３３でＳＴ［３］〜ＳＴ［０］を
“１”，“０”，“０”，“０”に設定する。すなわ
ち、ステップＳ１３２〜Ｓ１３３の処理終了後は、ＳＴ
［３］を“１”に設定することにより、ステップＳ１４
２〜Ｓ１４３の処理の実行が指示される。

【００４３】ステップＳ１４１がｙｅｓの場合、ステッ
プＳ１４２でレジスタreg-Ａの格納データがそのまま保
持され、ステップＳ１４３でＳＴ［３］〜ＳＴ［０］を
“０”，“０”，“０”，“１”に設定する。すなわ
ち、ステップＳ１４２〜Ｓ１４４の処理終了後は、ＳＴ
［０］を“１”に設定することにより、ステップＳ１１
２〜Ｓ１１４の処理の実行が指示される。

【００４４】次に、図９のフローチャートについて説明
する。まず、ステップＳ２００でクロック入力ＣＬＫの
立ち上がり（立ち下がり）エッジが検出され、立ち上が
りエッジが認識されると、ステップＳ２０１に移行す
る。

【００４５】そして、ステップＳ２０１で、入力制御論
理ＳＴ［３］のチェックがなされる。ＳＴ［３］が
“１”の場合にステップＳ２０２に移行し、ステップＳ
２０２で、データ演算functonlogicＡＬＵの演算結果を
レジスタreg-Ｂに取り込み、ステップＳ２００に戻る。

【００４６】一方、ＳＴ［３］が“１”でない場合、ス
テップＳ２０３に移行し、ステップＳ２０３でレジスタ
reg-Ｂの内容を保持し、ステップＳ２００に戻る。

【００４７】図８で示したフローチャートは、多クロッ
ク転送パスを含む第２の部分論理回路を規定したフロー
チャートであり、図１０の部分論理回路３に相当する。
一方、図９で示したフローチャートは、非多クロック転
送パスの受信側レジスタと該受信側レジスタの入力制御
論理とからなる第１の部分論理回路を規定したフローチ
ャートであり、図１０の部分論理回路４に相当する。

【００４８】以下、図１０で示されたソースコードＳＣ
２で規定される論理回路について説明する。同図に示す
ように、ソースコードＳＣ２は、レジスタreg-Ｂの制御
演算系であるセレクタ１４が部分論理回路４内に形成さ
れるとともに、レジスタreg-Ｂの送信側に位置しデータ
演算functonlogicＡＬＵのみからなるデータ演算系の論
理群１２′が部分論理回路３内に形成される。すなわ
ち、ソースコードＳＣ２は、制御演算系であるセレクタ
１４とデータ演算系であるfunctonlogicＡＬＵとを完全
に分離した論理記述となる。

【００４９】このように、ソースコードＳＣ２で規定さ
れた論理回路は、同一のレジスタに付随する制御演算系
とデータ演算系とを分離した論理記述であり、両者を個
別に制御可能な論理記述となっている。したがって、論
理合成段階で仕様と異なった論理合成がなされる危険性
はまったくない。

【００５０】図１１〜図１４は、実際のハードウェア記
述言語であるＶerilog- ＨＤＬの記述例である。図１１
は図１８で示した論理回路に対応する記述であり、図１
２は図８で示したフローチャートに対応する記述であ
り、図１３は図９で示したフローチャートに対応する記
述であり、図１４は図１０で示した論理回路に対応する
記述であり、内部に図１２で示したモジュールsubrouti
neＡと、図１３で示したモジュールsubroutineＢとを含
んでいる。なお、図１１〜図１４中のreg Ａ及びreg-Ｂ
は、それぞれレジスタreg-Ａ及びレジスタreg-Ｂを意味
する。

【００５１】図１１のmainroutine Ｃに示すように、レ
ジスタreg-Ｂに付随する制御演算系とデータ演算系とが
混在したソースコードＳＣ１が、図１４のmainroutine
Ａに示すように、レジスタreg-Ｂに付随する制御演算系
のモジュールsubroutineＡと、データ演算系のモジュー
ルsubroutineＢとが完全に分離して記述されたソースコ
ードＳＣ２に論理変換される。

【００５２】このように、ソースコードＳＣ２は、レジ
スタreg-Ｂに付随する制御演算系とデータ演算系とを個
別に制御可能な論理記述となっているため、制御演算系
とデータ演算系との動作クロックがそれぞれ異なって
も、論理合成段階で仕様と異なった論理合成がなされる
危険性はまったくない。

【００５３】図１５及び図１６は、本実施例の論理記述
変換装置をマイクロコンピュータに応用した場合の構成
例を示すブロック図である。

【００５４】図１５に示すように、マイクロコンピュー
タは１チップ化された演算処理部２０とメインメモリ３
０とから構成され、演算処理部２０はＲＡＭ２１，２
２、ＣＰＵ２３及びＲＯＭ２４から構成される。ＲＡＭ
２１は、参照テーブルＤ１を格納する領域であり、ＲＡ
Ｍ２２は指示子Ｄ２を格納する領域である。また、ＲＯ
Ｍ２４は、テーブル化変換方法をプログラム化したテー
ブル化変換処理用命令セット群２５と、抽出分離処理を
プログラム化した抽出分離処理用命令セット群２６とが
格納されている。

【００５５】テーブル化変換処理用命令セット群２５
は、図１６に示すように、レジスタ検索処理４１、入力
制御条件抽出処理４２、入力制御条件に対応した入力条
件の抽出処理４３及び参照テーブル生成処理４４とから
なり、各処理４１〜４４は、それぞれ図２のフローチャ
ートのステップＳ１〜Ｓ４に相当する命令セットを有し
ている。また、抽出分離処理用命令セット群２６は、図
２のフローチャートのステップＳ５に相当する命令セッ
トを有している。

【００５６】一方、メインメモリ３０はハードディスク
で構成され、ソースコードＳＣ１及びソースコードＳＣ
２の格納する領域として機能する。また、ＣＰＵ２３と
内部メモリ２１，２２，２４それぞれとの間のデータの
授受は内部バス３２を介して行われ、ＣＰＵ２３と外部
メモリであるメインメモリ３０とのデータの授受は外部
バス３１を介して行われる。

【００５７】このような構成において、ＣＰＵ２３はＲ
ＯＭ２４に格納されたテーブル化変換処理用命令セット
群２５で規定された命令に従い、ソースコードＳＣ１か
ら得られる抽出レジスタ入力制御情報からなる参照テー
ブルＤ１をＲＡＭ２１に格納する。さらに、ＣＰＵ２３
はＲＯＭ２４に格納された抽出分離処理用命令セット群
２６で規定された命令に従い、参照テーブルＤ１及び指
示子Ｄ２を参照して、ソースコードＳＣ１をソースコー
ドＳＣ２に変換して、メインメモリ３０に格納する。

【００５８】なお、この実施例では、ソースコードＳＣ
１の論理記述を行うハードウェア記述言語として、Ｖer
ilog- ＨＤＬを取りあげたが、これに限定されず、Ｃ等
の機能記述言語で記述されたソースコードの論理記述に
対しても、本発明を適用できることは勿論である。

【００５９】

【発明の効果】以上説明したように、この発明おける請
求項１記載の論理記述変換装置の論理記述変換手段は、
長期論理入力レジスタ及び抽出レジスタ入力制御情報に
基づき、第１の論理記述から、長期論理入力レジスタの
入力制御論理と、長期論理入力レジスタが受信側にもつ
長期動作論理部とを論理的に分離した第２の論理記述
に、第１の論理記述を変換して出力するため、第２の論
理記述の論理合成時に、動作クロックがそれぞれ異なる
入力制御論理と長期動作論理部とが混在して論理合成さ
れることはない。

【００６０】したがって、基準動作クロックを上回る動
作クロックで動作する長期動作論理部を含んでいても、
論理合成段階で正確に論理合成がなされる高度なレベル
の第２の論理記述を得ることができる。

【００６１】同様に、請求項３記載の論理記述変換方法
は、ステップ(b) により、第１の論理記述で規定される
レジスタのうち、長期動作論理部を受信側にもつレジス
タを長期論理レジスタとして指示する長期論理入力レジ
スタ情報を受け、長期論理入力レジスタ情報及び抽出レ
ジスタ入力情報とに基づき、第１の論理記述から、長期
論理入力レジスタの入力制御論理と、長期論理入力レジ
スタが受信側にもつ長期動作論理部とを論理的に分離し
た第２の論理記述に、第１の論理記述を変換するため、
第２の論理記述の論理合成時に、動作クロックがそれぞ
れ異なる入力制御論理と長期動作論理部とが混在して論
理合成されることはない。

【００６２】したがって、基準動作クロックを上回る動
作クロックで動作する長期動作論理部を含んでいても、
論理合成段階で正確に論理合成がなされる高度なレベル
の第２の論理記述を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である論理記述変換装置の
構成を示すブロック図である。

【図２】図１で示した論理記述変換装置による論理記述
変換方法を示すフローチャートである。

【図３】参照テーブルの構成を示す説明図である。

【図４】指示子の構成を示す説明図である。

【図５】論理記述変換前のソースコードの一例を示すフ
ローチャートである。

【図６】参照テーブルの一例を示す説明図である。

【図７】指示子の一例を示す説明図である。

【図８】論理記述変換後のソースコードの一例を示すフ
ローチャートである。

【図９】論理記述変換後のソースコードの一例を示すフ
ローチャートである。

【図１０】論理記述変換後のソースコードので規定され
る論理回路の一例を示す説明図である。

【図１１】実際のソースコードの言語記述例を示す図で
ある。

【図１２】実際のソースコードの言語記述例を示す図で
ある。

【図１３】実際のソースコードの言語記述例を示す図で
ある。

【図１４】実際のソースコードの言語記述例を示す図で
ある。

【図１５】本実施例の論理記述変換装置をマイクロコン
ピュータで構成した場合のブロック図である。

【図１６】図１５のＲＯＭの内部構成の詳細を示すブロ
ック図である。

【図１７】ソースコードで規定される論理回路の動作タ
イミングを示すタイミング図である。

【図１８】従来のソースコードからイメージされる論理
回路を示す説明図である。

【符号の説明】

１ テーブル化変換手段 ２ 抽出分離手段 Ｄ１ 参照テーブル Ｄ２ 指示子 ＳＣ１ ソースコード ＳＣ２ ソースコード

Claims (4)

【特許請求の範囲】
1. 【請求項１】 論理合成処理により論理回路が合成され
   る論理記述を、仕様通りに論理合成される高レベルな論
   理記述に変換する論理記述変換装置であって、 基準動作クロックより長いクロックでデータ演算処理を
   行う少なくとも１つの長期動作論理部を規定した第１の
   論理記述を付与する論理記述付与手段と、 前記第１の論理記述で規定されるレジスタのうち、前記
   長期動作論理部を受信側にもつレジスタを長期論理入力
   レジスタとして指示する長期論理入力レジスタ情報を付
   与する長期論理入力レジスタ情報付与手段と、 前記第１の論理記述から、レジスタとなるべき記述を抽
   出レジスタとして抽出し、該抽出レジスタにその入力タ
   イミング等を指示する入力制御論理を対応づけて得られ
   る抽出レジスタ入力制御情報を生成する抽出レジスタ入
   力制御情報生成手段と、 前記長期論理入力レジスタ情報及び前記抽出レジスタ入
   力情報に基づき、前記第１の論理記述から、前記長期論
   理入力レジスタの前記入力制御論理と、前記長期論理入
   力レジスタが受信側にもつ前記長期動作論理部とを論理
   的に分離した第２の論理記述に、前記第１の論理記述を
   変換して出力する論理記述変換手段とを備えた論理記述
   変換装置。
2. 【請求項２】 前記抽出レジスタ入力制御情報は、前記
   抽出レジスタを特定する名称、前記抽出レジスタの前記
   入力制御論理の情報及び前記抽出レジスタへの入力デー
   タからなる請求項１記載の論理記述変換装置。
3. 【請求項３】 論理合成処理により論理回路が合成され
   る論理記述を、仕様通りに論理合成される高レベルな論
   理記述に変換する論理記述変換方法であって、 (a) 基準動作クロックより長いクロックでデータ演算処
   理を行う少なくとも１つの長期動作論理部を規定した第
   １の論理記述から、レジスタとなるべき記述を抽出レジ
   スタとして抽出し、該抽出レジスタにその入力タイミン
   グ等を指示する入力制御論理を対応づけて得られる抽出
   レジスタ入力制御情報を出力するステップと、 (b) 前記第１の論理記述で規定されるレジスタのうち、
   前記長期動作論理部を受信側にもつレジスタを長期論理
   入力レジスタとして指示する長期論理入力レジスタ情報
   を受け、該長期論理入力レジスタ情報及び前記抽出レジ
   スタ入力情報とに基づき、前記第１の論理記述から、前
   記長期論理入力レジスタの前記入力制御論理と、前記長
   期論理入力レジスタが受信側にもつ前記長期動作論理部
   とを論理的に分離した第２の論理記述に、前記第１の論
   理記述を変換するステップと、を備えた論理記述変換方
   法。
4. 【請求項４】 前記ステップ(a) は、 (a-1) 前記第１の論理記述から、レジスタとなるべき記
   述を抽出レジスタとして抽出するステップと、 (a-2) 前記抽出レジスタの前記入力制御論理の情報を抽
   出するステップと、 (a-3) 前記抽出レジスタへの入力データを抽出するステ
   ップと、 (a-4) 前記抽出レジスタ、前記入力制御論理の情報及び
   前記入力データを組にした前記抽出レジスタ入力制御情
   報を出力するステップと、を備える請求項３記載の論理
   記述変換方法。