JPH0626217B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0626217B2 JPH0626217B2 JP62286117A JP28611787A JPH0626217B2 JP H0626217 B2 JPH0626217 B2 JP H0626217B2 JP 62286117 A JP62286117 A JP 62286117A JP 28611787 A JP28611787 A JP 28611787A JP H0626217 B2 JPH0626217 B2 JP H0626217B2
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000638 solvent extraction Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
高周波用半導体設馳の微細化に伴い、半導体チップ上の
電極幅が問題となってきた。
電極幅が問題となってきた。
この種の従来の技術としては、例えば特開昭61−158176
公報に半導体基板表面を覆う絶縁膜に各電極用の開孔部
が形成され、その周縁を覆って電極が設けられていた。
公報に半導体基板表面を覆う絶縁膜に各電極用の開孔部
が形成され、その周縁を覆って電極が設けられていた。
第４図(a)〜(i)は従来の半導体装置及びの製造方法の一
例を説明するための工程順に示した半導体チップの断面
図、第５図は第４図(i)に対応する電極パターン図であ
る。
例を説明するための工程順に示した半導体チップの断面
図、第５図は第４図(i)に対応する電極パターン図であ
る。
第４図(a)に示すように、まずｎ形シリコン基板３１に
ｐ形のベース領域３５を形成した後、ｎ形シリコン基板
３１の表面にシリコン酸化膜３９を形成する。
ｐ形のベース領域３５を形成した後、ｎ形シリコン基板
３１の表面にシリコン酸化膜３９を形成する。
次に通常のホトリングラフィ技術によりベースコンタク
ト用及びエミッタ用の開孔部３１ｂ及び３１ｅを形成す
る。
ト用及びエミッタ用の開孔部３１ｂ及び３１ｅを形成す
る。
次に、第４図(b)に示すように、開孔部31b ，31e 及び
シリコン酸化膜39の表面に多結晶シリコン層３８を堆積
する。
シリコン酸化膜39の表面に多結晶シリコン層３８を堆積
する。
次に、第４図(c)に示すように、多結晶シリコン層３８
上にその表面が平坦となるまで第１のホトレジスト層３
９を堆積する。
上にその表面が平坦となるまで第１のホトレジスト層３
９を堆積する。
次に、第４図(d)に示すように第１のホトレジスト層３
９がエミッタ用の開孔部31b 内のみに残るようになるま
で酸素雰囲気中で等方性エッチングする。
９がエミッタ用の開孔部31b 内のみに残るようになるま
で酸素雰囲気中で等方性エッチングする。
次に第４図(e)に示すように、残ったホトレジスト３９
をマスクとして多結晶シリコン層３８の膜厚がシリコン
酸化膜３９より薄くなるまでCF4 +Ｏ２により等方性エ
ッチングする。
をマスクとして多結晶シリコン層３８の膜厚がシリコン
酸化膜３９より薄くなるまでCF4 +Ｏ２により等方性エ
ッチングする。
次に、第４図(f)に示すように、ベースコンタクト用の
開孔部31b 内の多結晶シリコン層３８及びその周縁のシ
リコン酸化膜３９の表面を第２のホトレジスト層４２で
被覆保護す。
開孔部31b 内の多結晶シリコン層３８及びその周縁のシ
リコン酸化膜３９の表面を第２のホトレジスト層４２で
被覆保護す。
次に矢印に示すように、ｎ形の不純物を多量にイオン注
入することによりエミッタ用の開孔部31e 内の多結晶シ
リコン層38n にｎ形不純物を高濃度にドープする。
入することによりエミッタ用の開孔部31e 内の多結晶シ
リコン層38n にｎ形不純物を高濃度にドープする。
次に、第４図(g)に示すように、エミッタ用の開孔部３
１ｅ内の多結晶シリコン層３８ｎ及びその周縁のシリコ
ン酸化膜３９の表面を第３のホトレジスト層４０で被覆
保護する。
１ｅ内の多結晶シリコン層３８ｎ及びその周縁のシリコ
ン酸化膜３９の表面を第３のホトレジスト層４０で被覆
保護する。
次に矢印に示すように、ｐ形の不純物を多量にイオン注
入することにより、ベースコンタクト用の開口部３１ｂ
内の多結晶シリコン層３８ｐへｐ形不純物を高濃度にド
ープする。
入することにより、ベースコンタクト用の開口部３１ｂ
内の多結晶シリコン層３８ｐへｐ形不純物を高濃度にド
ープする。
次に、第４図(h)に示すように、高温熱処理を行なって
ｐ形ベース領域３５の上層にエミッタ拡散層４４及びベ
ースコンタクト層４５を形成する。
ｐ形ベース領域３５の上層にエミッタ拡散層４４及びベ
ースコンタクト層４５を形成する。
最後に、第４図(i)に示すように、シリコン酸化膜３９
と多結晶シリコン層３８ｎ及び３８ｐの表面にAl層を堆
積させた後、通常のホトリソグラフィ技術によりエミッ
タ電極４７及びベース電極48を整形分離する。
と多結晶シリコン層３８ｎ及び３８ｐの表面にAl層を堆
積させた後、通常のホトリソグラフィ技術によりエミッ
タ電極４７及びベース電極48を整形分離する。
第５図は第４図(i)に対応する電極パターン図である。
すなわち第４図(i)は、第５図に対応する導体チップの
Ａ−Ａ′線断面図である。
Ａ−Ａ′線断面図である。
エミッタ電極４７とベース電極４８はくし形に組合わさ
って、高周波特性を良くしている。
って、高周波特性を良くしている。
一般に高周波トランジスタの高周波特性を向上させるた
めには、素子の微細化をはかることによってコレクタ・
ベース接合容量を低減させることが重要である。
めには、素子の微細化をはかることによってコレクタ・
ベース接合容量を低減させることが重要である。
それ故、エミッタ・エミッタ間ピッチやエミッタ電極及
びベース電極幅を狭くすることが要求される。
びベース電極幅を狭くすることが要求される。
上述した従来の半導体装置及びその製造方法は最近の高
周波特性を向上するためにエミッタ・エミッタ間ピッチ
が５μｍに設計した場合は、各電極パターンの正確な位
置合せが困難なので、電極間のショート不良やコンタク
ト用の開孔部上の各電極とのショート不良が発生し易い
という問題があった。
周波特性を向上するためにエミッタ・エミッタ間ピッチ
が５μｍに設計した場合は、各電極パターンの正確な位
置合せが困難なので、電極間のショート不良やコンタク
ト用の開孔部上の各電極とのショート不良が発生し易い
という問題があった。
本発明の目的は、製造歩留や品質問題のないコンタクト
用電極を設えた半導体装置の製造方法を提供することに
ある。
用電極を設えた半導体装置の製造方法を提供することに
ある。
本発明の半導体装置の製造方法は、 (A)素子形成領域を有する半導体基板の一主面にホトリ
ソグラフィ技術により前記素子形成領域を区画する分離
絶縁層を選択的に形成する工程、 (B)前記半導体基板の表面に絶縁膜を形成する工程、 (C)前記絶縁膜に異方性エッチングにより前記素子形成
領域に対して選択的に開孔部を形成する工程、 (D)前記開孔部内及び前記絶縁膜を覆う金属層を形成す
る工程、 (E)前記金属層の表面を被覆するホトレジスト層を形成
した後、前記開孔部内以外の前記ホトレジスト層を等方
性エッチングにより除去する工程、 (F)前記ホトレジスト層をマスクとして前記開孔部内以
外の前記金属層をエッチング除去して電極を形成する工
程、 を含んで構成されている。
ソグラフィ技術により前記素子形成領域を区画する分離
絶縁層を選択的に形成する工程、 (B)前記半導体基板の表面に絶縁膜を形成する工程、 (C)前記絶縁膜に異方性エッチングにより前記素子形成
領域に対して選択的に開孔部を形成する工程、 (D)前記開孔部内及び前記絶縁膜を覆う金属層を形成す
る工程、 (E)前記金属層の表面を被覆するホトレジスト層を形成
した後、前記開孔部内以外の前記ホトレジスト層を等方
性エッチングにより除去する工程、 (F)前記ホトレジスト層をマスクとして前記開孔部内以
外の前記金属層をエッチング除去して電極を形成する工
程、 を含んで構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図(a)〜(j)は本発明の第１の実施例を説明するため
の工程順に示した半導体チップの断面図である。
の工程順に示した半導体チップの断面図である。
まず、第１図(a)に示すように、ｎ形シリコン基板１の
表面に厚さ約５０ｎｍの第１の（シリコン）酸化膜層２
及び厚さ約１５０ｎｍの第１の窒化膜層３を形成する。
表面に厚さ約５０ｎｍの第１の（シリコン）酸化膜層２
及び厚さ約１５０ｎｍの第１の窒化膜層３を形成する。
次に、通常のホトリソグラフィ技術によりシリコン半導
体基板１とその上の第１の窒化膜層３及び第１の酸化膜
層２を、素子形成領域を囲むように順次にエッチング除
去しシリコン基板の一部を露出する。
体基板１とその上の第１の窒化膜層３及び第１の酸化膜
層２を、素子形成領域を囲むように順次にエッチング除
去しシリコン基板の一部を露出する。
次に、第１図(b)に示すように第１の窒化膜層３をマス
クとして第１の酸化膜層２と同じ高さとなるまで高温熱
酸化することによりシリコン基板１の露出部上に第２の
酸化膜層４を形成する。
クとして第１の酸化膜層２と同じ高さとなるまで高温熱
酸化することによりシリコン基板１の露出部上に第２の
酸化膜層４を形成する。
次に、第１の窒化膜層３をホットリン酸により除去した
後、上面よりｐ形の不純物をシリコン基板１に注入電圧
が３０ｋｅＶ、注入量が５×1013／cm2の条件でイオン
注入を行ない活性ベース領域５を形成する。
後、上面よりｐ形の不純物をシリコン基板１に注入電圧
が３０ｋｅＶ、注入量が５×1013／cm2の条件でイオン
注入を行ない活性ベース領域５を形成する。
次に、第１図(c)に示すように、半導体チップの上に厚
さ１００mmの第２の窒化膜層６及び１．４μｍの第３の
酸化膜層７を形成する。
さ１００mmの第２の窒化膜層６及び１．４μｍの第３の
酸化膜層７を形成する。
次に、第１図(d)に示すように通常のホトリソグラフィ
技術によりベース電極パターン用開孔部１１ｂ及びエミ
ッタ電極パターン用開孔部１１ｅを形成し、更に約０．
２μｍの厚さの多結晶シリコン層８を形成する。
技術によりベース電極パターン用開孔部１１ｂ及びエミ
ッタ電極パターン用開孔部１１ｅを形成し、更に約０．
２μｍの厚さの多結晶シリコン層８を形成する。
次に、多結晶シリコン層８の上にその表面が平坦となる
まで厚さ約３μｍの第１のホトレジスト層９を表面に被
覆する。
まで厚さ約３μｍの第１のホトレジスト層９を表面に被
覆する。
次に、第１図(e)に示すように、第１のホトレジスト層
９が、エミッタ電極パターン用の開孔部１１ｅ及びベー
ス電極パターン用の開孔部１１ｂ内にのみ残るようにな
るまで、Ｏ2 雰囲気中でケミカルドライエッチにより等
方性のエッチングをする。
９が、エミッタ電極パターン用の開孔部１１ｅ及びベー
ス電極パターン用の開孔部１１ｂ内にのみ残るようにな
るまで、Ｏ2 雰囲気中でケミカルドライエッチにより等
方性のエッチングをする。
次に第２の窒化膜層６の高さ程度となるまで多結晶シリ
コン層８をCF4＋Ｏ２により等方性の全面エッチング除
去し、多結晶シリコン層８ｅ及び８ｂを形成する。
コン層８をCF4＋Ｏ２により等方性の全面エッチング除
去し、多結晶シリコン層８ｅ及び８ｂを形成する。
次に、第１図(f)に示すように、エミッタ電極パターン
用開孔部１１ｅ内の多結晶シリコン層８ｅとその周縁の
シリコン酸化膜７を第２のホトレジスト層１０で被覆保
護する。
用開孔部１１ｅ内の多結晶シリコン層８ｅとその周縁の
シリコン酸化膜７を第２のホトレジスト層１０で被覆保
護する。
次に上面よりｐ形の不純物を60keV,1×1015 ／cm2の条
件で多量にイオン注入することによりベース電極パター
ン用の開孔部１１ｂ内の多結晶シリコン層８ｂへ不純物
を高濃度にドープしてｐ形多結晶シリコン層８ｐを形成
する。
件で多量にイオン注入することによりベース電極パター
ン用の開孔部１１ｂ内の多結晶シリコン層８ｂへ不純物
を高濃度にドープしてｐ形多結晶シリコン層８ｐを形成
する。
次に第１図(g)に示すように、ベース電極パターン用の
開孔部１１ｂ内の多結晶シリコン層８ｂとその周縁のシ
リコン酸化膜７を第３のホトレジスト層１２で被覆保護
する。
開孔部１１ｂ内の多結晶シリコン層８ｂとその周縁のシ
リコン酸化膜７を第３のホトレジスト層１２で被覆保護
する。
次に、上面からｎ形の不純物を60kev,1×1016／cm2の条
件で多量にイオン注入することによりエミッタ用の開孔
部１１ｅ内にこの多結晶シリコン層８ｅに高濃度にドー
プしてｎ形多結晶シリコン層８ｎを形成する。
件で多量にイオン注入することによりエミッタ用の開孔
部１１ｅ内にこの多結晶シリコン層８ｅに高濃度にドー
プしてｎ形多結晶シリコン層８ｎを形成する。
次に、第１図(h)に示すように、１０００℃の２０分で
エミッタ拡散層１４及びベースコンタクト層１５を形成
する。
エミッタ拡散層１４及びベースコンタクト層１５を形成
する。
次に、第１図(i)に示すように、半導体チップの全面に
厚さ約１μｍのAl層１６を堆積させる。
厚さ約１μｍのAl層１６を堆積させる。
次に、Al層１６の上にその表面が平坦となるまで厚さ約
３μｍの第４のホトレジスト層１３を全面堆積する。
３μｍの第４のホトレジスト層１３を全面堆積する。
次に、第４のホトレジスト層１３がｐ形及びｎ形多結晶
シリコン層８ｐ及び８ｎに対応してAl層１６の溝内に残
るようになるまでＯ2 雰囲気中で等方性エッチングする
ことによりホトレジスト層２０をエッチング除去する。
シリコン層８ｐ及び８ｎに対応してAl層１６の溝内に残
るようになるまでＯ2 雰囲気中で等方性エッチングする
ことによりホトレジスト層２０をエッチング除去する。
次に、第１図(j)に示すように、Al層１６の溝に残った
ホトレジスト層１３をマスクとしてAl層16が第３の酸化
膜層７の高さより薄くなるまでCl4＋Ｏ2 により等方性
エッチングで除去することによりエミッタ電極１７及び
ベース電極１８を形成する。
ホトレジスト層１３をマスクとしてAl層16が第３の酸化
膜層７の高さより薄くなるまでCl4＋Ｏ2 により等方性
エッチングで除去することによりエミッタ電極１７及び
ベース電極１８を形成する。
第２図は第１図(i)に対応する電極パターン図である。
第１図(i)は第２図の対応すう半導体チップのＡ−Ａ′
線断面図である。
線断面図である。
エミッタ電極１７及びベース電極１８の幅は第２のシリ
コン酸化膜２に設けられた開孔部１１ｅ及び１１ｂの幅
となり、かつ隣接電極が接触するおそれがない５μｍ以
下の微細化ができる。
コン酸化膜２に設けられた開孔部１１ｅ及び１１ｂの幅
となり、かつ隣接電極が接触するおそれがない５μｍ以
下の微細化ができる。
第３図(a)〜(f)は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図である。
の工程順に示した半導体チップの断面図である。
半導体装置は横形のショットキーダイオードである。
第３図(a)に示すように、前述の第１図(a)〜(c)と同じ
工程からｐ形ベース領域５を形成する工程を除くｎ形シ
リコン基板１、第１のシリコン酸化膜２、第２のシリコ
ン酸化膜４、第２の窒化膜６及び第３のシリコン酸化膜
７を形成する。
工程からｐ形ベース領域５を形成する工程を除くｎ形シ
リコン基板１、第１のシリコン酸化膜２、第２のシリコ
ン酸化膜４、第２の窒化膜６及び第３のシリコン酸化膜
７を形成する。
次に、第３図(b)に示すように、第３のシリコン酸化膜
７にホトリソグラフィ技術によりオートミック電極パタ
ーン用の開孔部１１ｏを形成した後、ｎ形の不純物をシ
リコン基板１に熱拡散してオーミックコンタクト層２０
を形成する。
７にホトリソグラフィ技術によりオートミック電極パタ
ーン用の開孔部１１ｏを形成した後、ｎ形の不純物をシ
リコン基板１に熱拡散してオーミックコンタクト層２０
を形成する。
次に、第３図(c)に示すように、ホトリングラフィ技術
により両開孔部１１ｏの間にショットキー電極用パター
ン開孔部１１ｓを形成した後、半導体チップの全表面に
ショットキー金属としてモリブデン膜２１を蒸着する。
により両開孔部１１ｏの間にショットキー電極用パター
ン開孔部１１ｓを形成した後、半導体チップの全表面に
ショットキー金属としてモリブデン膜２１を蒸着する。
次に第３図(d)に示すように、開孔部１１ｓ内以外のモ
リブデン膜２１をエッチング除去した後、開孔部１１ｓ
とその周縁のシリコン酸化膜７をホトレジスト層１０ａ
で被覆保護する。
リブデン膜２１をエッチング除去した後、開孔部１１ｓ
とその周縁のシリコン酸化膜７をホトレジスト層１０ａ
で被覆保護する。
次に、第３図(e)に示すように、過酸化水素系の液によ
り、オーミック電極パターン用の開孔部１１ｏ内のモリ
ブデン膜２１を除去する。
り、オーミック電極パターン用の開孔部１１ｏ内のモリ
ブデン膜２１を除去する。
次に、半導体チップの全表面にAl層１６を蒸着する。
最後に、第３図(f)に示すように、第１の実施例と同様
の方法でショットキー電極２２及びオーミック電極２３
を形成する。
の方法でショットキー電極２２及びオーミック電極２３
を形成する。
なお、第１及び第２の実施例において、第１のシリコン
酸化膜２及び第１の窒化膜３を重ねて二重絶縁膜を形成
したが、どちらか一つでも効果は同様である。
酸化膜２及び第１の窒化膜３を重ねて二重絶縁膜を形成
したが、どちらか一つでも効果は同様である。
以上説明したように本発明は、半導体基板上の絶縁膜に
形成された各電極用の開孔部内に電極パターンを自己整
合的に形成することにより、ホトリソグラフィ技術の解
像度以上の微小寸法で各電極を形成して、隣接する電極
間の短絡不良やコンタクト開孔部と異電極との短絡不良
を防止すると共に半導体装置の品質大巾に向上できかつ
エミッタ・エミッタ間が５μｍ以下でも製造歩留の高い
高周波用の半導体装置の製造方法が得られる効果があ
る。
形成された各電極用の開孔部内に電極パターンを自己整
合的に形成することにより、ホトリソグラフィ技術の解
像度以上の微小寸法で各電極を形成して、隣接する電極
間の短絡不良やコンタクト開孔部と異電極との短絡不良
を防止すると共に半導体装置の品質大巾に向上できかつ
エミッタ・エミッタ間が５μｍ以下でも製造歩留の高い
高周波用の半導体装置の製造方法が得られる効果があ
る。
第１図(a)〜(j)は本発明の第１の実施例を説明するため
の工程順に示した半導体チップの断面図、第２図は第１
図(i)に対応する電極パターン図、第３図(a)〜(f)は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第４図は従来の半導体装置の製造
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第５図は第４図(i)に対応する電極パター
ン図である。 １……ｎ形シリコン半導体基板、４……第２のシリコン
酸化膜、７……第３のシリコン酸化膜、11b，11e，11
o，11s……開孔部、第４のホトレジスト層、１６……Al
層、１７……エミッタ電極、１８……ベース電極、２２
……ショットキー電極、２３……オーミック電極。
の工程順に示した半導体チップの断面図、第２図は第１
図(i)に対応する電極パターン図、第３図(a)〜(f)は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第４図は従来の半導体装置の製造
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第５図は第４図(i)に対応する電極パター
ン図である。 １……ｎ形シリコン半導体基板、４……第２のシリコン
酸化膜、７……第３のシリコン酸化膜、11b，11e，11
o，11s……開孔部、第４のホトレジスト層、１６……Al
層、１７……エミッタ電極、１８……ベース電極、２２
……ショットキー電極、２３……オーミック電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/48 Ｐ 7738−4Ｍ 29/73
Claims (1)
- 【請求項１】（Ａ）素子形成領域を有する半導体基板の
一主面にホトリソグラフィ技術により前記素子形成領域
を区画する分離絶縁層を選択的に形成する工程、 （Ｂ）前記半導体基板の表面に絶縁膜を形成する工程、 （Ｃ）前記絶縁膜に異方性エッチングにより前記素子形
成領域に対応して選択的に開孔部を形成する工程、 （Ｄ）前記開孔部内及び前記絶縁膜を覆う金属層を形成
する工程、 （Ｅ）前記金属層の表面を被覆するホトレジスト層を形
成した後、前記開孔部内以外の前記ホトレジスト層を等
方性エッチングにより除去する工程、 （Ｆ）前記ホトレジスト層をマスクとして、前記開孔部
内以外の前記金属層をエッチング除去して電極を形成す
る工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286117A JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286117A JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125975A JPH01125975A (ja) | 1989-05-18 |
| JPH0626217B2 true JPH0626217B2 (ja) | 1994-04-06 |
Family
ID=17700152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286117A Expired - Lifetime JPH0626217B2 (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626217B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114210B2 (ja) * | 1990-01-26 | 1995-12-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5750723B2 (ja) | 2011-03-28 | 2015-07-22 | 国立研究開発法人産業技術総合研究所 | 半導体デバイスの増幅率の電流変化に対する変化の抑制方法、光電変換素子および半導体デバイスの製造方法 |
-
1987
- 1987-11-11 JP JP62286117A patent/JPH0626217B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎＶｏｌ．１９ＮＯ．１０ｍａｒｔｈ１９７７Ｐ３７８７〜３７８８ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｔｉｎＶｏｌ．２９ＮＯ．８ｊａｎｕａｒｙ１９８７Ｐ３４２４〜３４２５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125975A (ja) | 1989-05-18 |
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