JPS588140B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS588140B2 JPS588140B2 JP54067612A JP6761279A JPS588140B2 JP S588140 B2 JPS588140 B2 JP S588140B2 JP 54067612 A JP54067612 A JP 54067612A JP 6761279 A JP6761279 A JP 6761279A JP S588140 B2 JPS588140 B2 JP S588140B2
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- Japan
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- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特にシリコン
基板上のシリコンエピタキシャル層に形成する半導体集
積回路において、上記集積回路を構成する半導体素子周
辺に形成するＳｉ酸化膜と該Ｓｉ酸化膜の周辺に形成す
る基板と逆導電型の素子間分離帯領域等の形成法に関す
るものである。
基板上のシリコンエピタキシャル層に形成する半導体集
積回路において、上記集積回路を構成する半導体素子周
辺に形成するＳｉ酸化膜と該Ｓｉ酸化膜の周辺に形成す
る基板と逆導電型の素子間分離帯領域等の形成法に関す
るものである。
一般にトランジスタ等の半導体素子をシリコシ基板上の
エピタキシャル層に形成して半導体集積回路を製造する
場合、上記トランジスタ等の半導体素子の表面に保護膜
としてのＳｉ酸化膜を形成した後、該Ｓｉ酸化膜上に半
導体素子を接続するための配線がＡＩ等の蒸着によって
形成されることが多い。
エピタキシャル層に形成して半導体集積回路を製造する
場合、上記トランジスタ等の半導体素子の表面に保護膜
としてのＳｉ酸化膜を形成した後、該Ｓｉ酸化膜上に半
導体素子を接続するための配線がＡＩ等の蒸着によって
形成されることが多い。
このような場合、シリコン基板とＡＩ配線との間の寄生
容量を減少する目的で上記半導体素子の周辺及び上部に
厚いＳｉ酸化膜を形成する方法がとられている。
容量を減少する目的で上記半導体素子の周辺及び上部に
厚いＳｉ酸化膜を形成する方法がとられている。
また上記トランジスタ等の半導体素子の相互間に寄生効
果を生じないようにするため、上記半導体素子間にエピ
タキシャル層と逆の導電型の不純物を添加して素子間分
離帯領域を形成する方法が用いられる。
果を生じないようにするため、上記半導体素子間にエピ
タキシャル層と逆の導電型の不純物を添加して素子間分
離帯領域を形成する方法が用いられる。
第１図は従来のバイポーラトランジスタの形成領域を示
す断面図で、１は例えばｐ型のＳｉ基板、２はトランジ
スタのコレクターベース間の耐圧を向上させるために該
基板上に形成した高抵抗のｎ型のエピタキシャル層で、
３は上記トランジスタのコレクタのシリーズ抵抗を減少
させることを目的とした高濃度のｎ型の埋込層で、図は
上記埋込層中の不純物がエピタキシャル層中に拡散した
状態を示している。
す断面図で、１は例えばｐ型のＳｉ基板、２はトランジ
スタのコレクターベース間の耐圧を向上させるために該
基板上に形成した高抵抗のｎ型のエピタキシャル層で、
３は上記トランジスタのコレクタのシリーズ抵抗を減少
させることを目的とした高濃度のｎ型の埋込層で、図は
上記埋込層中の不純物がエピタキシャル層中に拡散した
状態を示している。
また４は上記トランジスタのｐ型のベース領域で、５は
上記トランジスタのエミツタ領域で、６Ａ，６Ｂ，６Ｃ
は基板と上記基板上のＳｉ酸化膜上に形成されるＡＩ電
極との寄生容量を減少させるための厚いＳｉ酸化膜で、
７は上記エピタキシャル層に多数形成されるトランジス
タ等の素子間を電気的に分離するためのエピタキシャル
層と逆の導電型を有するｐ型の素子間分離帯領域である
。
上記トランジスタのエミツタ領域で、６Ａ，６Ｂ，６Ｃ
は基板と上記基板上のＳｉ酸化膜上に形成されるＡＩ電
極との寄生容量を減少させるための厚いＳｉ酸化膜で、
７は上記エピタキシャル層に多数形成されるトランジス
タ等の素子間を電気的に分離するためのエピタキシャル
層と逆の導電型を有するｐ型の素子間分離帯領域である
。
また８は上記トランジスタ等の半導体素子の表面を保護
するＳｉ酸化膜である。
するＳｉ酸化膜である。
ここで第２図より第６図まではバイポーラトランジスタ
の従来の製造工程のうちで、トランジスタのコレクタ電
極接続領域及び素子間分離帯領域形成までの工程を示す
断面図で、上記図面を用いて従来の製造工程を順次説明
する。
の従来の製造工程のうちで、トランジスタのコレクタ電
極接続領域及び素子間分離帯領域形成までの工程を示す
断面図で、上記図面を用いて従来の製造工程を順次説明
する。
第２図に示すように前記した高濃度のｎ型の埋込層３を
有するｐ型のＳｉ基板１上にｎ型の高抵抗のエピタキシ
ャル層２を形成し、該エピタキシャル層のＡの部分は該
エピタキシャル層に形成するトランジスタ等の各素子を
分離する素子分離帯形成予定領域で、Ｃの部分は前記ト
ランジスタのコレクタ電極接続部の形成予定領域である
。
有するｐ型のＳｉ基板１上にｎ型の高抵抗のエピタキシ
ャル層２を形成し、該エピタキシャル層のＡの部分は該
エピタキシャル層に形成するトランジスタ等の各素子を
分離する素子分離帯形成予定領域で、Ｃの部分は前記ト
ランジスタのコレクタ電極接続部の形成予定領域である
。
また該エピタキシャル層の表面において、素子分離帯形
成予定領域上、ベース形成予定領域上にそれぞれパター
ニングしたＳｉ窒化膜９Ａ，９Ｂ，９Ｃを形成する。
成予定領域上、ベース形成予定領域上にそれぞれパター
ニングしたＳｉ窒化膜９Ａ，９Ｂ，９Ｃを形成する。
ここで図は基板に形成した高濃度のｎ型の埋込層３中の
不純物が前述したようにエピタキシャル層に多少拡散す
る状態を示している。
不純物が前述したようにエピタキシャル層に多少拡散す
る状態を示している。
次に上記基板を約１０００℃の温度で約１時間熱酸化し
て、上記Ｓｉ窒化膜９Ａ，９Ｂ，９Ｃをマスクとして約
７００ＯÅのＳｉ酸化物層１０を第３図のように形成す
る。
て、上記Ｓｉ窒化膜９Ａ，９Ｂ，９Ｃをマスクとして約
７００ＯÅのＳｉ酸化物層１０を第３図のように形成す
る。
その後上記形成したＳｉ酸化物層１０を一旦エッチング
して除去する。
して除去する。
次にこのようにして形成したＳｉ基板を約１０００℃の
温度で２時間再び熱酸化して第４図に示すように上記Ｓ
ｉ酸化物層１０を除去せる箇所に約１．４μの厚いＳｉ
酸化物層１１を再び形成する。
温度で２時間再び熱酸化して第４図に示すように上記Ｓ
ｉ酸化物層１０を除去せる箇所に約１．４μの厚いＳｉ
酸化物層１１を再び形成する。
この工程で図には示していないが、上記厚いＳｉ酸化物
層１１が形成されるときに、パターニングしたＳｉ窒化
膜９Ａ，９Ｂ，９Ｃの下にもＳｉ酸化膜が入り込んで形
成される。
層１１が形成されるときに、パターニングしたＳｉ窒化
膜９Ａ，９Ｂ，９Ｃの下にもＳｉ酸化膜が入り込んで形
成される。
この形成されたＳｉ酸化膜素子形成予定領域、素子分離
帯形成予定領域に注入される不純物の進入を妨げ、その
為設計寸法より素子形成領域、素子間分離帯形成領域の
寸法が小さくなるといった不都合が生ずる。
帯形成予定領域に注入される不純物の進入を妨げ、その
為設計寸法より素子形成領域、素子間分離帯形成領域の
寸法が小さくなるといった不都合が生ずる。
特に素子間分離帯領域に例をとると該分離帯領域の幅を
約１μｍにするには、マスクとなるＳｉ窒化膜９Ａを約
３μｍにする必要がある。
約１μｍにするには、マスクとなるＳｉ窒化膜９Ａを約
３μｍにする必要がある。
このように素子分離帯形成のためのマスクとなるＳｉ窒
化膜のパターンの寸法を大きくすることは形成される集
積回路においてトランジスタ等の半導体素子の集積度が
悪くなるといった問題点を生ずる。
化膜のパターンの寸法を大きくすることは形成される集
積回路においてトランジスタ等の半導体素子の集積度が
悪くなるといった問題点を生ずる。
その後の工程として素子間分離帯形成予定領賊以外の箇
所にホトレジスト膜を被着して該素子間分離帯形成予定
領域へｐ型の不純物原子をイオン注入して第５図に示す
ように高濃度のｐ型層１２を形成する。
所にホトレジスト膜を被着して該素子間分離帯形成予定
領域へｐ型の不純物原子をイオン注入して第５図に示す
ように高濃度のｐ型層１２を形成する。
次にトランジスタのコレクタ電極接続予定領域以外の箇
所にホトレジスト膜を被着して該コレクタ電極接続予定
領域へｎ型の不純物原子をイオン注入して、第５図に示
すように高濃度のｎ型層１３を形成する。
所にホトレジスト膜を被着して該コレクタ電極接続予定
領域へｎ型の不純物原子をイオン注入して、第５図に示
すように高濃度のｎ型層１３を形成する。
次に上記のように形成したＳｉ基板を、１１００℃で約
１時間加熱処理することにより、第６図に示すように先
にイオン注入により形成された高濃度のｐ型層１２中の
不純物をエピタキシャル層２から下部のＳｉ基板１にま
で到達させて素子間分離帯領域１４を形成する。
１時間加熱処理することにより、第６図に示すように先
にイオン注入により形成された高濃度のｐ型層１２中の
不純物をエピタキシャル層２から下部のＳｉ基板１にま
で到達させて素子間分離帯領域１４を形成する。
また同時にこの熱処理によって先にイオン注入により形
成された高濃度のｎ型層１３中の不純物を基板に形成さ
れた埋込層３に到るまで拡散してトランジスタのコレク
タ電極接続領域１５を形成する。
成された高濃度のｎ型層１３中の不純物を基板に形成さ
れた埋込層３に到るまで拡散してトランジスタのコレク
タ電極接続領域１５を形成する。
しかしこのような方法では、トランジスタ等の半導体素
子周辺に形成する厚いＳｉ酸化物層１１の形成工程と前
記した素子間分離帯領域ならびにコレクタ電極接続領域
形成のための不純物の拡散工程とが別々であり、このよ
うな熱処理工程が多いと基板に形成された埋込層中の不
純物がエピタキシャル層に拡散し、そのためトランジス
タのコレクターベース間の耐圧が悪くなるという欠点を
生ずる。
子周辺に形成する厚いＳｉ酸化物層１１の形成工程と前
記した素子間分離帯領域ならびにコレクタ電極接続領域
形成のための不純物の拡散工程とが別々であり、このよ
うな熱処理工程が多いと基板に形成された埋込層中の不
純物がエピタキシャル層に拡散し、そのためトランジス
タのコレクターベース間の耐圧が悪くなるという欠点を
生ずる。
本発明は上記の欠点を除去する為になされたもので、半
導体素子周辺に厚いＳｉ酸化膜を形成する以前に素子分
離帯領域に所定の不純物を導入して上記素子分離帯領域
を所望の寸法に制御して形成し、また上記半導体装置形
成の際の熱処理工程の回数を減少することを目的とする
もので、半導体基体上に耐酸化性膜を形成する工程と、
該耐酸化性膜上に第１の物質膜をパターニング形成する
工程と、該耐酸化性膜を通して不純物を該基体に選択的
に導入する工程と、該耐酸化性膜および該第１の物質膜
上に第２の物質膜を形成する工程と、１該第１の物質膜
を除去して該耐酸化性膜上の第２の物質膜を残す工程と
、該第２の物質膜をマスクとして該耐酸化性膜を選択的
に除去する工程と、該耐酸化性膜に覆われない該基体を
酸化する工程を含むことを特徴とする。
導体素子周辺に厚いＳｉ酸化膜を形成する以前に素子分
離帯領域に所定の不純物を導入して上記素子分離帯領域
を所望の寸法に制御して形成し、また上記半導体装置形
成の際の熱処理工程の回数を減少することを目的とする
もので、半導体基体上に耐酸化性膜を形成する工程と、
該耐酸化性膜上に第１の物質膜をパターニング形成する
工程と、該耐酸化性膜を通して不純物を該基体に選択的
に導入する工程と、該耐酸化性膜および該第１の物質膜
上に第２の物質膜を形成する工程と、１該第１の物質膜
を除去して該耐酸化性膜上の第２の物質膜を残す工程と
、該第２の物質膜をマスクとして該耐酸化性膜を選択的
に除去する工程と、該耐酸化性膜に覆われない該基体を
酸化する工程を含むことを特徴とする。
以下図面を用いて本発明の一実施例につき図面を用いて
詳細に説明する。
詳細に説明する。
第７図より第１５図までが本発明によるバイポーラトラ
ンジスタのコレクタ電極接続領域及び素子間分離帯領域
形成までの実施例を示す断面図である。
ンジスタのコレクタ電極接続領域及び素子間分離帯領域
形成までの実施例を示す断面図である。
第７図に示すように例えばｎ型の高濃度の埋込層２１を
有するｐ型のＳｉ基板２２上にｎ型の高抵抗のエピタキ
シャル層２３を形成する。
有するｐ型のＳｉ基板２２上にｎ型の高抵抗のエピタキ
シャル層２３を形成する。
その後該エピタキシャル層２３上にＳｉ窒化膜２４を化
学気相成長法により約５００Åの厚さで形成する。
学気相成長法により約５００Åの厚さで形成する。
さらに該Ｓｉ窒化膜２４上のＳｉ酸化膜２５を化学気相
成長法により約５００Åの厚さで形成する。
成長法により約５００Åの厚さで形成する。
次に該Ｓｉ酸化膜２５上に例えばネガ型のホトレジスト
膜２６を全面に被着形成したのち、素子間分離帯形成予
定領域Ａ，ベース形成予定領域Ｂ，コレクタ電極接続予
定領域Ｃ上の位置のネガ型のホトレジスト膜を除去する
。
膜２６を全面に被着形成したのち、素子間分離帯形成予
定領域Ａ，ベース形成予定領域Ｂ，コレクタ電極接続予
定領域Ｃ上の位置のネガ型のホトレジスト膜を除去する
。
このようにしてパターニングしたネガ型のホトレジスト
膜を形成し更にこのレジスト膜をマスクにして露出する
Ｓｉ酸化膜をエッチング除去する。
膜を形成し更にこのレジスト膜をマスクにして露出する
Ｓｉ酸化膜をエッチング除去する。
その後第８図に示すように上記パターニングしたネガ型
のホトレジスト膜を有する基板上にポジ型のホトレジス
ト膜２７を全面に被着形成した後、素子間分離帯形成予
定領域上のポジ型のホトレジスト膜を除去する。
のホトレジスト膜を有する基板上にポジ型のホトレジス
ト膜２７を全面に被着形成した後、素子間分離帯形成予
定領域上のポジ型のホトレジスト膜を除去する。
その後上記素子間分離帯形成予定領域にｐ型の不純物の
硼素原子をイオン注入して高濃度のｐ型層２８を形成す
る。
硼素原子をイオン注入して高濃度のｐ型層２８を形成す
る。
更に上記のポジ型のホトレジスト膜を一旦除去した後第
９図に示すように再び上記の基板上にポジ型のホトレジ
スト膜２９を被着形成した後、コレクタ電極接続予定領
域上のポジ型のホトレジスト膜を除去し、その後該コレ
クタ電極接続予定領域にｎ型の不純物のりん原子をイオ
ン注入して高濃度のｎ型層３０を形成する。
９図に示すように再び上記の基板上にポジ型のホトレジ
スト膜２９を被着形成した後、コレクタ電極接続予定領
域上のポジ型のホトレジスト膜を除去し、その後該コレ
クタ電極接続予定領域にｎ型の不純物のりん原子をイオ
ン注入して高濃度のｎ型層３０を形成する。
更に上記のように形成した基板上のポジ型のホトレジス
ト膜をすべて除去した後、次にＳｉ窒化嘆のエッチング
液である熱りん酸、Ｓｉ酸化膜のエッチング液である弗
化水素酸に対して耐蝕性のあるモリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、プラチナ（Ｐｔ）等の金属膜３１を第１
０図に示すように全面に被着形成する。
ト膜をすべて除去した後、次にＳｉ窒化嘆のエッチング
液である熱りん酸、Ｓｉ酸化膜のエッチング液である弗
化水素酸に対して耐蝕性のあるモリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、プラチナ（Ｐｔ）等の金属膜３１を第１
０図に示すように全面に被着形成する。
その後ネガ型のホトレジスト膜除去液により上記金属膜
３１の下のネガ型のバターニングされたホトレジスト膜
２６を除去するとともに、該ホトレジスト膜上に形成さ
れている金属膜をも除去する。
３１の下のネガ型のバターニングされたホトレジスト膜
２６を除去するとともに、該ホトレジスト膜上に形成さ
れている金属膜をも除去する。
通常このようにホトレジスト膜上の金属膜を除去する方
法をリフトオフ法といっている。
法をリフトオフ法といっている。
このようにして形成された状態を第１１図に示す。
次に上記金属膜３１をマスクとして前記ホトレジスト膜
を除去した箇所のＳｉ酸化膜２５を弗化水素酸により除
去する。
を除去した箇所のＳｉ酸化膜２５を弗化水素酸により除
去する。
このようにして形成された状態を第１２図に示す。
次に上記金属膜をマスクとして前記Ｓｉ酸化膜が除去さ
れた部分のＳｉ窒化膜２４を熱りん酸にてエッチングし
て除去する。
れた部分のＳｉ窒化膜２４を熱りん酸にてエッチングし
て除去する。
このようにして形成された状態を第１３図に示す。
この時点で素子間分離帯領域上、コレクタ電筋接続領域
上、ベース形成領域上にシリコン窒化嘆及び金属膜が二
層構造となって形成される。
上、ベース形成領域上にシリコン窒化嘆及び金属膜が二
層構造となって形成される。
次に上記金属膜を硝酸及び塩酸の混合液にて除去する。
更に第１４図に示すようにこのように形成したシリコン
基板を上記シリコン窒化膜２４をマスクとして該シリコ
ン窒化膜の除去部分のエピタキシャル層の表層を約３０
００Å程度エッチングして除去する。
基板を上記シリコン窒化膜２４をマスクとして該シリコ
ン窒化膜の除去部分のエピタキシャル層の表層を約３０
００Å程度エッチングして除去する。
次に上記基板を１１００℃の温度で約２時間加熱処理を
行なうことにより、第１５図に示すように前記した高濃
度のｐ型層２８中の不純物が基板に到達するまで拡散し
て素子間分離帯領域３２を形成し、同時に高濃度のｎ型
層３０中の不純物が基板の埋込層３にまで拡散して到達
し、コレクタ電極接続領域３３が形成される。
行なうことにより、第１５図に示すように前記した高濃
度のｐ型層２８中の不純物が基板に到達するまで拡散し
て素子間分離帯領域３２を形成し、同時に高濃度のｎ型
層３０中の不純物が基板の埋込層３にまで拡散して到達
し、コレクタ電極接続領域３３が形成される。
またこの熱処理の工程で半導体素子周辺と素子間分離帯
領域の間にも厚いＳｉ酸化膜３４が同時に形成される。
領域の間にも厚いＳｉ酸化膜３４が同時に形成される。
上記した本発明の方法により半導体集積回路を形成すれ
ば、半導体素子周辺に形成するＳｉ酸化膜と素子間分離
帯領域の形成が同じ熱処理工程で行われるので従来の方
法より熱処理工程の回数が減少する。
ば、半導体素子周辺に形成するＳｉ酸化膜と素子間分離
帯領域の形成が同じ熱処理工程で行われるので従来の方
法より熱処理工程の回数が減少する。
そのため基板中の高濃度の埋込層からの不純物がエピタ
キシャル層に拡散する恐れが少なくなり、形成されるト
ランジスタのベース−コレクタ間の耐圧の低下といった
問題点を生ずる恐れが少なくなり、トランジスタ特性の
良い半導体集積回路が得られる。
キシャル層に拡散する恐れが少なくなり、形成されるト
ランジスタのベース−コレクタ間の耐圧の低下といった
問題点を生ずる恐れが少なくなり、トランジスタ特性の
良い半導体集積回路が得られる。
また素子間分離帯形成のための不純物の添加を半導体素
子周辺と素子分離帯領域の間のＳｉ酸化膜の形成時より
以前に行なうために、素子分離帯領域の寸法が所望の値
に制御された状態でかつ微細な寸法で形成されるので、
形成される半導体集積回路の集積度が向上するといった
利点も併せ生じる。
子周辺と素子分離帯領域の間のＳｉ酸化膜の形成時より
以前に行なうために、素子分離帯領域の寸法が所望の値
に制御された状態でかつ微細な寸法で形成されるので、
形成される半導体集積回路の集積度が向上するといった
利点も併せ生じる。
第１図は従来の方法により形成したバイポーラ型集積回
路の断面図、第２図より第６図までは従来の方法により
形成したバイポーラ型集積回路のトランジスタ領域の断
面図、第７図より第１５図までは本発明により形成した
バイポーラ型集積回路のトランジスタ領域の断面図であ
る。 １：ｐ型Ｓｉ基板、２：エピタキシャル層、３：埋込層
、４：ベース領域、５：エミツタ領域、６Ａ，６Ｂ，６
Ｃ：Ｓｉ酸化膜、７：素子分離帯領域、ｓ：ｓｉ酸化膜
、９Ａ，９Ｂ，９Ｃ：Ｓｉ窒化膜、１０：Ｓｉ酸化物層
、１１：Ｓｉ酸化物層、１２：高濃度ｐ型層、１３：高
濃度ｎ型層、１４：素子分離帯領域、１５：コレクタ電
極接続領域、２１：埋込層、２２：ｐ型Ｓｉ基板、２３
：エピタキシャル層、２４：Ｓｉ窒化膜、２５：Ｓｉ酸
化膜、２６：ネガ型ホトレジスト膜、２７：ポジ型ホト
レジスト膜、２８：ｐ型高濃度層、２９：ポジ型ホトレ
ジスト膜、３０：ｎ型高濃度層、３１：金属膜、３２：
素子分離帯領域、３３：コレクタ電極接続領域、３４：
Ｓｉ酸化膜。
路の断面図、第２図より第６図までは従来の方法により
形成したバイポーラ型集積回路のトランジスタ領域の断
面図、第７図より第１５図までは本発明により形成した
バイポーラ型集積回路のトランジスタ領域の断面図であ
る。 １：ｐ型Ｓｉ基板、２：エピタキシャル層、３：埋込層
、４：ベース領域、５：エミツタ領域、６Ａ，６Ｂ，６
Ｃ：Ｓｉ酸化膜、７：素子分離帯領域、ｓ：ｓｉ酸化膜
、９Ａ，９Ｂ，９Ｃ：Ｓｉ窒化膜、１０：Ｓｉ酸化物層
、１１：Ｓｉ酸化物層、１２：高濃度ｐ型層、１３：高
濃度ｎ型層、１４：素子分離帯領域、１５：コレクタ電
極接続領域、２１：埋込層、２２：ｐ型Ｓｉ基板、２３
：エピタキシャル層、２４：Ｓｉ窒化膜、２５：Ｓｉ酸
化膜、２６：ネガ型ホトレジスト膜、２７：ポジ型ホト
レジスト膜、２８：ｐ型高濃度層、２９：ポジ型ホトレ
ジスト膜、３０：ｎ型高濃度層、３１：金属膜、３２：
素子分離帯領域、３３：コレクタ電極接続領域、３４：
Ｓｉ酸化膜。
Claims (1)
- １ 半導体基板上にエピタキシャル層を形成し、該エピ
タキシャル層上にシリコン窒化膜、シリコン酸化膜、ホ
トレジスト膜を順次形成した後該ホトレジスト膜をパタ
ーニングし、次いで該ホトレジスト膜をマスクとして該
シリコン酸化膜をエッチング除去し露出したシリコン窒
化嘆を通して不純物を注入し、しかる後金属膜を全面に
形成した後、上記残存するホトレジスト膜とともに、該
金属膜を選択的に除去し、次いで露出したシリコン酸化
膜とその下のシリコン窒化膜を除去した後、残余の金属
膜を除去して熱処理を施すことを特徴とする半導体装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54067612A JPS588140B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
| DE8080301781T DE3071380D1 (en) | 1979-05-31 | 1980-05-29 | Method of producing a semiconductor device |
| EP80301781A EP0020144B1 (en) | 1979-05-31 | 1980-05-29 | Method of producing a semiconductor device |
| US06/155,124 US4376664A (en) | 1979-05-31 | 1980-05-30 | Method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54067612A JPS588140B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160445A JPS55160445A (en) | 1980-12-13 |
| JPS588140B2 true JPS588140B2 (ja) | 1983-02-14 |
Family
ID=13349942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54067612A Expired JPS588140B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588140B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583246A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1979
- 1979-05-31 JP JP54067612A patent/JPS588140B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55160445A (en) | 1980-12-13 |
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