JPH0626251B2 - 溝トランジスタ - Google Patents

Description

【発明の詳細な説明】 本発明の背景 集積回路デバイスの充填密度が連続的に縮められること
により、最近、半導体デバイス製作に劇的な新しい方向
ができてきた。その新しい方向というのは、基板結晶中
に三次元のデバイス構造を作り上げることにある。これ
ら新しいデバイスの実質的な積み重ねの型は、シリコン
基板中に形成された溝構造である。新しい非等方性エッ
チング技術により、急峻でほぼ垂直な側壁をもつ深い溝
を形成することが可能になった。各種の溝分離領域およ
びメモリセル用溝容量の形成が提案されてきた。ごく最
近のことであまり知られてないが、溝ゲート構造を形成
することが提案された。後者の提案は、Hiroshi Iwai
(ヒロシ イワイ)に１９８４年６月２６日承認された米
国特許第４，４５５，７４０号に記載されており、ＭＯ
Ｓトランジスタの大きさを縮め、ソースおよびドレイン
を近づけることを示唆している。イワイは、ソースおよ
びドレインを空間的に接近させるため、パンチスルーが
起るという点を認識した。従って、ゲート長を基板中す
なわち溝の底の周辺に延ばし、それにより水平方向では
なく垂直方向にソースおよびドレインを実効的に物理的
に分離することによって、表面でのソース及びドレイン
間隔を縮めることの出来る構造が示されている。

先の提案は、ＭＯＳデバイスのチャネル長を、与えられ
た表面領域に対して延ばす本質的な技術であることが認
識されよう。デバイスの長さを延ばすことは、デバイス
の動作速度を下げ、デバイスの利得を下げる。これらの
点は、すぐ上で述べた利点との交換になり、イワイが想
像したように、溝ゲート構造は重要なデバイスへの応用
を見出す可能性がある。

本発明者は、溝を用いるという点においてのみ、イワイ
のデバイスに類似した異なる溝デバイスを発明した。イ
ワイのデバイスにおいて、溝はデバイスのゲートであ
る。ここで提案されたデバイスにおいて、基本的にデバ
イスは溝内に形成される。すなわち、本発明のすべての
利点を実現するため、ソースおよびドレイン領域も溝中
に延ばされる。基本的には、これらにより、与えられた
表面寸法に対するトランジスタの利得が本質的に増加す
る。新しいデバイス構造の土台が、この方式を用いて作
成可能となる。

溝容量を溝ゲートと組合わせることが提案され、この場
合、メモリ全体が本質的に基板の深さ方向に形成され
る。

図面の簡単な説明 第１図は、本発明に従い製作されるデバイスの上面概略
図； 第２Ａおよび２Ｂ図は、第１図に示された断面図での概
略透視図； 第３図は、デバイスについて説明するのに用いられる寸
法を示す概略図； 第４図は、本発明の好ましい実施例に従う多溝トランジ
スタの透視図； 第５Ａないし５Ｌ図は、第４図に示された構造を形成す
るのに有用な一連のプロセス工程を表わす概略図； 第６図は、本発明に従う修正された溝トランジスタの透
視図； 第７Ａないし７Ｆ図は、第６図に示された構造を形成す
るのに有用な一連のプロセス工程を表わす概略図； 第８Ａないし８Ｆ図は、本発明に従う溝トランジスタ構
造を形成するのに有用な別の一連の工程を表わす概略図
である。

詳細な説明 基本的な溝トランジスタ構造が、第１図に示された構造
により、概略的に表わされている。ここで、溝(１１)を
ゲート（１２）が横切っている。ゲートはドレイン（１
４）からソース（１３）を分離している。構造は第２Ａ
および２Ｂ図中に断面で示されている。共通の数字を付
けられた要素は、同じものである。第２Ａおよび２Ｂ図
にも示されるように、ゲート誘電体（１５）がある。ソ
ース及びドレイン領域の部分（１６）および（１７）が
ソースおよびドレインへの電極要素を作るために形成さ
れている。溝トランジスタの寸法は、第３図中に示され
るように、Ｗ，ＬおよびＤと印されている。第３図は第
２Ａ図に対応する。

ＭＯＳトランジスタの利得は、長さで割ったトランジス
タのチャネル幅に比例する。幅の大きさは、ソースまた
はドレインに接するゲートの端部に沿って測定した距離
である。長さはソースおよびドレインを分離する距離で
ある。充填密度を最大にするためには、典型的な場合幅
は用いる技術の最小幅とほぼ等しくする。やはり充填密
度を最適にするには、長さはしばしば幅と同じに選ばれ
る。しかし、各種のデバイスにおいて、特に論理デバイ
ス及びメモリドライバにおいては、より高いトランジス
タ利得が望ましい。このことにより、ゲート幅がゲート
長の何倍も大きなトランジスタの設計となる。そのよう
な構造は、ゲート幅が実効的に何倍かになる本発明に従
い有利に実現される。第２Ｂ図から、実効ゲート幅はＷ
＋２Ｄであることがわかるであろう。もし、ＤがＷに等
しいならば、このデバイスのゲート幅は同じ表面寸法を
占める通常のデバイスの幅のほぼ３倍になる。

本発明のトランジスタデバイスの利得上の特徴は、溝ゲ
ートを倍増することにより増すことが出来る。そのよう
な構造が第４図に示されている。ここで、トランジスタ
の幅は、一連の溝を用いると更に増す。この構造は高利
得デバイスにすすめられ、本発明の典型的な実施例であ
る。第４図の構造の利点は、以下の説明から明らかにな
るであろう。たとえば、Ｗ，ＬおよびＤ（第３図）はす
べて３μｍに等しく、第４図の溝間の間隔も３μｍに等
しいと仮定する。デバイス能動表面領域は３μｍ×１５
μｍである。この表面領域を占める標準的なトランジス
タは、１５μのゲート幅となるであろう。１５μの溝幅
をもつ第１図のような単一溝デバイスでは、２１μｍの
ゲート幅となり、４０％の増加となる。３つの溝をもつ
第４図のデバイスのゲート幅は３３μで、ゲート幅は２
２０％の増加である。溝幅に対する溝深さの形状比が増
すにつれ、本発明の考えの有効性が、より明らかとな
る。もし、溝が６μの深さならば、例の単一溝デバイス
のゲート幅は、２７μまたは通常の幅（１５μ）のほぼ
２倍である。第４図に示されるような多溝デバイスのゲ
ート幅は５１μで、通常のデバイスの幅の３倍以上あ
る。

これらのデバイスを作製する各種の方式が当業者には考
えられるであろう。必要な技術は現在知られている。デ
バイス製作の３つの一般的な方式について述べる。

第１の方式について、第４図および第５Ａないし５Ｇ図
に関連して述べる。第５Ａ−５Ｇ図は、デバイスの幅Ｗ
に沿ってとった断面図で、その点に関しては、第２Ｂ図
に示された断面に対応する。第５Ａ図は、半導体基板
（５０）を示し、典型的な場合、通常の方式で形成され
た電界用酸化物（５１）を有し、図示されるように、デ
バイス周辺の分離をしている。基板および電界用酸化物
上にパッド酸化物（５２）、シリコン窒化物エッチ停止
層（５３）および酸化物マスク層（５４）から成るマス
ク層が形成されている。マスクは開講（５５）を形成す
るために、通常の技術、好ましくは非等方性ＲＩＥ技術
によりパターン形成される。第５Ｂ図に示されるよう
に、溝（５６）を形成するために、非等方性ＲＩＥ技術
が用いられる。溝の長さＬ（第２Ａおよび３図参照）
は、ゲートの長さを含む。もし、ゲート長が用いられる
技術で可能な最小寸法であると仮定すると、溝の長さは
その寸法にソースおよびドレイン領域に対する許容量に
加えるものになるであろう。この例で予測される長さ
は、２μないし３μで、ゲートは１μ、残りはソース／
ドレインである。これは１μの最小設計値を仮定してい
る。幅Ｗおよび開口間の感覚も１μのオーダーである。
溝の深さは所望に応じて選択でき、ここで述べる寸法
は、典型的な場合、１μないし４μである。溝エッチ工
程の厳しさ、すなわちシリコン結晶に生じる損傷のた
め、エッチされた表面を標準的なシリコン液体エッチャ
ントを用いるか、薄い表面層を酸化および除去すること
により、“清浄化する”ことが、本質的ではないが有利
である。もし必要ならば、この時点でマスク層（５２，
５３，５４）を除去してもよい。酸化物層は緩衝ＨＦ
（第５Ｃ図）で除去できる。窒化物層はリン酸を用いて
除去してもよい。このエッチはシリコンを損なうから、
第５Ｄ図に示されるように、窒化物の除去に先立ち、溝
表面上に犠牲となる酸化物（５２ａ）を形成するのが有
用である。パッド酸化物（５２）はシリコン表面を保護
する。第５Ｅ図に示されるように、窒化物エッチ停止層
（５３）を除去した後、犠牲となる酸化物およびパッド
酸化物は光緩衝ＨＦエッチ工程で除去できる。

シリコン窒化物工程の理由は、ここで明らかである。溝
マスク層が除去されるとき、それは電界用酸化物の除去
を妨げる。あるいは、合成マスク層またはその一部がプ
ロセスの後の段階のために残ってもよい。［ＦＯＸ（５
１）を除いて］除去され、溝（５６）が形成された基板
に、ゲート誘電体層（５７）を通常の方法で成長させ第
５Ｆ図の構造を生成させる。二重または合成層を含む他
の誘電体、とりわけ二酸化シリコンおよびシリコン窒化
物層が同様に使用できる。すでに述べた寸法は、ゲート
誘電体の厚さが０．０２ないし０．１μであることを示
唆している。次に、ゲート電極層をポリシリコンまたは
他の適当な導電体、たとえば、ポリサイドまたは高融点
金属を構造上全体に堆積させ、第４および５Ｇ図からわ
かるように、ゲート電極（５８）を形成するためにパタ
ーン形成することにより形成する。パターン形成工程は
二層または三層フォトレジストプロセスを用いて行なう
ことが好ましい。そのようなプロセスは、現在良く知ら
れており、厳しいトポロジー的な変化を有する層中に正
確なパターンを形成する能力がある。すなわち、いわゆ
るレジストの充填層がトポロジー中の溝を満たし、フォ
トリソグラフィの像を投影すべき比較的平坦な表面を残
す。次に、パターンは厚い充填層を通して実効的に転写
される。別の方法は、溝を周知のＴＥＯＳプロセスまた
は低圧ＣＶＤを用いて堆積させた。二酸化シリコンのよ
うな充填層で溝を満たすことである。得られた構造は比
較的平坦で、更に平坦にするためにエッチバックするこ
とができ、次に、その上にフォトレジスト層を形成す
る。ゲート電極（５８）のパターン形成後、ソース／ド
レイン領域が形成される。これらは、気相拡散または他
の適当な方法で形成してよい。製作しているトランジス
タがｎ−チャネルデバイスならば、ゲート電極（５８）
に接する領域中にヒ素不純物を拡散させるために、アル
シンＡｓ₂Ｏ₃またはそれと等価なものを用いてよい。次
に酸化物中間誘電体層または不活性層を、標準的な方法
で形成してもよい。ソース、ドレインおよびゲートへの
電極窓および電極を通常の方式で形成する。

すぐ上で述べた溝トランジスタ構造を作製する各種の可
能性の中で好ましい方式は、溝中に堆積させた誘電体層
を用い、それ自身を非等方性エッチング技術によりパタ
ーン形成し、ソースおよびドレインを形成するのに伴う
二重溝を形成することである。このことは、充填層が複
数の働きをもつことを除いて、多層リソグラフィ方式を
適用することと認識される。それはゲート電極形成用の
エッチマスクとして、ソース及びドレイン形成用の拡散
マスクとして働き、次に構造中に溝を平坦化するために
残る。充填層の好ましい材料としては、二酸化シリコン
又はシリコン窒化物である。これら材料を堆積させパタ
ーン形成する技術は良く知られており、この用途におけ
るそれらの効力は直接的である。

この方式を用いる適当な一連の工程が、第５Ｈ−５Ｌ図
に示されている。第５Ｈ図は、溝を満たす平坦化された
誘電体充填層（７０）を示す。この断面および第５Ｊ−
Ｌ図は、デバイスの長さＬに沿ってとらえたもので、第
２Ａ図に示された断面に対応する。この層は、第５Ｊ図
（“Ｉ”は省略した）に示されるように、ソース／ドレ
イン溝（７１）および（７２）を生成するため、非等方
的にエッチされる。次に、露出されたポリシリコンが第
５Ｋ図のようにゲート（５８）を残して除去される。ソ
ース／ドレイン領域（７３）および（７４）が拡散また
は適当な手段により形成される。ソース／ドレイン溝は
誘電体（７５）（第５Ｌ図参照）で満たされ、誘電体
は、たとえばシラン、ＴＥＯＳまたは同等のものを用い
たＣＶＤ酸化物でよい。ソース／ドレイン電極(７６)お
よび（７７）で構成が完了する。

本発明の構造を製作する第２の一般的な方式を、第６図
と第７Ａないし７Ｆ図のプロセス工程と関連づけて述べ
る。これらの図は、第２Ｂ図のそれと同様の断面であ
る。製作中の基本的な構造は、第６図に概略的に示され
ている。トランジスタの本質的な要素、すなわちゲート
誘電体（６１）、ゲート電極（６２）、ソースおよびド
レイン（６３）および（６４）が示されている。明らか
なように、この構造は溝の本質的な部分を満たす固体ゲ
ートブロックと第５Ｈないし５Ｌ図に関連してすぐ上で
述べたのと同様の方式でソース及びドレイン領域を形成
するのに伴う第２の溝（６５）および（６６）を特徴と
する。第６図は単一の溝である。この実施例でも、複数
の溝を用いてよい。溝は、平面図では、正方形に描かれ
ている。しかし、最大ゲート幅用に最適化された構造は
溝幅を小さく、たとえば最小許容寸法に選択される。溝
の長さは、ソース／ドレイン形成を可能にするため、た
とえば最小の３×というように大きめになるであろう。
この考えは、先に述べたデバイスにもあてはまる。目的
はＤ寸法の効果を最大にすることである。Ｗの寸法は幅
が溝の底であっても、通常の構造のように表面にあって
も、ほぼ同じである。

第６図のデバイスを作製するのに適したプロセス工程に
ついて、第７Ａないし７Ｆ図と関連させて述べる。構造
製作の最初の工程は、第５Ａないし５Ｂ図に関連して述
べたものと同じであり、繰り返す必要はない。次に第５
Ｂ図の構造は、ポリシリコンの厚い層を堆積させ、次に
溝（５８）を有効に充填するため平坦化する。得られた
構造は、第７Ａ図に示されており、基板は（７０）と印
され、電界用酸化物は（７１）、ゲート誘電体（７２）
およびポリシリコン（７３）を充填された溝（７３）と
印されている。溝をポリシリコンで充填する技術および
図示されたのと同様の構造を生成させるために平坦化す
る技術は、当業者には周知であり、たとえば先に述べた
イワイの特許に述べられている。ポリシリコンはＣＶＤ
プロセス、すなわち適合した被膜を生成するプロセスを
用いて堆積させるのが好ましい。最初堆積させるポリシ
リコンの厚さは、充填する溝の幅の半分あるいは完全に
充填するためそれ以上にする。次に、もし必要ならば得
られたポリシリコン層をエッチバックし、第７Ａ図のプ
レーナ構造を得てもよい。溝がまだ充填されている点で
表面層が明らかであるため、平坦な構造が得られる。表
面層としては、層は普通以上に厚くてもよいが、場合に
よっては、堆積したままにしておくのが便利であること
がわかる。好ましい工程においては、層は第７Ａ図の構
造を形成するため平坦化し、次に中間層を堆積させる。
第７Ｂ図中のこの層（７４）も、好ましくはポリシリコ
ンで溝内でポリシリコン基体を相互接続する。それはま
た当業者には標準的であるように、デバイスの相互接続
にもなり、中間レベル接続用の表面領域ともなる。この
層は、プロセスのこの段階で、これらの形状を作るため
パターン形成されるが、第７Ｃ図で表わされる段階でパ
ターン形成されるのが好ましい。

次の工程は、別の寸法の断面図、すなわち第２Ａ図のそ
れと同様の断面で、ゲート幅ではなくゲート長に沿った
断面を用いると、より明らかに説明される。この断面に
は、唯一の溝が見られる。第７Ｃ図において、ポリシリ
コン層（７５）は、ここでは層（７３）および（７４）
が一体となっているように示されているが、溝エッチマ
スク（７６）でマスクされる。電界用酸化物（７１）は
ポリシリコン層（７５）で保護されるから、（５３）の
ような窒化物エッチ停止層は必要ない。従って、マスク
（７６）は厚い二酸化シリコン層、たとえば０．１ない
し１．００μｍであることが好ましい。マスク（７６）
は第７Ｃ図に示されるように形成される。層（７５）は
ゲート電極構造およびゲート相互接続（７５ａ）を形成
するため、第７Ｄ図の透視図に示されるように、非等方
的にエッチされる。次に、ゲート誘電体層（７２）の露
出された部分を（必要に応じて）除去し、第７Ｅ図に示
されるように、たとえばアルシン蒸気を用いは拡散によ
りソースおよびドレイン不純物領域（７７）および（７
８）を形成する。マスク（７６）は除去してもよく、必
要により残してもよい。保護層（７９）を露出したシリ
コン上に成長させ、第７Ｆ図、厚い二酸化シリコンまた
はドープされたガラス層（８０）をその上に堆積させ、
溝の残りの部分を充填する。通常の方法で電極窓および
電極層（図示されていない）を作製する。

第７Ｄ図に関連して述べたエッチ工程は、ゲート電極
（７５）の材料および層（７２）間に有効な選択性があ
ることが必要であることが当業者には認識されよう。上
で述べた材料と現状の技術のプロセスを用いると、有用
な溝構造を形成するのに十分な選択性が得られる。しか
し、もし非常に深い溝構造が必要ならば、より選択性の
エッチプロセスあるいは別の工程が望ましい。いくつか
のそのような提案を推薦することが出来る。溝またはそ
の周辺のマスクされていない縁の材料を過度に損なわ
ず、溝内を完全にエッチングするために、層（７２）お
よび層（７５）間に、犠牲となるエッチ停止層、たとえ
ばモリブデンまたは他の金属を堆積させることが出来
る。ゲート電極によりマスクされる部分を除いて、エッ
チ停止層はその後除去される。その部分はゲートの一部
になる。別の考えは、層（７２）に対して高い選択性を
示すゲート材料を選択することである。ポリシリコンは
ゲート電極として好ましい材料であるが、他の導電性材
料も二酸化シリコンまたはシリコン窒化物に対するより
高い選択性をもつことがわかるであろう。別のもの、す
なわち以下で明らかにされる理由により好ましいもの
は、基板の表面部分と溝周辺のより広い部分をマスク
し、比較的持続するエッチマスクである。この方式は、
溝が形成され、溝内にゲート誘電体層（７２）を成長さ
せ、第７Ａ図に示されるように層（７３）を堆積させた
のち、マスク層(５２，５３)および（５４）（第５Ａ図
参照）を代わりに残すことにより実施すると便利であ
る。層（７３）は第７Ｄ図に示されるように、溝の底ま
でエッチされ、表面部分はエッチマスク（５４）で保護
される。トランジスタの上部表面部分は、それにより不
活性になる。しかし、深さ方向にトランジスタを延ばす
ことにより得られる利点は、トランジスタの上部表面部
分の損失よりも重要である。

上で述べた難点を克服し、プロセス工程を最適化するた
めに、当業者には他の方式も考えられる。ここで述べた
方式は、単なる例とみなすべきである。

本発明の溝構造を作成する第３の一般的な方式は、従来
の慣例から離れることを意味する。この方式は、ゲート
の形成前にソース／ドレイン領域を形成することであ
る。次に、ゲートが溝トランジスタ内の溝ゲートという
特徴をもつ自己整合技術により生成される。この方式は
第８Ａないし８Ｆ図に示されている。やはり、第５Ａ図
の構造が出発点であるが、電界用酸化物（及びチャンス
トップまたは他の標準的な分離手段）の形成後、溝エッ
チ（第８Ａ図の８２−８４）のためのマスク形成前に、
基板表面の適当な領域中に選択的に注入を行なうのが好
ましいことが異なる。ｎ−チャネルデバイスにはｎ形で
あるこの注入により、工程が進むにつれて明らかになる
大きく埋込まれたソースおよびドレイン領域への接続が
容易になる。表面注入は通常のソース／ドレイン注入の
ように、また第８Ａ図中で（９１）と印されるように、
比較的高濃度である。もう一つの重要なことは、それは
マスクされソースおよびドレイン間の分離となり、マス
クされなければ処理される。そうでなければ第８Ａ図は
第５Ａ図と同様になり、数字（５０−５５）が（８０−
８５）に変る。加えて、第８Ａ図は第５図に関連して述
べた工程に従ってすでにエッチされた溝（８６）を示
す。次に、ソース／ドレイン領域が形成される。第８Ｂ
図中の（９２）で示されるように、表面と接続するため
に、図示されるように(９１)が注入される。次に、溝
(８６)を充填するため、第８Ｃ図中で（９３）と印され
た誘電体材料、たとえばＣＶＤ二酸化シリコン、ＴＥＯ
Ｓ二酸化シリコン、ｐ−ガラスまたは同様のものの厚い
層を堆積する。この層は基本的に充填材として働き、各
種材料の一ないし複数のものから成ってよい。上で述べ
た酸化物が好ましいが、シリコン窒化物、または二酸化
シリコン／シリコン窒化物の合成も適当であろう。表面
の厚さを減らすか、ちょうど又はほぼ溝（８６）を満た
すように、層（９３）を平坦化してもよい。第８Ｄ−８
Ｆ図は第２Ａ図中のように、長さ方向に沿ってとった断
面である。この時点で、先のエッチ工程で露出されたシ
リコン基板は、溝の底に沿って溝の側壁の上方にエッチ
され、第８Ｅ図に示されるように、第２の溝(９５)を形
成する。この溝はデバイスのためのゲート構造を含む。
それはソースおよびドレイン領域を形成するため、注入
層（９２）を領域（９２ａ）と（９２ｂ）に分割する。
ゲートは数百オングストロームないし千オングストロー
ムの厚さにゲート誘電体（９７）を成長させ、次に第８
Ｆ図の構造を形成するため、ゲート電極（９８）を堆積
させることにより完成する。ゲート構造（９８）はソー
ス／ドレイン領域（９２ａ）および（９２ｂ）に自己整
合する。ゲート電極材料はポリシリコンが好ましいが、
任意の適当な導電材料でよい。工程のこの段階で、熱プ
ロセスが本質的に完了するから、ゲート電極はアルミニ
ウム、好ましくは第２の溝中まで完全に被覆するよう、
ＣＶＤ技術により堆積させたものでよい。

イワイにより提案された溝ゲート構造では、溝の底が溝
の側面に沿って形成したチャネルを相互接続する。従っ
て、溝の底はソースドレイン導電路の本質的な一部で、
中断されない。ここで提案された構造において、利点は
側壁に沿って導電するトランジスタの部分によるところ
が大きい。溝の底は消費してもよい。しかし、ここで述
べた溝トランジスタのある種の実施例を実施するには、
溝の底に付随した漏れまたは他の欠陥に遭遇する可能性
がある。伝導と溝の底の漏れを遮断するため、基板の形
の不純物を底に注入してもよい。溝の底に選択的に注入
することは、注入ビームの方向性のため直接的である。
漏れを減らすため、ドーピングレベルのみを十分にする
必要がある。あるいは、同様の結果を得るために、溝の
底に厚い誘電体を形成することができる。

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板、 前記半導体基板中に形成され、相対して配置された側壁
   の第１の対、相対して配置された側壁の第２の対および
   底を含む溝、 前記第１の対の側壁の一つに沿って垂直に延びかつ前記
   底の一部に沿って延びるＭＯＳトランジスタソース領
   域、 前記第１の対の側壁のもう一方に沿って垂直に延びかつ
   前記底の一部に沿って延びるＭＯＳトランジスタドレイ
   ン領域、 前記第２の対（１１）の側壁を被覆しかつ前記底を横ぎ
   るゲート誘電体層（１５）、および 前記第２の対の側壁に沿って延びかつ前記底を横ぎって
   延び、前記溝の内部に前記第１の対の側壁に平行な一対
   の端部を有するＭＯＳトランジスタゲート電極を含み、
   前記ゲート電極の一対の端部のうちの一つの端部が前記
   底の一部内の前記ソース領域の端部上に位置し、前記ゲ
   ート電極の一対の端部のうちの他の一つが前記底の一部
   内の前記ドレイン領域の端部上に位置し、および前記ソ
   ースおよびドレイン領域が前記第２の対の側壁に沿って
   前記ゲート電極の方へ延びていることを特徴とするＭＯ
   Ｓトランジスタデバイス。
2. 【請求項２】請求の範囲第１項に記載されたデバイスに
   おいて、半導体はシリコンであることを特徴とするデバ
   イス。
3. 【請求項３】請求の範囲第１項に記載されたデバイスに
   おいて、ゲート電極はポリシリコンであることを特徴と
   するデバイス。
4. 【請求項４】請求の範囲第１項に記載されたデバイスに
   おいて、前記トランジスタのゲート電極と合体している
   ゲート電極を有する請求の範囲で規定されたトランジス
   タデバイスを前記トランジスタに隣接して更に含むこと
   を特徴とするデバイス。
5. 【請求項５】半導体基板の１つの表面に溝を形成するス
   テップ、ここで前記溝は第１および第２の対の対向する
   側壁および底を前記基板内に有し、 少なくとも一対の溝を２等分するように前記溝の上およ
   び溝の中へ連続したＭＯＳゲート電極構造を形成するス
   テップ、 前記基板の一部を含むゲート電極構造の前記少なくとも
   一対の溝の第１の対の側壁の１つに沿って延びる一つの
   側に沿って前記基板内に第１の不純物領域を形成するス
   テップ、ここで前記第１の不純物領域はＭＯＳトランジ
   スタのソースを形成し、 前記基板の一部を含む前記ゲート電極構造の前記少なく
   とも一対の溝の第１の対の側壁の他の１つに沿って延び
   る反対の側に沿って前記基板内に第２の不純物領域を形
   成するステップ、を含み前記第２の不純物領域は前記Ｍ
   ＯＳトランジスタのドレインを形成し、前記第１および
   第２の領域は前記溝の底および前記第２の対の側壁およ
   び底の上の前記ゲート電極構造へ延びていることを特徴
   とするＭＯＳトランジスタデバイスを製造する方法。
6. 【請求項６】請求の範囲第５項に記載の方法において、
   前記溝は誘電物質で満たされ、前記誘電物質は前記ゲー
   ト電極の後に被着されることを特徴とするＭＯＳトラン
   ジスタデバイスの製造方法。
7. 【請求項７】請求の範囲第５項に記載の方法において、
   前記溝はゲート電極上の領域以外を誘電物質で満たさ
   れ、前記領域はゲート電極物質で満たされることを特徴
   とするＭＯＳトランジスタデバイスの製造方法。