JPH0626345B2 - Ｆｓｋ信号復調器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マークとスペースと呼ばれる２種類の情報に
夫々所定の周波数を割当てることにより情報を符号化す
るＦＳＫ（周波数偏移電鍵）方式で変調した信号を、元
のマークとスペースで表される信号に復調するための復
調器に関する。

［従来の技術］ ＦＳＫ変調は、例えば第４図に示すように、論理値
“１”のデジタルデータ（マーク）を周波数ｆ１、論理
値“０”のデシタルデータ（スペース）を周波数ｆ２
（但し、ｆ１＝ｆ２）のＦＭ波で表す周波数変調方式の
一種である。

従来、このＦＳＫ変調により変調された信号（以下、Ｆ
ＳＫ信号という）を復調して元のマークとスペースで表
される信号に復調するためには、無線受信機などにあっ
ては、高周波数のＦＳＫ信号をヘテロダインによって周
波数の相違する２種類の低周波数のＦＳＫ信号に変換
し、こられの信号についてマークとスペースの弁別復調
を行うのが一般的であった。

例えば、第５図に示す従来例の復調器にあっては、高周
波のＦＭ波からなるＦＳＫ信号をＳINを、夫々の共振周
波数が相違する一対の同調回路１，２に供給し、各同調
回路１，２に継続接続した整流回路３，４に発生した信
号Ｓ１，Ｓ２を電圧加算回路５で加算し、電圧加算回路
５の出力信号Ｓ３を比較器６が予め設定されている基準
電圧と比較して、該基準電圧との大小関係からマークと
スペースの２値レベル信号に弁別する。

また、第６図に示すように、ＦＳＫ信号ＳINと電圧制御
発振回路からの信号の位相を比較する位相比較回路７、
低域フィルタ８、及び低域フィルタの出力電圧に比例し
て発振周波数が変化する電圧制御発振回路９を備え、入
力のＦＳＫ信号の周波数と、電圧制御発振回路の発振周
波数とを、常に同一に保つように帰還を施したフェイズ
ロックトループを構成することにより、復調信号Ｓ０を
発生する復調器が知られている。

更に、無線通信などにおいて感度を向上させるために
は、伝送中に生じる各種の雑音を除去し、復調しようと
するマーク信号とスペース信号を能率良く検出する必要
がある。そこで、第５図に示したようなＦＳＫ信号復調
器にあっては、ｆ１とｆ２の周波数で弁別する同調回路
のＱを上げることによって通過帯域を狭くしたり、第６
図に示すようなＰＬＬ方式の復調器にあっては、ループ
フィルタの時定数を大きくすることで通過帯域を等価的
に狭くするなどの手法を採ることにより、信号のＳ／Ｎ
比を改善し、復調器の感度向上を図っていた。

［発明が解決しようとする課題］ しかしながら、このような従来のＦＳＫ信号復調器にあ
っては、同調回路のＱを上げるにつれてリンギングなど
の過渡現象が発生することに起因して、弁別能力の低下
を招来する問題があった。本願発明者の実験によれば、
例えば４５．５ボー、１７０HzシフトのＦＳＫ信号に対
してＱを２０以上に設定すると、かえって誤字率の増加
が認められた。

又、従来はアナログ技術を用いているため、アナログ回
路特有の調整が煩雑であったり、部品点数が多くなった
りた、装置全体が大型化するなどの欠点があった。

又、情報理論に基づいた理想的なＦＳＫ信号復調器を、
アナログ技術を用いて構成するものとすると、例えば第
７図に示すように、基準信号発生器１０で、相互の位相
差が９０°異なる同一周波数の正弦波信号Ｓｆ１，Ｓｆ
２を発生し、掛算器１１でＦＳＫ信号ＳINと正弦波信号
Ｓｆ１との乗算演算処理を行わせてからその出力を積分
器１３で積分演算することにより信号ＳINとＳｆ１との
相互相関演算処理を行い、同様に、掛算器１２において
ＦＳＫ信号ＳINと正弦波信号Ｓｆ２との乗算演算処理を
行わせてからその出力を積分器１４で積分演算すること
により信号ＳINとＳｆ２との相互相関演算処理を行う。

そして、各積分器１３，１４から出力された相互相関値
出力の２乗演算を２乗演算器１５，１６で行って、それ
らの演算出力を加算器１７で加算した後、平方根演算器
１８で平方根（Square Root）を求め、この出力を復調
信号とする。

このような復調器によれば、積分器の時定数の逆数に相
当する極めて狭い通過帯域を信号の歪みを招来すること
なく実現することができ、高感度の信号検出を可能にす
ることができる。

しかしながら、このような復調器を実現するには、相互
に９０°の位相差を有する正弦波信号を形成するための
信号発生器、アナログ信号を乗算演算するための複数の
掛算器、平方根演算を行うためのアナログ演算器などを
必要とすることから、回路が複雑となり、調整が困難で
あるなどの問題がある。

本発明は、このような課題に鑑みて成されたものであ
り、デジタル回路技術を適応して、製作が容易で極めて
小形なＦＳＫ信号復調器を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。同図に基づいて本
発明の原理を説明すると、伝送されてきたＦＳＫ信号Ｓ
INの振幅を一定レベルに制し且つ“Ｈ”と“Ｌ”の２値
レベルのデジタル信号に変換する波形整形回路１９を備
え、波形整形回路１９より出力したデジタル信号を４個
の掛算器２０，２１，２２，２３に供給する。

基準信号発生器２４はマークに対応するＦＭ波と等しい
周波数ｆ_ｍの基準信号Ｓ11を掛算器２０に供給すると共
に、基準信号Ｓ11とは９０°の位相差を有する周波数ｆ
_ｍの基準信号Ｓ12を掛算器２１に供給する。

基準信号発生器２５はスペースに対応するＦＭ波と等し
い周波数ｆ_ｓの基準信号Ｓ21を掛算器２２に供給すると
共に、基準信号Ｓ21とは９０°の位相差を有する周波数
ｆ_ｓの基準信号Ｓ22を掛算器２３に供給する。

尚、これらの掛算器２０，２１，２２，２３は排他的論
理和の否定演算を行うことにより掛算処理を実現する。

そして、各掛算器２０，２１，２２，２３で入力信号の
積演算を行い、夫々の出力を積分器２６，２７，２８，
２９で積分し、更に各積分結果を所定の閾値を有する比
較器３０，３１，３２，３３で比較し、閾値との大小関
係に従った２値レベルのデジタル値信号を形成する。そ
して、比較器３０，３１で出力したデジタル値信号の論
理和演算を判定回路３４において、比較器３２，３３で
出力したデジタル値信号の論理和演算を判定回路３５に
おいて夫々行い、判定回路３４の出力が真及び判定回路
３５の出力が偽ならば“Ｈ”レベルの出力、判定回路３
４の出力が偽及び判定回路３５の出力が真ならば“Ｌ”
レベルの出力、更に判定回路３４と３５の出力が共に真
又は偽ならば従前の判定結果と同一のレベルの出力を合
成回路３６で発生する構成とする。

［作用］ このような構成を有する本発明にあっては、判定回路３
４と３５の出力が各周波数ｆ_ｍとｆ_ｓの検波結果となる
ので、夫々の出力の論理値の関係からマークとスペース
を判定し、そしてマークに対して“Ｈ”、スペースに対
して“Ｌ”レベルの論理信号を出力することにより弁別
復調を行うことができる。

又、判定回路３４と３５の出力が共に同一の論理値とな
った場合には、従前の復調結果を踏襲することとしたの
で、伝送中の雑音等を除去することができる。

［実施例］ 以下、本発明の一実施例を図面と共に説明する。

まず第２図に基づいて構成を説明すると、３７はリミッ
タ機能を有する波形整形回路であり、第３図に示すよう
に、入力されたＦＳＫ信号ＳINを振幅制限して“Ｈ”と
“Ｌ”レベルのデジタル信号ＳＤに変換する。

３８はマークに対応するＦＭ波の４倍の周波数４×ｆ_ｍ
の矩形信号列を発振するマルチバイブレータであり、こ
の矩形信号列を４分の１分周回路３９で分周することに
より周波数がｆ_ｍの第１の基準信号Ｓ11を形成すると共
に、一方、ＪＫフリップフロップから成る遅延回路４０
で一周期分の遅延を行ってから４分の１分周回路４１で
分周することにより周波数がｆ_ｍ且つ位相差９０°の第
２の基準信号Ｓ12を形成する。

デジタル信号ＳＤと第１の基準信号Ｓ11は排他的論理和
回路（以下、ＥＸＯＲ）４２で論理演算された後、イン
バータ回路４３で否定演算され、抵抗４４と容量素子４
５から成る所定時定数の積分回路へ供給される。

又、デジタル信号ＳＤと第２の基準信号Ｓ12はＥＸＯＲ
４６で論理演算された後、インバータ回路４７で否定演
算され、抵抗４８と容量素子４９から成る所定時定数の
積分回路へ供給される。

なお、インバータ４３，４７は適当な論理変換を施すこ
とにより別の部分に移したり、あるいは省略することも
できる。

５０はＣＭＯＳ構造により予め所定の閾値ＴＨが設定さ
れた論理和回路であり、容量素子４５，４９の各両端に
発生する各積分信号Ｄ11，Ｄ12″と閾値ＴＨとの大小関
係を比較すると同時に論理和演算処理を行う。したがっ
て、次表に示す論理出力Ｄ13が発生する。

５１はスペースに対応するＦＭ波の４倍の周波数４×ｆ
_ｓの矩形信号列を発振するマルチバイブレータであり、
この矩形信号列を４分の１分周回路５２で分周すること
により周波数がｆ_ｓの第３の基準信号Ｓ21を形成すると
共に、一方、ＪＫフリップフロップから成る遅延回路５
３で一周期分の遅延を行ってから４分の１分周回路５４
で分周することにより周波数がｆ_ｓ且つ位相差９０°の
第４の基準信号Ｓ22を形成する。

デジタル信号ＳＤと第３の基準信号Ｓ21はＥＸＯＲ５６
で論理演算された後、インバータ回路５７で否定演算さ
れ、抵抗５８と容量素子５９から成る所定時定数の積分
回路へ供給される。

又、デジタル信号ＳＤと第４の基準信号Ｓ22はＥＸＯＲ
６０で論理演算された後、インバータ回路６１で否定演
算され、抵抗６２と容量素子６３から成る所定時定数の
積分回路へ供給される。尚、インバータ回路５７，６１
は前述の４３，４７同様、移動，省略が可能である。

６４はＣＭＯＳ構造により予め所定の閾値ＴＨが設定さ
れた論理和回路であり、容量素子５９，６３の各両端に
発生する各積分信号Ｄ21，Ｄ22と閾値ＴＨとの大小関係
を比較すると同時に論理和演算処理を行う。したがっ
て、次表に示す論理出力Ｄ23が発生する。

次に、第１図の判定回路３４，３５及び合成回路３６に
相当する回路を説明すると、論理積回路６５がインバー
タ回路６６で反転された信号Ｄ′23と信号Ｄ13との論理
積演算を行い、論理積回路６７がインバータ回路６８で
反転された信号Ｄ′13と信号Ｄ′23を論理積演算を行
い、論理積回路６９が信号Ｄ13とＤ23を論理積演算し、
論理積回路６７，６９の論理出力を論理和回路７０で論
理和演算する。

７１は論理積回路６５の出力と出力端子７２との間の開
閉動作を論理和回路７０の出力信号に従って制御するア
ナログスイッチであり、出力側接点に容量素子７３が接
続されている。

そして、信号Ｄ13とＤ23の論理値レベルに応じて、出力
端子７２には次表に示す復調信号Ｓ_０が出力される。

尚、Ｄ13＝“Ｈ”、Ｄ23＝“Ｈ”のとき又は、Ｄ13＝
“Ｌ”、Ｄ23＝“Ｌ”のときは、論理和回路７０の出力
が“Ｌ”レベルとなるので、アナログスイッチ７１が非
導通となり、従前のタイミングで容量素子７３に保持さ
れたレベルの電圧がそのまま復調信号Ｓ０となり、雑音
成分による誤った復調を防止する。

このように、この実施例によれば、復調器における信号
の通過帯域は、上記積分器の時定数で決定されることと
なり、これは、同一速度の符号で変調されたＦＳＫ信号
の復調で比較すれば、従来のアナログ方式に較べてこの
実施例の方が約５倍程度狭くなり、その分だけＳ／Ｎ比
が向上すると同時に復調感度が向上する。

又、従来のアナログ技術を使用しないので調整が容易と
なり、又、回路が簡素となり装置の小形化を実現するこ
とができる。

尚、この実施例では、処理機能毎に個々の回路で構成し
た場合を示すが、電子計算機による電子的演算処理、即
ちコンピュータプログラムに従った演算処理を行うマイ
クロプロセッサなどを回路の一部又は全部に置き換え
て、同様の処理機能を発揮させるようにしてもよい。

［発明の効果］ 以上説明してきたように、本発明はデジタル論理演算技
術により構成するので、従来のアナログ方式のような容
量素子、抵抗、インダクタンス素子などの部品点数を大
幅に低減し、装置の小形化が可能になる。又、インダク
タンス素子は全く必要としないので、集積回路（ＩＣ、
ＬＳＩ）化に適している。又、マイクロコンピュータな
どを併存した装置の実現も容易である。又、マイクロコ
ンピュータなどの電子演算装置を用いて実現することも
容易であり、装置の高機能化や小形化に適している。

又、アナログ技術特有の温度補償などの調整が殆ど無く
なることから調整が容易で信頼性向上を図ることができ
る。

以上を総合して、本発明は、従来のアナログ方式に比較
して、高性能且つ小形軽量、しかも経済性に富み、優れ
たＦＳＫ信号復調器を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理を説明するための原理説明図； 第２図は本発明の一実施例の構成を示す回路図； 第３図は波形整形回路の機能を説明する説明図； 第４図はＦＳＫ方式の変調及び復調信号の関係を示す説
明図； 第５図、第６図及び第７図は従来の復調器の構成を示す
従来構成説明図である。 図中の符号： １９，３７；波形整形回路 ２０，２１，２２，２３；掛算器 ２４，２５；基準信号発生器 ２６，２７，２８，２９；積分器 ３０，３１，３２，３３；比較器 ３４，３５；判定回路 ３６；合成回路 ３８，５１；マルチバイブレータ ４０，５３；遅延回路 ３９，４１，５２，５４；１／４分周回路 ４２，４６，５６，６０；排他的論理和回路 ４３，４７，５７，６１，６６，６８；インバータ回路 ４４，４８，５８，６２；抵抗 ４５，４９，５９，６３，７３；容量素子 ５０，６４，７０；論理和回路 ６５，６７，６９；論理積回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】マークとスペースの時系列信号を周波数の
   相違する２種類の信号に変調して成るＦＳＫ信号を元の
   時系列信号に復調するＦＳＫ信号復調器において、 前記ＦＳＫ信号の振幅変調成分を除去して周波数成分の
   みから成るデジタル信号を発生する波形整形手段と、 検出すべき第１の周波数に等しい矩形パルス波から成る
   第１の基準信号と該デジタル信号との間で排他的論理和
   演算を行い、且つ該論理演算による出力信号を積分した
   後、該積分演算出力値と特定の閾値とを比較して夫々の
   値の大小に応じたレベルの第１デジタル値信号に変換す
   る第１の変換手段と、 検出すべき第１の周波数に等しく且つ上記第１の基準信
   号とは相互に９０°の位相差を有する第２の基準信号と
   上記波形整形手段のデジタル信号との間で排他論理和演
   算を行い、且つ該論理演算による出力信号を積分した
   後、該積分演算出力値と特定の閾値とを比較して夫々の
   値の大小に応じたレベルの第２デジタル値信号に変換す
   る第２の変換手段と、 第１，第２の変換手段より出力した第１，第２デジタル
   値信号の論理和演算を行う第１の演算手段と、 検出すべき第２の周波数に等しい矩形パルス波から成る
   第３の基準信号と上記波形整形手段より出力するデジタ
   ル信号との間で排他論理和演算を行い、且つ該論理演算
   により出力信号を積分した後、該積分演算出力値と特定
   の閾値とを比較して夫々の値の大小に応じたレベルの第
   ３デジタル値信号に変換する第３の変換手段と、 検出すべき第２の周波数に等しく且つ上記第２の基準信
   号とは相互に９０°の位相差を有する第４の基準信号と
   上記波形整形手段のデジタル信号との間で排他論理和演
   算を行い、且つ該論理和演算による出力信号を積分した
   後、該積分演算出力値と特定の閾値とを比較して夫々の
   値の大小に応じたレベルの第４デジタル値信号に変換す
   る第４の変換手段と、 第３，第４の変換手段より出力した第３，第４デジタル
   値信号の論理和演算を行う第２の演算手段と、 上記第１の演算手段の出力が真で第２の演算手段の出力
   が偽の状態では真と判定し、第１の演算手段の出力が偽
   で第２の演算手段の出力が真の状態では偽と判定し、第
   １及び第２の演算手段が共に真又は偽のときは従前の判
   定結果を適用して、真の判定の対してマーク信号、偽の
   判定に対してスペース信号を発生することにより復調信
   号を合成する合成手段と、 を備えたことを特徴とするＦＳＫ信号復調器。
2. 【請求項２】請求項（１）のＦＳＫ信号復調器におい
   て、 前記各手段の一部又は全ての手段の処理を、電子演算手
   段により行うことを特徴とするＦＳＫ信号復調器。