JPH06266629A - バス変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 それぞれ別のタイムアウトカウンタを用いて
タイムアウト監視している２つのバスを介してアクセス
が行われる場合に各バスでのタイムアウト検出のタイミ
ングのずれから正常アクセスをエラーとすることのな
い、信頼性の高いバス監視機能を備えたバス変換装置を
提供することを目的としている。 【構成】 第１のバスから第２のバスへのアクセスを中
介する際、第１のバスの使用開始で第１のバスのタイム
アウトカウンタのカウント動作を開始させ、次いで第２
のバスの使用を開始するとき第２のバスのタイムアウト
カウンタのカウント動作を開始させるとともに第１のバ
スのタイムアウトカウンタのカウント動作を停止させる
ようにして、バスからバスへアクセスが抜けるときタイ
ムアウトカウンタも切り替えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵバスとＩ／Ｏバ
スのような独立した２つのバスを介して主記憶装置ＭＳ
と入出力装置Ｉ／Ｏとの間でデータ転送制御が行われる
コンピュータシステムにおいて、２つのバス間で仮想ア
ドレスから実アドレスへのアドレス変換などのインタフ
ェース処理を行うバス変換装置に関するものであり、特
にバス変換装置内でバスの使用時間の異常を監視するタ
イムアウトカウンタの制御方式を改良し、余分なエラー
処理が行われないようにするものである。

【０００２】

【従来の技術】図５に、従来例のバス変換装置の構成を
示す。図において、１は中央処理装置ＣＰＵ、２は主記
憶装置ＭＳ、３はＣＰＵバス、４はバス変換装置、５は
Ｉ／Ｏバス、６は入出力制御装置ＩＯＣ、７および８は
タイムアウトカウンタ、９および１０はタイムアウト応
答回路である。

【０００３】ＣＰＵ１がＩＯＣ６にアクセスして制御情
報を転送したり、ＩＯＣ６がＭＳ２にＤＭＡ（ダイレク
トメモリアクセス）制御によりアクセスしてＩ／Ｏとの
間の入出力処理を行う場合、ＣＰＵバス３とバス変換装
置４、Ｉ／Ｏバス５を介して行われる。たとえばＩＯＣ
６がＭＳ２にアクセスする入出力処理の場合には、まず
Ｉ／Ｏバス５の使用権をとり、次にＣＰＵバス３の使用
権をとってＭＳ２にアクセスする。

【０００４】ところで１つのアクセス要求がバスを長時
間独占していると他の処理に支障となるので、一定時間
以上のバス使用をエラーとして検出するバス監視が行わ
れている。バス変換装置４内に設けられたタイムアウト
カウンタ７，８がその機能をもち、それぞれＣＰＵバス
３とＩ／Ｏバス５についてバス使用信号（アドレス入力
中）の期間をカウントし、予め定められたカウント値を
超えると対応するタイムアウト応答回路９，１０をセッ
トし、アクセス元にエラー信号を送出させている。

【０００５】次に、図６のタイミング波形図を用いて図
５の従来例のバス変換装置の構成動作を説明する。図６
の例はＩＯＣ６からＭＳ２をＤＭＡでアクセスする場合
のものである。図６（ａ）でＩＯＣ６がＩ／Ｏバス５に
対するバスリクエストをＬレベルにすると、バス変換装
置４内の図示されていないバスアービタがＩ／Ｏバス５
の使用権付与の制御を行い、使用権を与えると図６
（ｂ）に示すバスグラントをＬレベルにする。これによ
りＩＯＣ６は図６（ｃ）に示すように仮想アドレスＶＡ
をＩ／Ｏバス５へ送出する。

【０００６】バス変換装置４は、バスグラントがＬレベ
ル、図６（ｄ）に示すようにタイムアウトカウンタ８
が、クロックのカウントを開始する。バス変換装置４
は、図示されていないアドレス変換バッファＴＬＢを用
いて仮想アドレスＶＡを実アドレスＰＡに変換する処理
を行い、ＣＰＵバス３に対して、図６（ｆ）のようにバ
スリクエストを出力する。ＣＰＵバス３の使用権がと
れ、図６（ｇ）においてＣＰＵバス３からバスグラント
が返ると、図６（ｈ）のように、アドレス変換された実
アドレスＰＡをＣＰＵバス３へ送出する。これと同時
に、図６（ｉ）のようにタイムアウトカウンタ７のカウ
ント動作を開始させる。

【０００７】タイムアウトカウンタ７，８のサイズを８
ｂｉｔとし、タイムアウト検出カウント値をフルカウン
トの“２５５”とすると、“２５５”をカウントすると
タイムアウトのエラー応答が出力される。

【０００８】ここで図６の動作例のように、Ｉ／Ｏバス
からＣＰＵバスへＤＭＡ要求が抜けた場合、図６の
（ｄ），（ｉ）のようにＩ／ＯバスとＣＰＵバスの双方
でタイムアウトが発生すると、Ｉ／Ｏバス用のタイムア
ウトカウンタ８が先にカウントを開始しているため、図
６（ｅ）に示すＩ／Ｏバスのタイムアウトエラー応答が
図６（ｊ）に示すＣＰＵバスのタイムアウトエラー応答
よりも早くＩ／Ｏバスに出力され、Ｉ／Ｏバスのアクセ
スシーケンスが終了してしまうことになる。この場合、
ＣＰＵバスのエラー応答（ｊ）はＩ／Ｏバスのアクセス
シーケンスが終了した後のタイミングにＩ／Ｏバスが返
されることになり、次のＩ／Ｏバスアクセスが始まって
いるとそれが正常であるにもかかわらずタイムアウトエ
ラーになったり、Ｉ／Ｏバスアクセスが正常であったと
して、図６のの期間内のタイミングでＣＰＵバスも正
常応答したとすると、応答の遅れから正常アクセスであ
ったＩ／Ｏバスのアクセスがタイムアウトになることが
あった。

【０００９】従来は図５に示されるように、バスのタイ
ムアウト監視は、バスごとにタイムアウトカウンタを用
いて独立に行っている。しかし一般にバスのタイムアウ
トのカウント数はバスに固有のものとなっており、同じ
であるとは限らない。そのため、Ｉ／ＯバスからＣＰＵ
バスにアクセスしてタイムアウトになる場合、どちらか
のタイムアウトカウント数の短い方のタイムアウトカウ
ンタでタイムアウトになる。このときもしもＩ／Ｏバス
のタイムアウトカウント数が他のものより短い場合、Ｃ
ＰＵバスにアクセス要求を残したままタイムアウトにな
り、その後でＣＰＵバスから応答があると誤動作にな
る。またＩ／Ｏバスのタイムアウトに続いてＣＰＵバス
でもタイムアウトになった場合はエラー処理が困難にな
る。

【００１０】さらに２つのＩ／Ｏバスがそれぞれ異なる
バス変換装置を介してＣＰＵバスに接続されているシス
テムでは、どちらか一方のバス変換装置のＣＰＵバス用
タイムアウトカウンタを停止させておかなければならな
い。また２つのＩ／Ｏバスのタイムアウトカウント数は
等しくされるので、一方のＩ／ＯバスからＣＰＵバスを
介して他方のＩ／Ｏバスへアクセスをし、タイムアウト
になった場合、初めにアクセス元側のＩ／Ｏバスでタイ
ムアウトが発生することになり、ここでもその時点では
アクセス先のＩ／ＯバスとＣＰＵバスにそれぞれアクセ
ス要求を残すことになって結局タイムアウトが３つ起こ
ることになる。

【００１１】

【発明が解決しようとする課題】本発明は、タイムアウ
ト監視している２つのバスを介してアクセスが行われる
場合に各バスでのタイムアウト検出のタイミングのずれ
から正常アクセスをエラーとすることのない、信頼性の
高いバス監視機能を備えたバス変換装置を提供すること
を目的としている。

【００１２】

【課題を解決するための手段】本発明は、複数のバスの
間でバスのタイムアウトを監視するバス変換装置におい
て、第１のバスから第２のバスへのアクセスを中介する
際、第１のバスの使用開始で第１のバスのタイムアウト
カウンタのカウント動作を開始させ、次いで第２のバス
の使用を開始するとき第２のバスのタイムアウトカウン
タのカウント動作を開始させ同時に第１のバスのタイム
アウトカウンタのカウント動作を停止させることによっ
て、第２のバスのタイムアウトカウンタのみでバスのタ
イムアウトを監視させるものである。

【００１３】また複数のバス変換装置がそれぞれＣＰＵ
バスと異なるＩ／Ｏバスとの間に設けられている場合、
１個のバス変換装置のＣＰＵバス用タイムアウトカウン
タのみを有効にするとともに、１個のバス変換装置のＣ
ＰＵバス用タイムアウトカウンタに他のバス変換装置か
らカウンタ動作停止信号を入力し、１つのＩ／Ｏバスか
らＣＰＵバスを経由して他のＩ／Ｏバスにアクセスする
場合、アクセス先のＩ／Ｏバスにアクセスが通った時点
では中間に介在するバス変換装置のＣＰＵバス用タイム
アウトカウンタの動作が停止されるようにするものであ
る。

【００１４】図１は本発明の原理的構成図である。図に
おいて、１は中央処理装置ＣＰＵ、２は主記憶装置Ｍ
Ｓ、３はＣＰＵバス、４はバス変換装置、５はＩ／Ｏバ
ス、７はＣＰＵバス用のタイムアウトカウンタ、８はＩ
／Ｏバス用のタイムアウトカウンタ、１１はＣＰＵバス
アクセス制御回路、１２はＩ／Ｏバスアクセス制御回
路、１３はカウンタ停止信号出力端子、１４はカウンタ
停止信号入力端子である。

【００１５】タイムアウトカウンタ７は、ＣＰＵバス３
の使用が開始されるときカウントを開始するように制御
され、ＣＰＵバスアクセス制御回路１１から出力される
カウンタ停止信号あるいはカウンタ停止信号入力端子１
４を介して他のバス変換装置から入力されるカウンタ停
止信号によってカウントを停止するように制御される。

【００１６】タイムアウトカウンタ８は、Ｉ／Ｏバス５
の使用が開始されるときカウントを開始するように制御
され、そしてＩ／Ｏバスアクセス制御回路１２から出力
されるカウンタ停止信号によってカウントを停止するよ
うに制御される。

【００１７】ＣＰＵバスアクセス制御回路１１は、ＣＰ
Ｕバス３からのアクセス要求を受け付け、アクセスをＩ
／Ｏバスへ進める制御を行う。ここでアクセス先のＩ／
Ｏバスにアクセスが通ったとき、カウンタ停止信号をタ
イムアウトカウンタ７とカウンタ停止信号出力端子１３
へ出力する。

【００１８】Ｉ／Ｏバスアクセス制御回路１２は、Ｉ／
Ｏバス５からのＤＭＡアクセス要求を受け付け、Ｉ／Ｏ
バス５の使用権付与制御と、アクセスをＣＰＵバス３へ
進める制御を行い、アクセスがＣＰＵバス３へ通ったと
き、カウンタ停止信号をタイムアウトカウンタ８へ出力
する。

【００１９】

【作用】図１に示される本発明の構成によれば、たとえ
ばＣＰＵ１からＩ／Ｏバス５にアクセスするとき、ＣＰ
Ｕバス３にアクセス要求してＣＰＵバス３の使用を開始
するのと同時に、バス変換装置４ではタイムアウトカウ
ンタ７によるＣＰＵバス３のタイムアウト監視が開始さ
れる。その後、アクセス先のＩ／Ｏバス５にアクセスが
通ると、タイムアウトカウンタ７のカウントは停止され
てタイムアウトカウンタ８によるＩ／Ｏバス５のタイム
アウト監視が開始される。この結果、バス変換装置４内
でタイムアウト監視をしているのはタイムアウトカウン
タ８のみとなり、タイムアウトエラー信号が出力される
可能性は、このタイムアウトカウンタ８のみからとな
る。

【００２０】同様にＩ／Ｏバス５からＭＳ２へアクセス
を行う場合も、Ｉ／Ｏバス５を使用するのと同時にタイ
ムアウトカウンタ８によるタイムアウト監視が開始され
るが、ＣＰＵバス３にアクセスが通るとタイムアウトカ
ウンタ７によるタイムアウト監視に切り替えられ、タイ
ムアウトエラー信号は、このタイムアウトカウンタ７の
みから出力される。

【００２１】またＩ／Ｏバス５からＣＰＵバス３を介し
て図示されていない他のＩ／Ｏバスにアクセスする場合
は、Ｉ／Ｏバス５からＣＰＵバス３にアクセスが進んだ
段階でタイムアウトカウンタ７のみが動作してタイムア
ウトを監視しているが、さらにアクセスが図示されてい
ない他のバス変換装置を介してアクセス先のＩ／Ｏバス
に通った段階では、他のバス変換装置のＣＰＵバスアク
セス制御回路からバス変換装置４のカウンタ停止信号入
力端子１４に与えられるカウンタ停止信号によってタイ
ムアウトカウンタ７のカウントは停止され、他のバス変
換装置におけるＩ／Ｏバス用のタイムアウトカウンタに
タイムアウト監視機能は移される。

【００２２】このようにして複数のバスを経由して行わ
れるアクセスでは、常に１つのタイムアウトカウンタの
みによってバスのタイムアウトが監視されるので、重複
するタイムアウトエラー信号が出力されることがない。

【００２３】

【実施例】図２は、本発明１実施例によるバス変換装置
の構成図である。図において、１はＣＰＵ、２はＭＳ、
３はＣＰＵバス、４はバス変換装置、５はＩ／Ｏバス、
６はＩＯＣ、７，８はタイムアウトカウンタ、９，１０
はタイムアウト応答回路、１１はＣＰＵバスアクセス制
御回路、１２はＩ／Ｏバスアクセス制御回路、１３はカ
ウンタ停止信号出力端子、１４はカウンタ停止信号入力
端子であり、図１と共通の要素には同じ参照番号が用い
られている。またタイムアウト応答回路９，１０は、図
５の従来例装置に示されているものと同じである。

【００２４】図３は、図２の実施例装置のタイミング波
形図であり、ＩＯＣ６からＭＳ２をアクセスする動作例
についてのものである。以下、図３にしたがって図２の
実施例装置の動作を説明する。

【００２５】ＩＯＣ６は、ＭＳ２にＤＭＡによるデータ
転送を行うため、図３（ａ）のように、Ｉ／Ｏバス５に
対するバスリクエストをＩ／Ｏバスアクセス制御回路１
２に入力する。Ｉ／Ｏバスアクセス制御回路１２は、Ｉ
／Ｏバス５が使用可能であるとき図３（ｂ）に示すよう
にバスグラントをＬレベルにする。ＩＯＣ６は、バスグ
ラントがＬレベルになると、図３（ｃ）に示すようにア
クセス先のＭＳ２のアドレスを仮想アドレスＶＡの形式
で送出する。またバスグラントのＬレベルに応答して図
３（ｄ）のように、タイムアウトカウンタ８はカウント
動作を開始する。Ｉ／Ｏバスアクセス制御回路１２は、
次に仮想アドレスＶＡを実アドレスＰＡに変換するアド
レス変換処理を実行させるとともにＣＰＵバス３に対し
て図３（ｆ）に示すバスリクエストを送る。

【００２６】このバスリクエストに対してＣＰＵバス３
が使用可能であるとき、図３（ｇ）に示すバスグラント
がＩ／Ｏバスアクセス制御回路１２に返される。このバ
スグラントにより、タイムアウトカウンタ７が図３
（ｉ）に示すようにカウント動作を開始され、またＩ／
Ｏバスアクセス制御回路１２は、図３（ｈ）に示すよう
に、アドレス変換結果の実アドレスＰＡをＣＰＵバス３
に送出し、同時にタイムアウトカウンタ８にカウンタ停
止信号を送りタイムアウトカウンタ８のカウント動作を
停止させる。タイムアウトカウンタ７および８は、カウ
ンタ停止信号を与えられると“０”にクリアされ、その
状態が保持される。

【００２７】ここで図６（ｉ）に示すように、タイムア
ウトカウンタ７がフルカウント“２５５”に達すると、
タイムアウト応答回路９が、図６（ｊ）に示すようにエ
ラー信号をＣＰＵバス３へ出力する、この結果、図３
（ｈ），（ｇ）に示すようにＣＰＵバスのアクセスシー
ケンスが終了され、さらにＩ／Ｏバスにエラー信号が出
力されて、図３（ｃ），（ｂ）に示すようにＩ／Ｏバス
のアクセスシーケンスも終了される。このようにＣＰＵ
バスからＩ／Ｏバスへ単一のエラー応答が正常に伝達さ
れる。

【００２８】図４は、複数のバス変換装置をもつ１実施
例システムの構成図であり、２本のＩ／Ｏバスがそれぞ
れ異なるバス変換装置を介してＣＰＵバスに結合されて
いる構成において、一方のＩ／Ｏバスから他方のＩ／Ｏ
バスへアクセスが行われる場合を示している。

【００２９】図４において、４，４′で識別される２つ
のバス変換装置と５，５′で示される２本のＩ／Ｏバス
は、それぞれ図２に示されているバス変換装置４とＩ／
Ｏバス５に対応し、同じ構成をもつものである。なおバ
ス変換装置４′内の各要素にも全て（′）が付されてい
る。

【００３０】タイムアウトカウンタによるバス監視で
は、１本のバスに１つのタイムアウトカウンタがあれば
よいので、ＣＰＵバス３を監視する２つのタイムアウト
カウンタ７，７′のうち一方のタイムアウトカウンタ
７′は“０”にクリアして常時停止させておき、ＣＰＵ
バスアクセス制御回路１１′からのカウンタ停止信号は
端子１３′と端子１４を接続することによって、他方の
タイムアウトカウンタ７に入力されるようにする。

【００３１】このように構成することにより、Ｉ／Ｏバ
ス５からＩ／Ｏバス５′へのアクセスにおいて、まずＩ
／Ｏバス５のみがアクセスされている段階ではタイムア
ウトカウンタ８が動作されて、タイムアウトを監視
し、アクセスがＣＰＵバス３に進んだ段階では、タイム
アウトカウンタ８はＩ／Ｏバスアクセス制御回路１２か
ら出力されるカウンタ停止信号によって停止され、代
わりにタイムアウトカウンタ７が動作されてタイムア
ウトを監視し、アクセスがさらにＩ／Ｏバス５′に進ん
だ段階では、ＣＰＵバスアクセス制御回路１１′から出
力されるカウンタ停止信号によって停止され、代わり
にタイムアウトカウンタ８′が動作されて、タイムア
ウト監視を引き継ぐ。このようにして、バスのタイムア
ウト検出は、最終的なアクセス先であるＩ／Ｏバス５′
を監視するタイムアウトカウンタ８′によってのみ行わ
れることになる。

【００３２】図４の実施例システムでは、Ｉ／Ｏバスが
２本であるが、任意複数本としてもよく、その場合、各
Ｉ／Ｏバスのアクセスを中介する複数のバス変換装置内
の各ＣＰＵバス用のタイムアウトカウンタ（７，７′，
…）のうち選択された１つ以外は全て停止して、各ＣＰ
Ｕバスアクセス制御回路（１１，１１′，…）から出力
されるカウンタ停止信号は上記の選択された１つのタイ
ムアウトカウンタに全て入力されるように、各バス変換
装置同士でカウンタ停止信号出力端子（１３，１３′，
…）およびカウンタ停止信号入力端子（１４，１４′，
…）間に適切な接続が行われる必要がある。

【００３３】

【発明の効果】本発明によれば、複数のバス間でアクセ
スを中介するバス変換装置では、常に１つのタイムアウ
トカウンタでタイムアウト監視が行われるため、各バス
から異なったタイミングで複数のタイムアウトエラー信
号が出力されることがなく、正しいタイムアウトエラー
処理を行うことができ、システムの信頼性を向上させる
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の原理的構成図である。

【図２】本発明の１実施例によるバス変換装置の構成図
である。

【図３】本発明実施例装置の動作のタイミング波形図で
ある。

【図４】本発明の１実施例システムの構成図である。

【図５】従来例のバス変換装置の構成図である。

【図６】従来例装置の動作のタイミング波形図である。

【符号の説明】

１ ＣＰＵ ２ ＭＳ ３ ＣＰＵバス ４ バス変換装置 ５ Ｉ／Ｏバス ７，８ タイムアウトカウンタ １１ ＣＰＵバスアクセス制御回路 １２ Ｉ／Ｏバスアクセス制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１と第２のバスの間に設けられてバス
   間でアクセスを中介し、それぞれのバスの使用期間のタ
   イムアウトを監視する第１と第２のタイムアウトカウン
   タを備えたバス変換装置において、 第１のバスのアクセス元が第１のバスの使用を開始する
   とき第１のタイムアウトカウンタの動作を開始させる手
   段と、次に第２のバスの使用を開始するとき第１のタイ
   ムアウトカウンタの動作を停止させるとともに第２のタ
   イムアウトカウンタの動作を開始させる手段とを設け、
   第１のバスから第２のバスへアクセスが進むとき第１の
   タイムアウトカウンタを停止させ、第２のタイムアウト
   カウンタのみでバス使用のタイムアウトを監視すること
   を特徴とするバス変換装置。
2. 【請求項２】 請求項１のバス変換装置において、第１
   のタイムアウトカウンタの動作を停止させるための信号
   を他のバス変換装置の第１のタイムアウトカウンタに送
   出する手段と、第１のタイムアウトカウンタの動作を停
   止させるための信号を他のバス変換装置から入力する手
   段とを設け、第１のタイムアウトカウンタの動作を他の
   バス変換装置からの信号によっても停止させることを特
   徴とするバス変換装置。