JPH06267971A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 制御電極領域及び接合部近傍で点欠陥あるい
は転位等の欠陥の影響をうけないようにし、電流増幅率
ｈ_FEおよび高周波遮断周波数ｆ_T を大きくする。 【構成】 絶縁面上の半導体層にトランジスタを有する
半導体装置において、トランジスタの制御電極領域１３
と、この制御電極領域１３と接する主電極領域１０の接
合部近傍領域とにＧｅが含まれている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高集積化された、高性能
な、絶縁面上の半導体層にトランジスタを形成したた半
導体装置およびその製造方法に関する。

【０００２】また本発明は半導体装置、特にラテラル
（横型）バイポーラトランジスタの構造およびその製造
方法に関するものである。

【０００３】

【従来の技術】

（従来技術１）従来のシリコンウェハバルクプロセスで
は、縦型バイポーラトランジスタを図３６の様に形成し
ていた。図３６において、３０１は第１の縦型ＮＰＮ型
バイポーラトランジスタ、３０２は第２の縦型ＮＰＮ型
バイポーラトランジスタ、３０３はバイポーラトランジ
スタ３０１とバイポーラトランジスタ３０２とを電気的
に分離するための素子分離領域である。本図ではバイポ
ーラトランジスタ３０１のコレクタとバイポーラトラン
ジスタ３０２のエミッタを配線３１５により電気的に接
続した場合を示している。また、３０４はＰ型シリコン
基板、３０５，３０５′はそれぞれバイポーラトランジ
スタ３０１，３０２のコレクタ領域となるＮ⁺ 型領域、
３０６はＮ^- 型エピタキシャル領域、３０７はバイポー
ラトランジスタ３０１とバイポーラトランジスタ３０２
とを電気的に分離するためのＰ型領域、３０８は選択酸
化領域、３０９，３０９′はコレクタ引出し層、３１
０，３１０′はＰ型ベース領域、３１１，３１１′はＮ
⁺ 型エミッタ領域、３１２は層間絶縁層、３１３，３１
４，３１５，３１６，３１７はＡｌ（アルミニウム）電
極、３１８はパッシベーション絶縁層である。

【０００４】また、従来のシリコンウェハバルクプロセ
スでは、横型バイポーラトランジスタを図３７の様に形
成していた。図３７において、３２１は第１の横型ＰＮ
Ｐ型バイポーラトランジスタ、３２２は第２の横型ＰＮ
Ｐ型バイポーラトランジスタ、３２３はバイポーラトラ
ンジスタ３２１とバイポーラトランジスタ３２２とを電
気的に分離するための素子分離領域である。本図ではバ
イポーラトランジスタ３２１のコレクタとバイポーラト
ランジスタ３２２のエミッタとを配線３３５により電気
的に接続した場合を示している。また、３２４はＰ型シ
リコン基板、３２５，３２５′はそれぞれバイポーラト
ランジスタ３２１，３２２のベース領域となるＮ⁺ 型領
域、３２６はＮ^- 型エピタキシャル領域、３２７はバイ
ポーラトランジスタ３２１とバイポーラトランジスタ３
２２とを電気的に分離するためのＰ型領域、３２８は選
択酸化領域、３２９，３２９′はベース引出し層、３３
０，３３０′はＰ⁺ 型エミッタ領域、３３１，３３１′
はＰ⁺ 型コレクタ領域、３３２は層間絶縁層、３３３，
３３４，３３５，３３６，３３７はＡｌ電極、３３８は
パッシベーション絶縁層である。 （従来技術２）近年、ＳＯＩ上にデバイスを形成し、高
速で低消費電力のＩＣを形成することが研究されてい
る。

【０００５】これは、基板にＳＯＩを用いることにより
従来のバルクを用いた場合と比較して寄生容量が小さく
できることや、素子分離が簡単に実現できるなどのデバ
イスの高性能化に有望な利点をもっているためである。

【０００６】ＳＯＩ基板は、デバイスを形成する半導体
層の厚さは一般に１０００〜３０００Å程度であること
が多く、ＳＯＩ基板にバイポーラトランジスタを形成す
る際、バルクでは一般的に用いられているバーチカル構
造（縦型）のバイポーラトランジスタよりも横型バイポ
ーラトランジスタを用いることが多い。

【０００７】しかしながら、一般的に横型バイポーラト
ランジスタは、縦型バイポーラトランジスタと比較し
て、高速性に劣る。

【０００８】バイポーラトランジスタの高速性を向上さ
せるには、そのベース領域の幅が薄いことが望ましい。
縦型バイポーラトランジスタでは、ベース領域を不純物
の拡散を制御することによって形成しているため、ベー
ス領域の幅が０．１〜０．０５μｍ程度の薄いものも作
製可能である。

【０００９】一方、従来の横型バイポーラトランジスタ
では、ベースの厚さ（幅）がフォトリソグラフィーの能
力によって決定されている構造のものが多く、そのため
ベース幅は１．０〜０．５μｍ程度となってしまう。従
来の横型バイポーラトランジスタの構造の一例として、
ＩＥＥＥ，ＥＤＬ−８，Ｎｏ．３，Ｐ．１０４，１９８
７ ｂｙ Ｊ．Ｃ．Ｓｔｕｅｔａｌで発表されたものを
図３８に示す。

【００１０】図３８において、４０１はＳｉＯ₂ 膜、４
０２は絶縁膜、４０３はＰ型ベース領域、４０４はＰ⁺
ベース領域、４０５はコレクタ領域、４０６はエミッタ
領域、４０７は金属電極である。

【００１１】また、図３８のような構造の横型バイポー
ラトランジスタではベース領域の濃度がベース中で均一
であるため、ベース中のキャリア走行時間が大きく、遮
断周波数などの高周波特性の低下をまねく。

【００１２】この問題に対し、横型バイポーラトランジ
スタで薄いベース幅で、かつ、エミッタからコレクタ方
向に向かって濃度勾配を設けることを実現する方法とし
て、１９１１ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ
ＴＥＣＨＮＯＬＯＧＹ，７Ａ−２，Ｎ．Ｈｉｇａｋｉ，
ｅｔａｌ．によって発表された構造がある。これを図３
９，図４０に示す。

【００１３】図３９はトランジスタを基板表面から見た
図、図４０は断面図である。図３９でエミッタ（Ｅ），
コレクタ（Ｃ），ベース（Ｂ）と記してある部分は、そ
れぞれの領域での引出し電極の位置である。

【００１４】図４０において、５０１はＳｉＯ₂ 層、５
０２は素子分離のための酸化膜、５０３はｎ^- コレクタ
層、５０４はＰ型ベース領域、５０５はｎ⁺ エミッタ領
域、５０６はＰｏｌｙ−Ｓｉ、５０７は層間絶縁膜、５
０８はＴｉＮ、５０９はＡｌ（アルミニウム）電極であ
る。

【００１５】この構造では、ベース領域を前記縦型バイ
ポーラトランジスタと同様に不純物の拡散を制御するこ
とによって形成しているため、ベース厚０．１μｍ程度
の横型バイポーラトランジスタを作製することに成功し
ている。

【００１６】

【発明が解決しようとする課題】

（課題１）既に述べたように、従来の縦型及び横型のバ
イポーラトランジスタは、図３６及び図３７に示したよ
うな構成を取っていた。

【００１７】ここで、従来のバルク縦型バイポーラトラ
ンジスタでは、トランジスタの動作速度を上げるために
ベース層にＳｉ_(1-x) Ｇｅ_x を用いたヘテロ接合バイポ
ーラトランジスタが知られている。しかしながら、この
ナローギャップベースのヘテロ接合バイポーラトランジ
スタを製造する場合、ｐ型Ｓｉ_(1-x) Ｇｅ_x のエピタキ
シャル成長膜が用いられていた。この場合、以下の問題
点が生じていた。

【００１８】（１）Ｓｉ基板と、Ｓｉ_(1-x) Ｇｅ_x 層の
界面の組成変化が急峻であるため欠陥が発生し易い。

【００１９】（２）従来の製造プロセスと整合性が悪
く、例えばＭＯＳトランジスタと組み合わせたＢｉ−Ｃ
ＭＯＳ回路を製造する場合、プロセスが大変複雑にな
る。

【００２０】またバルク横型バイポーラトランジスタで
は、さらにナローギャップベースのヘテロ接合バイポー
ラトトランジスタを製造しようとした場合、製造方法が
さらに複雑になる。

【００２１】なお、従来のヘテロ接合バイポーラトラン
ジスタは、上記のように、エミッタを形成するＳｉ結晶
とベース領域を形成するＳｉ_(1-x) Ｇｅ_x との界面に、
電気的再結合中心となる点欠陥あるいは格子不整合によ
る転位等の欠陥が発生し、このためエミッタベース近
傍、あるいはベースコレクタ界面近傍に欠陥が生じ、バ
イポーラトランジスタのベース電流が増加し、電流増幅
率ｈ_FEが下がるという課題を有していた。

【００２２】また、従来のバルク縦型および横型バイポ
ーラトランジスタでは、隣接するバイポーラトランジス
タ間を電気的に分離するのに素子分離領域が必要であっ
た。このために集積度が上がらないという問題を有して
いた。

【００２３】また、従来のバルク縦型および横型バイポ
ーラトランジスタでは、隣接するバイポーラトランジス
タのコレクタ同士またはエミッタ同士またはコレクタと
エミッタを接続するのにコンタクトおよび配線が必要で
あった。このためにコンタクト抵抗、配線抵抗、配線容
量が負荷となり、トランジスタの動作速度が制限される
という問題点を有していた。

【００２４】本発明の目的の１つは、従来のバイポーラ
トランジスタの製造工程との整合性が優れ、かつ、ベー
ス層およびエミッタ，コレクタ界面近傍の結晶性の改善
された、高性能なトランジスタ及びその製造方法を提供
することにある。

【００２５】また本発明のさらなる目的は、高集積され
た高性能なトランジスタ回路を提供することにある。 （課題２）図３９，図４０を用いて説明した構造では、
図３９に示されるように、ベース引出し電極がベース部
の端に設けられているために（上述したように図中のＢ
は引出し電極の位置を示す）、ベース抵抗が大きくなる
という欠点をもつ。

【００２６】本発明は、かかる問題を解決し、ベース幅
が薄く、エミッタ領域からコレクタ領域にむけて不純物
濃度が減少するような濃度勾配をもち、かつ、ベース抵
抗の小さい高速動作にすぐれた横型バイポーラトランジ
スタを作製することを目的とする。

【００２７】

【課題を解決するための手段】本発明の半導体装置の第
１は、絶縁面上の半導体層にトランジスタを有する半導
体装置において、前記トランジスタの制御電極領域と、
この制御電極領域と接する主電極領域の接合部近傍領域
とにＧｅが含まれていることを特徴とする。

【００２８】本発明の半導体装置の製造方法の第１は、
上記第１の半導体装置のＧｅが含まれる領域が、Ｇｅの
イオン注入と熱拡散とにより形成されることを特徴とす
る。

【００２９】また本発明の半導体装置の第２は、絶縁面
に、一導電型の半導体からなる第１及び第２の主電極領
域と、該第１及び第２の主電極領域と接し、その不純物
濃度が第１の主電極領域から第２の主電極領域に向うに
したがって低くなるような、前記一導電型と反対導電型
の半導体からなる制御電極領域と、を有するとともに、
前記制御電極領域の引出し電極が制御電極領域の表面全
体に形成されていることを特徴とする。

【００３０】また本発明の半導体装置の製造方法の第２
は、上記第２の半導体装置に用いられる製造方法であっ
て、半導体領域上に、制御電極領域の引出し電極を形成
し、該引き出し電極をマスクとして該半導体領域に不純
物の導入を行ない、制御電極領域を該引出し電極に対し
て自己整合的に形成することを特徴とする。

【００３１】また本発明の半導体装置の製造方法の第３
は、上記第２の半導体装置に用いられる製造方法であっ
て、半導体領域上に、制御電極領域の引出し電極を形成
し、該引き出し電極をマスクとして該半導体領域に一導
電型と反対導電型の不純物の導入を行ない、制御電極領
域を該引出し電極に対して自己整合的に形成する工程
と、該引き出し電極に隣接して形成された絶縁膜をマス
クとして該半導体領域に一導電型の不純物の導入を行な
い、第１又は第２の主電極領域を該絶縁膜に対して自己
整合的に形成する工程と、を有することを特徴とする。

【００３２】

【作用】本発明の半導体装置は、ＳｉとＳｉＧｅ層の界
面をエミッタ側およびコレクタ側（エミッタ，コレクタ
は主電極領域を構成し、ベースは制御電極領域を構成す
る）にずらすことにより、ベース・エミッタ，ベース・
コレクタの接合面近傍から点欠陥あるいは転位等の欠陥
の影響をうけないようにし、電流増幅率ｈ_FEおよび高周
波遮断周波数ｆ_T を大きくするものである。

【００３３】また本発明の半導体装置の製造方法は、バ
イポーラトランジスタの制御電極領域たるベース領域に
Ｇｅのイオン注入を行ない、Ｇｅを熱拡散させることに
より、ナローバンドギャップベースのヘテロ接合バイポ
ーラトランジスタの製造を可能とし、またＳｉ層とＳｉ
Ｇｅ層の界面欠陥を少なくすることを可能とするもので
ある。

【００３４】なお本発明において、絶縁面上の半導体層
に横型バイポーラトランジスタを形成することで、隣接
するバイポーラトランジスタのコレクタまたはエミッタ
を接続する際に、素子分離および配線を設ける必要性を
なくし、高集積で、高速なバイポーラトランジスタ半導
体装置を実現することができる。

【００３５】本発明の、隣接するトランジスタのコレク
タ、エミッタ、ソースまたはドレインの同一の拡散領
域、または、同一の電極コンタクト領域を介して電気的
に接続されている領域の大きさは、その領域の寄生抵抗
と寄生容量の積、すなわち時定数τと、トランジスタの
高周波遮断周波数ｆ_T との間に、 τ＜ｆ_T なる関係が成り立つように、決定すればよい。

【００３６】また本発明の半導体装置は、絶縁面に、一
導電型の半導体からなるエミッタ及びコレクタ領域（第
１及び第２の主電極領域を構成する）と、該エミッタ及
びコレクタ領域と接し、その不純物濃度が一方の主電極
領域（例えば、エミッタ領域）から他方の主電極領域
（例えばコレクタ領域）に向うにしたがって低くなるよ
うな、前記一導電型と反対導電型の半導体からなるベー
ス領域（制御電極領域を構成する）と、を設けること
で、ベース領域が薄く、かつ不純物の濃度勾配を有する
高速なトランジスタを作製するとともに、前記ベース領
域の引出し電極を制御電極領域の表面全体に形成するこ
とで、ベース領域の抵抗の低減を図るものである。

【００３７】また本発明の半導体装置の製造方法は、上
記半導体装置に用いられる製造方法であって、半導体領
域上に、ベース領域の引出し電極を形成し、該引き出し
電極をマスクとして半導体領域に不純物の導入を行な
い、ベース領域を該引出し電極に対して自己整合的に形
成することで、ベース領域の引出し電極をベース領域の
表面全体に形成し、また不純物の拡散を引出し電極端部
から行わせることで、不純物濃度を該端部から低くなる
ような分布とするものである。

【００３８】また本発明の半導体装置の製造方法、上記
半導体装置に用いられる製造方法であって、半導体領域
上に、ベース領域の引出し電極を形成し、該引き出し電
極をマスクとして半導体領域に一導電型と反対導電型の
不純物の導入を行ない、ベース領域を該引出し電極に対
して自己整合的に形成する工程と、該引き出し電極に隣
接して形成された絶縁膜をマスクとして半導体領域に一
導電型の不純物の導入を行ない、エミッタ及びコレクタ
を該絶縁膜に対して自己整合的に形成する工程と、を設
けることで、ベース領域の引出し電極をベース領域の表
面全体に形成し、また不純物の拡散を引出し電極端部か
ら行わせることで、不純物濃度を該端部から低くなるよ
うな分布とし、かつベース領域の大きさを制御するもの
である。

【００３９】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００４０】なお、実施例１〜実施例６は本発明の半導
体装置及びその製造方法の第１に係るものであり、実施
例７〜実施例１０は本発明の半導体装置の第２及びその
製造方法の第２，３に係るものである。 〔実施例１〕図１は本発明の半導体装置の第１の実施例
の断面構造図、図２はその等価回路図である。

【００４１】図１において、１は第１のＮＰＮ型バイポ
ーラトランジスタ、２は第２のＮＰＮ型バイポーラトラ
ンジスタ、３はシリコン基板、４は絶縁膜、５，５′は
絶縁膜４上に形成されたＮ^- 型シリコン層、６は選択酸
化層、７はゲート酸化膜、８は第１のバイポーラトラン
ジスタ１のベース電極となるＰ型ポリシリコン層、９は
第２のバイポーラトランジスタ２のベース電極となるＰ
型ポリシリコン層、１０は第１バイポーラトランジスタ
１のエミッタとなるＮ⁺ 領域、１１は第１のバイポーラ
トランジスタ１のコレクタおよび第２のバイポーラトラ
ンジスタ２のエミッタとなるＮ⁺ 領域、１２は第２のバ
イポーラトランジスタ２のコレクタとなるＮ⁺ 領域、１
３は第１のバイポーラトランジスタ１のベースとなるＰ
領域、１４は第２のバイポーラトランジスタ２のベース
となるＰ領域、１５は層間絶縁膜、１６は第１のバイポ
ーラトランジスタ１のエミッタ電極、１７は第２のバイ
ポーラトランジスタ２のコレクタ電極、１８は第１のバ
イポーラトランジスタ１のベース電極、１９は第２のバ
イポーラトランジスタ２のベース電極、２０はパッシベ
ーション膜である。

【００４２】また２１の領域は第１のバイポーラトラン
ジスタのＳｉ_(1-x) Ｇｅ_x 領域、２２の領域は第２のバ
イポーラトランジスタのＳｉ_(1-x) Ｇｅ_x 領域である。
なお、この領域２１，２２は後述するＧｅ⁺ のイオン注
入により作成されるものである。

【００４３】図２において、２８は第１のバイポーラト
ランジスタ１、２９は第２のバイポーラトランジスタ
２、２３は第１のバイポーラトランジスタのエミッタ電
極、２４は第１のバイポーラトランジスタのベース電
極、２５は第１のバイポーラトランジスタのコレクタ電
極および第２のバイポーラトランジスタのエミッタ電
極、２６は第２のバイポーラトランジスタのベース電
極、２７は第２のバイポーラトランジスタのコレクタ電
極である。

【００４４】次に、図３〜図７を用いて本実施例の製造
工程を説明する。まず絶縁膜４上にｐ型Ｓｉ層を形成し
た基板を用意する（図３）。この基板構造は、ＳＩＭＯ
Ｘ技術，ウェハ貼り合わせ技術，レーザ再結晶技術等に
より実現される。次にフィールド酸化膜を形成して、素
子分離を行なった後、ゲート酸化膜７を２００Å作成し
た。次にフォトリソグラフィー工程によりエミッタ，コ
レクタ部１０，１１，１２を作成する（図４）。本実施
例の場合Ａｓ⁺ を加速エネルギー４０ＫｅＶで５×１０
¹⁵ｃｍ^-2打ち込んだ。この際、Ｎ型ＭＯＳトランジスタ
のソース・ドレイン等も同時に形成することもできる。
次に、同様な方法でｎ^- 層５，５′を形成した。

【００４５】次にＮＳＧ膜を常圧ＣＶＤ法等で２０００
Å作成した後、フォトリソグラフィー工程によりベース
領域の酸化膜を除去した。次に所望の場所にＧｅ⁺ をイ
オン注入した（図５）。このとき加速電圧は４０ＫｅＶ
とし、２．５×１０¹⁵ｃｍ^-2打ち込んだ。次にレジスタ
を除去し、１０００℃，２０分の熱処理を行い領域２
１，２２を作成した。

【００４６】次にポリシリコンをＬＰＣＶＤ法等で５０
００Å堆積させ、次に、ポリシリコンのパターニング工
程により所望のパターンニングを行い、Ｐ型ポリシリコ
ン層８，９を形成した。

【００４７】次に層間絶縁膜１５を形成し、フォトリソ
グラフィーおよびエッチング工程により電極取り出しの
ための窓あけを行なった。

【００４８】次に電極を形成し、パターニング工程，パ
ッシベーション工程等により図１に示したようなヘテロ
接合バイポーラトランジスタを完成させた。

【００４９】本実施例においては、ベースおよびベース
近傍の領域のみナローギャップ材料であるＳｉ_(1-x) Ｇ
ｅ_x を用いた横型バイポーラトランジスタを実現できる
ため、従来の横型バイポーラトランジスタに対してコレ
クタ電流が大きくなりｆ_T が１０倍程度大きくなった。
また電流増幅率ｈ_FEは従来の横型バイポーラトランジス
タの１．５倍程度に改善できた。

【００５０】本実施例においては、絶縁膜上のＮ⁺ 層１
１が第１のバイポーラトランジスタ１のコレクタ領域お
よび第２のバイポーラトランジスタ２のエミッタ領域を
兼ねているので、隣接するバイポーラトランジスタのコ
レクタとエミッタとを接続する際に素子分離および配線
を設ける必要がなく、高集積で、低抵抗、低容量なバイ
ポーラトランジスタ半導体装置を実現することができ
る。

【００５１】本実施例は、隣接するＮＰＮ型バイポーラ
トランジスタのコレクタとエミッタとを同一拡散層で形
成する例を示したが、隣接するＮ型ＭＯＳトランジスタ
のソースとドレインの形成、隣接するＮＰＮ型バイポー
ラトランジスタのコレクタないしはエミッタとＮ型ＭＯ
Ｓトランジスタのソースないしはドレインの形成の際に
適用しても同様の効果を達成することができる。 〔実施例２〕図８〜図１２は本発明の第２の実施例の製
造工程を示す図である。実施例１と同様に絶縁膜４上に
ｎ^- 型Ｓｉ層を形成した基板を用意し（図８）、フォト
リソグラフィー工程およびＡｓ⁺ のイオン注入工程等に
よりエミッタ，コレクタ部１０，１１，１２を作成する
（図９）。

【００５２】次にＮＳＧ膜を常圧ＣＶＤ法等で２０００
Å作成した後、フォトリソグラフィー工程によりベース
およびベース近傍領域の酸化膜を除去した後、Ｇｅ⁺ イ
オンを注入した（図１０）。

【００５３】次にＳｉＮ膜を３０００Å堆積させた後、
図１１に示すようにサイドウォールを形成した。

【００５４】次にＢＦ₂ ⁺ イオンを１０ＫｅＶで２×１
０¹³ｃｍ^-2打ち込んでから熱処理を行ないＰ領域１３，
１４を作成した。その後、図１２に示すように電極１６
〜１９を作成し、実施例１と同様にして図１に示したよ
うなヘテロ接合バイポーラトランジスタを作成した。

【００５５】このようにして得られたバイポーラトラン
ジスタのベース幅は１μｍ以下にすることができｆ_T が
従来より７０倍向上した。 〔実施例３〕図１３は本発明の半導体装置の第３の実施
例の断面構造図、図１４はその等価回路図である。

【００５６】図１３において、３１は第１のＰＮＰ型バ
イポーラトランジスタ、３２は第２のＰＮＰ型バイポー
ラトランジスタ、３３はシリコン基板、３４は絶縁膜、
３５，３５′は絶縁膜３４上に形成されたＰ^- 型シリコ
ン層、３６は選択酸化層、３７はゲート酸化膜、３８は
第１のバイポーラトランジスタ３１のベース電極となる
Ｎ型ポリシリコン層、３９は第２のバイポーラトランジ
スタ３２のベース電極となるＮ型ポリシリコン層、４０
は第１のバイポーラトランジスタ３１のエミッタとなる
Ｐ⁺ 領域、４１は第１のバイポーラトランジスタ３１の
コレクタおよび第２のバイポーラトランジスタ３２のエ
ミッタとなるＰ⁺ 領域、４２は第２のバイポーラトラン
ジスタ３２のコレクタとなるＰ⁺ 領域、４３は第１のバ
イポーラトランジスタ３１のベースとなるＮ領域、４４
は第２のバイポーラトランジスタ３２のベースとなるＮ
領域、４５は層間絶縁膜、４６は第１のバイポーラトラ
ンジスタ３１のエミッタ電極、４７は第２のバイポーラ
トランジスタ３２のコレクタ電極、４８は第１のバイポ
ーラトランジスタ３１のベース電極、４９は第２のバイ
ポーラトランジスタ３２のベース電極、５０はパッシベ
ーション膜である。また、５１，５２はＳｉ_(1-x) Ｇｅ
_x 領域である。

【００５７】図１４において、５８は第１のＰＮＰ型バ
イポーラトランジスタ３１、５９は第２のＰＮＰ型バイ
ポーラトランジスタ３２、５３は第１のバイポーラトラ
ンジスタのエミッタ電極、５４は第１のバイポーラトラ
ンジスタのベース電極、５５は第１のバイポーラトラン
ジスタのコレクタ電極および第２のバイポーラトランジ
スタのエミッタ電極、５６は第２のバイポーラトランジ
スタのベース電極、５７は第２のバイポーラトランジス
タのコレクタ電極である。

【００５８】本実施例においては、ｎ型のベース領域お
よびその近傍の領域にナローギャップであるＳｉ_(1-x)
Ｇｅ_x 領域５１，５２を用いた横型バイポーラトランジ
スタを形成することができる。

【００５９】また本実施例においては、絶縁膜上のＰ⁺
層４１が第１のバイポーラトランジスタ３１のコレクタ
領域および第２のバイポーラトランジスタ３２のエミッ
タ領域を兼ねているので、実施例１と同様、隣接するバ
イポーラトランジスタのコレクタとエミッタとを接続す
る際に素子分離および配線を設ける必要がなく、高集積
で、低抵抗、低容量なバイポーラトランジスタ半導体装
置を実現することができる。

【００６０】本実施例は、隣接するＰＮＰ型バイポーラ
トランジスタのコレクタとエミッタとを同一拡散層で形
成する例を示したが、隣接するＰ型ＭＯＳトランジスタ
のソースとドレインの形成、隣接するＰＮＰ型バイポー
ラトランジスタのコレクタないしはエミッタとＰ型ＭＯ
Ｓトランジスタのソースないしはドレインの形成の際に
適用しても同様の効果を達成することができる。 〔実施例４〕図１５は本発明の半導体装置の第４の実施
例の断面構造図、図１６はその等価回路図である。

【００６１】図１５において、６１はＰＮＰ型バイポー
ラトランジスタ、６２はＮＰＮ型バイポーラトランジス
タ、６３はシリコン基板、６４は絶縁膜、６５，６５′
は絶縁膜６４上に形成されたＮ^- 型シリコン層、６６は
選択酸化層、６７はゲート酸化膜、６８はバイポーラト
ランジスタ６１のベース電極となるＮ型ポリシリコン
層、６９はバイポーラトランジスタ６２のベース電極と
なるＰ型ポリシリコン層、７０はバイポーラトランジス
タ６１のコレクタとなるＰ⁺ 領域、７１はバイポーラト
ランジスタ６１のエミッタとなるＰ⁺ 領域、７２はバイ
ポーラトランジスタ６２のエミッタとなるＮ⁺ 領域、７
３はバイポーラトランジスタ６２のコレクタとなるＮ⁺
領域、７４はバイポーラトランジスタ６１のベースとな
るＮ領域、７５はバイポーラトランジスタ６２のベース
となるＰ領域、７６は層間絶縁層、７７はバイポーラト
ランジスタ６１のコレクタ電極、７８はバイポーラトラ
ンジスタ６２のコレクタ電極、７９はバイポーラトラン
ジスタ６１のベース電極、８０はバイポーラトランジス
タ６２のベース電極、８１はバイポーラトランジスタ６
１のエミッタ電極およびバイポーラトランジスタ６２の
エミッタ電極、８２はパッシベーション膜である。

【００６２】また５１，２２はＳｉ_(1-x) Ｇｅ_x 領域で
あり、製造工程は実施例２と同様であり、最初にＳｉ
_(1-x) Ｇｅ_x 領域を形成後サイドウォールを形成し、Ｐ
型，Ｎ型のそれぞれのベース領域を作成した。

【００６３】図１６において、８３はＰＮＰ型バイポー
ラトランジスタ６１、８４はＮＰＮ型バイポーラトラン
ジスタ６２、８５はバイポーラトランジスタ８３のコレ
クタ電極、８６はバイポーラトランジスタ８３のベース
電極、８７はバイポーラトランジスタ８３のエミッタ電
極およびバイポーラトランジスタ８４のエミッタ電極、
８８はバイポーラトランジスタ８４のベース電極、８９
はバイポーラトランジスタ８４のコレクタ電極である。

【００６４】本実施例においては、絶縁膜上のＰ⁺ 層７
１およびＮ⁺ 層７２が電気的に一つの電極８１で接続さ
れ、ＰＮＰ型バイポーラトランジスタ６１のエミッタ領
域およびＮＰＮ型バイポーラトランジスタ６２のエミッ
タ領域を兼ねているので、隣接するバイポーラトランジ
スタのエミッタとエミッタとを接続する際に素子分離お
よび長い配線を設ける必要がなく、高集積で、低抵抗、
低容量なバイポーラトランジスタ半導体装置を実現する
ことができる。

【００６５】本実施例は、隣接するＮＰＮ型バイポーラ
トランジスタのエミッタとＰＮＰ型バイポーラトランジ
スタのエミッタとを同一拡散層で形成する例を示した
が、隣接するＮ型ＭＯＳトランジスタのソースないしは
ドレインとＰ型ＭＯＳトランジスタのソースないしはド
レインの形成、隣接するＮＰＮ型バイポーラトランジス
タのコレクタないしはエミッタとＰ型ＭＯＳトランジス
タのソースないしはドレインの形成、隣接するＰＮＰ型
バイポーラトランジスタのコレクタないしはエミッタと
Ｎ型ＭＯＳトランジスタのソースないしはドレインの形
成の際に適用しても同様の効果を達成することができ
る。 〔実施例５〕図１７は本発明の半導体装置の第５の実施
例の高速増幅回路の一例を示す等価回路図であり、ＮＰ
Ｎ型バイポーラトランジスタ１０８，１０９と抵抗１１
０，１１１と容量１１２とから構成されている。これら
の回路構成素子はすべて絶縁膜上のシリコン層に形成さ
れている。ここで端子１１３が、実施例１と同様に、同
一のＮ⁺ 領域から形成され、バイポーラトランジスタ１
０９のエミッタ領域とバイポーラトランジスタ１０８の
コレクタ領域となっている。

【００６６】本実施例により、従来のバルク型の回路例
より約２０％のチップサイズ縮小と約５０％の動作高速
化が達成できた。 〔実施例６〕図１８は本発明の半導体装置の第６の実施
例の等価回路図である。

【００６７】図１８は、コンプリメンタリバイＣＭＯＳ
回路の一例であり、ＮＰＮ型バイポーラトランジスタ１
１４，１１５とＰ型ＭＯＳトランジスタ１１６，１１
７、Ｎ型ＭＯＳトランジスタ１１８，１１９とから構成
されている。これらの回路構成素子はすべて絶縁膜上の
シリコン層に形成されている。ここで端子１２０が、実
施例１と同様に、同一のＮ⁺ 領域から形成され、バイポ
ーラトランジスタ１１４のエミッタ領域とバイポーラト
ランジスタ１１５のエミッタ領域となっている。また、
端子１２１および１２２が、実施例４と同様に、同一の
電極で電気的に接続されたＮ⁺ 領域とＰ⁺ 領域から形成
され、ＭＯＳトランジスタのソース領域とドレイン領域
となっている。

【００６８】本実施例により、リングオシレータ、シフ
トレジスタなどを構成したところ、従来のバルク型の回
路例より約４０％のチップサイズ縮小と約８０％の動作
高速化が達成できた。 〔実施例７〕ここでは、ＮＰＮ型バイポーラトランジス
タに本発明を適用した場合について説明する。なお実施
例８〜１０についても同様とする。

【００６９】図１９は本発明の半導体装置の第７の実施
例を示す縦断面図である。図１９において、２０１は酸
化膜（ＳｉＯ₂ ）層、２０２は酸化膜分離領域、２０３
はｎ^- コレクタ領域、２０４はＰ型ベース領域、２０５
はｎ⁺ コレクタ領域、２０６はｎ⁺ エミッタ領域、２０
７は酸化膜、２０８，２０９はＰ型多結晶シリコン（以
下Ｐｏｌｙ−Ｓｉと記す）であり、ベース引出し電極で
ある。２１０は、酸化膜，窒化膜などの絶縁膜のスペー
サー、２１１は層間絶縁膜、２１２はＡｌ（アルミニウ
ム）などの金属電極である。

【００７０】図２０〜図２７は、本実施例の製造方法を
示すプロセスフローの断面図である。以下、図２０〜図
２７を用いて本発明による実施例の製造方法を示す。

【００７１】ＳｉＯ₂ 層２０１およびＮ型Ｓｉ層からな
るＳＯＩ基体の所望の場所を選択的に酸化することによ
って、素子分離領域２０２を形成した。Ｓｉ層２０３の
厚さは１５００Å、濃度は５×１０¹⁵〜１×１０¹⁷ｉｏ
ｎｓ／ｃｍ³ とした（図２０）。

【００７２】次に、ＳＯＩ基体表面を酸化し、厚さ約２
００Åないし１０００Åの酸化膜２０７を形成した。な
お、基体表面にＣＶＤ法などによって酸化膜を形成して
も良いことは言うまでもない。

【００７３】ひき続いて、ＬＰ−ＣＶＤ法などによって
Ｐｏｌｙ−Ｓｉ層２０８を２０００〜５０００Å堆積し
た。さらに、このＰｏｌｙ−Ｓｉ層２０８に、ボロン
（Ｂ⁺）などのＰ型不純物を５×１０¹⁵〜１×１０¹⁶ｉ
ｏｎｓ／ｃｍ² のドーズ量でイオン注入し、ひき続い
て、９５０℃，３０分アニールを行なった。

【００７４】その後、ＲＩＥによって異方性エッチング
を行ない、図２１の構造を得た。ここで、このＰｏｌｙ
−Ｓｉの幅（図中、Ｌで示した）は、０．５ないし１．
５μｍとした。

【００７５】次に、図２２に示したように、図中、左半
分を前記Ｐｏｌｙ−Ｓｉ領域２０８にかかるようにホト
レジスト２１３を塗布、パターニングを行い、引き続い
て、ＲＩＥによって、Ｐｏｌｙ−Ｓｉ領域２０８をマス
クとして、図面でＰｏｌｙ−Ｓｉ２０８より右側の酸化
膜２０７をエッチングした。ホトレジスト２１３を剥離
した後、再びＰｏｌｙ−Ｓｉを基体全面に１０００ない
し４０００Å堆積し、引き続いて異方性エッチングを行
ない、前記Ｐｏｌｙ−Ｓｉ領域２０８の側壁にＰｏｌｙ
−Ｓｉのサイドオォール２０９を形成した（図２３）。

【００７６】次にホトレジスト２１４を図２４のように
塗布、パターニングを行なった後、Ｐ型不純物であるボ
ロン（Ｂ⁺ ）を２０ＫｅＶの加速エネルギーで５×１０
¹³ｉｏｎｓ／ｃｍ² のドーズ量でイオン注入を行ない、
図２４中の番号２０４で示した領域にボロンイオンを導
入した。

【００７７】次に、前記ホトレジスト２１４を剥離した
後、基体表面全体に１０００Åないし５０００Åの酸化
膜を堆積し、これを異方性エッチングすることによって
酸化膜のサイドウォール２１０を形成した（図２５）。

【００７８】次に、ＳＯＩ基体全面にヒ素（Ａｓ⁺ ）イ
オンを１００ＫｅＶの加速エネルギーで１×１０¹⁵ない
し３×１０¹⁵ｉｏｎｓ／ｃｍ² のドーズ量でイオン注入
を行った（図２６）。

【００７９】引き続いて、基体に９００℃、２０ないし
３０分の熱処理を行ない図２７の構造を得た。

【００８０】さらに、基体全面にＰＳＧ，ＢＰＳＧなど
の層間絶縁膜をＣＶＤ法などによって堆積し、その所望
の位置にコンタクトホールを形成し、続いて、Ａｌ（ア
ルミニウム）などの金属電極２１２を形成し、図１９の
構造を得た。

【００８１】上記のプロセスによって、ベース幅約０．
１μｍの横型バイポーラトランジスタが形成でき、その
結果、遮断周波数６ＧＨｚの高速な横型バイポーラトラ
ンジスタを形成することができた。 〔実施例８〕図２８は、本発明の半導体装置の第８の実
施例を示す縦断面図である。

【００８２】図中、２０１〜２１２は、第７の実施例の
図１９の構成部材と同じであり、２１５は、Ｔｉ，Ｐｔ
などのシリサイドである。

【００８３】ＳＯＩ基体を用いた横型バイポーラトラン
ジスタでは、半導体層の厚さが薄いため、エミッタやコ
レクタの抵抗が大きくなるが、上記のように、抵抗率の
小さなシリサイド２１５を形成することによって、エミ
ッタやコレクタの抵抗を小さくすることができる。

【００８４】本実施例の構造は以下の工程で作製でき
る。第７の実施例と同様な工程で、図２７の構造を得
る。次に、基板表面にスパッタリングによってチタン
（Ｔｉ）を５００Å堆積した。ついで、基板を６００
℃，２０分熱処理を行ないＳｉとＴｉを反応させた。

【００８５】次に、ＮＨ₄ ＯＨ・Ｈ₂ Ｏ₂ を用いたウエ
ットエッチングにより未反応のチタンを除去して図２９
の構造を得た。

【００８６】その後は第７の実施例と同様に層間絶縁膜
２１１を堆積した後、金属電極２１２を形成した。 〔実施例９〕図３０は本発明の半導体装置の第９の実施
例を示す縦断面図である。第７および第８の実施例で
は、金属電極２１２の位置はマスクで規定されていた。

【００８７】本実施例では、エミッタおよびコレクタの
金属電極２１２のベース寄りの位置は、絶縁膜のスペー
サー２１０によって規定される。図中２０１〜２１２は
第７の実施例の図１９の構成部材と同じである。

【００８８】以下、本実施例の製造方法を説明する。

【００８９】第７の実施例と同様の方法で、図２７の構
造を得る。ついで層間絶縁膜２１１をＣＶＤ法などによ
って形成し、図３１の構造を得る。

【００９０】ここで図３１でｙで示した範囲にエミッタ
の引出し電極を形成した場合について考える。

【００９１】このとき、アライメントマージンが絶縁膜
のスペーサー２１０の幅（図中ｘ）より小さければ、図
３１に示したようにコンタクトホールと絶縁膜のスペー
サーを隣接して形成できる。コレクタ電極に対しても同
様のことが言えるのは言うまでもない。

【００９２】ただし、本実施例の場合、絶縁膜のスペー
サー２１０は、層間絶縁膜２１１とエッチングの選択比
のとれる物質、たとえばシリコン窒化膜Ｓｉ₃ Ｎ₄ など
で形成しなければならない。

【００９３】上記のように本実施例によって、図１９及
び図２８に示した第７及び第８の実施例よりもエミッタ
およびコレクタ電極がベース領域に近く形成できるた
め、素子を微細にでき、またエミッタ抵抗，コレクタ抵
抗を小さくできる。 〔実施例１０〕図３２は本発明の半導体装置の第１０の
実施例を示す縦断面図である。図３３〜図３５は、本実
施例の製造方法を示すプロセスフローの断面図である。

【００９４】図中、２０１〜２１２は第７の実施例の図
１９の構成部材と同じであり、２１６はＳｉＯ₂ ，ＰＳ
Ｇなどの絶縁膜、２１７はＮ型Ｐｏｌｙ−Ｓｉである。

【００９５】以下、図３３〜図３５を用いて本実施例の
製造方法について述べる。

【００９６】第７の実施例の場合と同様な工程によっ
て、図２３の構造を作製し、引き続いて基体表面にＰＳ
Ｇ膜２１６を１０００Å堆積した。その後、所望の場所
のＰＳＧ膜２１６および酸化膜２０７をエッチング除去
し、図３３の構造を得た。

【００９７】次に前記ＰＳＧ膜２１６をマスクとしてＣ
ｌ₂ を用いたＲＩＥによってコレクタ領域２０３および
ベース領域２０４のＳｉ層を異方性エッチングし、除去
した（図３４）。

【００９８】次に基板全面にＰｏｌｙ−Ｓｉを約２００
０Å堆積し、引き続いてヒ素（Ａｓ⁺ ）イオンを７０Ｋ
ｅＶの加速エネルギーで５Ｅ１５ｉｏｎｓ／ｃｍ² のド
ーズ量でイオン注入を行ない、ベース領域２０４、エミ
ッタ領域２０６、ｎ⁺ コレクタ領域２０５を形成した。
その後、前記Ｐｏｌｙ−Ｓｉをパターニングし、図３５
の構造を得た。

【００９９】

【発明の効果】以上説明したように、本発明によれば、
トランジスタの制御電極領域およびその近傍領域にＳｉ
_(1-x) Ｇｅ_x 層を簡単な工程により作成でき、従来の半
導体製造プロセスと整合性が優れ、しかもＳｉとＳｉ
_(1-x) Ｇｅ_(x) のヘテロ界面での欠陥の発生が少なく、
またその欠陥による影響も小さくできるため、高速なト
ランジスタを含む半導体装置を実現することができる。

【０１００】また隣接するトランジスタの一方のトラン
ジスタの一主電極領域（例えば、エミッタ又はコレク
タ）と、他方のトランジスタの一主電極領域（例えば、
コレクタ又はエミッタ）とを接続する際に素子分離領域
を設ける必要がなく、高集積でさらに高速なトランジス
タ半導体装置を実現することができる。

【０１０１】また、本発明によれば、制御電極領域の幅
が薄く、かつ制御電極領域中の不純物濃度が、第１の主
電極領域から第２の主電極領域方向に向かって低くなる
ような濃度分布をもち、かつ制御電極領域の抵抗の低
い、高速特性のすぐれたトランジスタを形成できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１の実施例の断面構造
図である。

【図２】図１の半導体装置の等価回路図である。

【図３】図１の半導体装置の一実施例の製造工程を示す
断面構造図である。

【図４】図１の半導体装置の一実施例の製造工程を示す
断面構造図である。

【図５】図１の半導体装置の一実施例の製造工程を示す
断面構造図である。

【図６】図１の半導体装置の一実施例の製造工程を示す
断面構造図である。

【図７】図１の半導体装置の一実施例の製造工程を示す
断面構造図である。

【図８】図１の半導体装置の他の実施例の製造工程を示
す断面構造図である。

【図９】図１の半導体装置の他の実施例の製造工程を示
す断面構造図である。

【図１０】図１の半導体装置の他の実施例の製造工程を
示す断面構造図である。

【図１１】図１の半導体装置の他の実施例の製造工程を
示す断面構造図である。

【図１２】図１の半導体装置の他の実施例の製造工程を
示す断面構造図である。

【図１３】本発明の半導体装置の第３の実施例の断面構
造図である。

【図１４】図１３の半導体装置の等価回路図である。

【図１５】本発明の半導体装置の第４の実施例の断面構
造図である。

【図１６】図１５の半導体装置の等価回路図である。

【図１７】本発明の半導体装置の第５の実施例の高速増
幅回路の一例を示す等価回路図である。

【図１８】本発明の半導体装置の第６の実施例の等価回
路図である。

【図１９】本発明の半導体装置の第７の実施例を示す縦
断面図である。

【図２０】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２１】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２２】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２３】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２４】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２５】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２６】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２７】図１９の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図２８】本発明の半導体装置の第８の実施例を示す縦
断面図である。

【図２９】図２８の半導体装置の製造方法を示す一プロ
セスの断面図である。

【図３０】本発明の半導体装置の第９の実施例を示す縦
断面図である。

【図３１】図３０の半導体装置の製造方法を示す一プロ
セスの断面図である。

【図３２】本発明の半導体装置の第１０の実施例を示す
縦断面図である。

【図３３】図３２の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図３４】図３２の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図３５】図３２の半導体装置の製造方法を示すプロセ
スフローの断面図である。

【図３６】従来の縦型バイポーラトランジスタの断面構
造図である。

【図３７】従来の横型バイポーラトランジスタの断面構
造図である。

【図３８】従来の横型バイポーラトランジスタの断面構
造図である。

【図３９】横型バイポーラトランジスタを基板表面から
見た図である。

【図４０】図３９の横型バイポーラトランジスタの断面
図である。

【符号の説明】

１ 第１のＮＰＮ型バイポーラトランジスタ ２ 第２のＮＰＮ型バイポーラトランジスタ ３ シリコン基板 ４ 絶縁膜 ５，５′ Ｎ^- 型シリコン層 ６ 選択酸化層 ７ ゲート酸化膜 ８ Ｐ型ポリシリコン層 ９ Ｐ型ポリシリコン層 １０ Ｎ⁺ 領域 １１ Ｎ⁺ 領域 １２ Ｎ⁺ 領域 １３ Ｐ領域 １４ Ｐ領域 １５ 層間絶縁膜 １６ エミッタ電極 １７ コレクタ電極 １８ ベース電極 １９ ベース電極 ２０ パッシベーション膜 ２１ Ｓｉ_(1-x) Ｇｅ_x 領域 ２２ Ｓｉ_(1-x) Ｇｅ_x 領域 ２０１ 酸化膜（ＳｉＯ₂ ）層 ２０２ 酸化膜分離領域 ２０３ ｎ^- コレクタ領域 ２０４ Ｐ型ベース領域 ２０５ ｎ⁺ コレクタ領域 ２０６ ｎ⁺ エミッタ領域 ２０７ 酸化膜 ２０８，２０９ Ｐ型多結晶シリコン ２１０ 絶縁膜のスペーサー ２１１ 層間絶縁膜 ２１２ 金属電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁面上の半導体層にトランジスタを有
   する半導体装置において、前記トランジスタの制御電極
   領域と、この制御電極領域と接する主電極領域の接合部
   近傍領域とにＧｅが含まれていることを特徴とする半導
   体装置。
2. 【請求項２】 請求項１記載の半導体装置のＧｅが含ま
   れる領域が、Ｇｅのイオン注入と熱拡散とにより形成さ
   れることを特徴とする半導体装置の製造方法。
3. 【請求項３】 絶縁面に、一導電型の半導体からなる第
   １及び第２の主電極領域と、該第１及び第２の主電極領
   域と接し、その不純物濃度が第１の主電極領域から第２
   の主電極領域に向うにしたがって低くなるような、前記
   一導電型と反対導電型の半導体からなる制御電極領域
   と、を有するとともに、 前記制御電極領域の引出し電極が制御電極領域の表面全
   体に形成されていることを特徴とする半導体装置。
4. 【請求項４】 半導体領域上に、制御電極領域の引出し
   電極を形成し、該引き出し電極をマスクとして該半導体
   領域に不純物の導入を行ない、制御電極領域を該引出し
   電極に対して自己整合的に形成することを特徴とする請
   求項３記載の半導体装置の製造方法。
5. 【請求項５】 半導体領域上に、制御電極領域の引出し
   電極を形成し、該引き出し電極をマスクとして該半導体
   領域に一導電型と反対導電型の不純物の導入を行ない、
   制御電極領域を該引出し電極に対して自己整合的に形成
   する工程と、該引き出し電極に隣接して形成された絶縁
   膜をマスクとして該半導体領域に一導電型の不純物の導
   入を行ない、第１又は第２の主電極領域を該絶縁膜に対
   して自己整合的に形成する工程と、を有することを特徴
   とする請求項３記載の半導体装置の製造方法。