JPH06268151A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06268151A JPH06268151A JP5052205A JP5220593A JPH06268151A JP H06268151 A JPH06268151 A JP H06268151A JP 5052205 A JP5052205 A JP 5052205A JP 5220593 A JP5220593 A JP 5220593A JP H06268151 A JPH06268151 A JP H06268151A
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- JP
- Japan
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- semiconductor
- chip
- semiconductor chip
- semiconductor device
- electrode terminals
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 マルチチップモジュール型の半導体装置にお
いて占有面積のみならず実装高さも低くした高密度実装
の半導体装置を提供する。 【構成】 半導体チップ１の裏面の周縁部に凸部１ａを
形成すると共に半導体チップ１の表面の電極端子を凸部
１ａの裏面側に導出し、積み重ねて圧着することにより
形成する。
いて占有面積のみならず実装高さも低くした高密度実装
の半導体装置を提供する。 【構成】 半導体チップ１の裏面の周縁部に凸部１ａを
形成すると共に半導体チップ１の表面の電極端子を凸部
１ａの裏面側に導出し、積み重ねて圧着することにより
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくは、メモリモジュールなどのように、同じ回
路が形成された半導体チップを多数個配列し、共通の電
極端子を接続して使用するマルチチップモジュール型の
半導体装置に関する。
らに詳しくは、メモリモジュールなどのように、同じ回
路が形成された半導体チップを多数個配列し、共通の電
極端子を接続して使用するマルチチップモジュール型の
半導体装置に関する。
【０００２】
【従来の技術】従来、同じ回路が形成された半導体素子
またはチップを多数個配列したモジュール型の半導体装
置がメモリ装置などに用いられている。これらの半導体
装置は最近の電子機器の機能の高度化、複雑化に伴って
同一パッケージ内に多数の素子またはチップを配列する
必要があり、たとえばメモリカードにおいては16個×４
列の64個が配列されている。しかも電子機器の小型化の
要請により実装面積を小さくする必要がある。
またはチップを多数個配列したモジュール型の半導体装
置がメモリ装置などに用いられている。これらの半導体
装置は最近の電子機器の機能の高度化、複雑化に伴って
同一パッケージ内に多数の素子またはチップを配列する
必要があり、たとえばメモリカードにおいては16個×４
列の64個が配列されている。しかも電子機器の小型化の
要請により実装面積を小さくする必要がある。
【０００３】従来のマルチチップモジュール型の半導体
装置は図３に示すような構造になっている。
装置は図３に示すような構造になっている。
【０００４】図３（ａ）は複数の半導体チップ21を、配
線基板などに一定間隔をおいて２次元的に配列したＷＢ
方式のマルチチップモジュールであり、製造は容易であ
るが実装面積が大きくなる。
線基板などに一定間隔をおいて２次元的に配列したＷＢ
方式のマルチチップモジュールであり、製造は容易であ
るが実装面積が大きくなる。
【０００５】図３（ｂ）は２個の半導体チップ21の裏面
（すなわち能動領域と反対側の面）どうしを接着し、樹
脂などで封入したものである。各々の半導体チップの表
側（能動領域部）からはリード線22が導出され、共通の
電極端子は接続されてパッケージの外部に導出されてい
る。
（すなわち能動領域と反対側の面）どうしを接着し、樹
脂などで封入したものである。各々の半導体チップの表
側（能動領域部）からはリード線22が導出され、共通の
電極端子は接続されてパッケージの外部に導出されてい
る。
【０００６】前述の方法と比較すると同一面積あたりに
２倍の半導体チップが配列されることになるが、１個の
パッケージ内に半導体チップ２個分しか重ねられず、こ
れ以上の高集積化は、パッケージ厚さの肥大化を招き、
製造工法も複雑になる。。
２倍の半導体チップが配列されることになるが、１個の
パッケージ内に半導体チップ２個分しか重ねられず、こ
れ以上の高集積化は、パッケージ厚さの肥大化を招き、
製造工法も複雑になる。。
【０００７】図３（ｃ）に示される構造は半導体チップ
21の各電極端子に電気配線を可撓性フィルムで保持した
ＴＡＢ23により接続され、各半導体チップ21に一端側が
接続されたＴＡＢ23の他端側で共通電極端子が接続され
ている。
21の各電極端子に電気配線を可撓性フィルムで保持した
ＴＡＢ23により接続され、各半導体チップ21に一端側が
接続されたＴＡＢ23の他端側で共通電極端子が接続され
ている。
【０００８】なお24はリード部保持用のフィルム、25は
チップ表面保護用樹脂である。
チップ表面保護用樹脂である。
【０００９】
【発明が解決しようとする課題】従来のマルチチップモ
ジュール型の半導体装置は、前述のような構造で形成さ
れている。しかし半導体チップを基板上に並べる構造で
は、平面的に配列しているため、実装面積が大きくなる
という問題がある。
ジュール型の半導体装置は、前述のような構造で形成さ
れている。しかし半導体チップを基板上に並べる構造で
は、平面的に配列しているため、実装面積が大きくなる
という問題がある。
【００１０】さらに、２個のチップの裏面同士を接着す
る構造では、半導体チップ１個が搭載されたパッケージ
品の約１／２の実装面積で済むが、実装時にパッケージ
の面積が必要であると共に、２個以上の集積化を達成で
きない。
る構造では、半導体チップ１個が搭載されたパッケージ
品の約１／２の実装面積で済むが、実装時にパッケージ
の面積が必要であると共に、２個以上の集積化を達成で
きない。
【００１１】また、ＴＡＢにより各電極端子を接続し半
導体チップを積み重ねる構造では、２個以上積層するこ
とができるが、リード部分の積重ね接続工法が複雑にな
るとともに、フィルム、リード部により実装高さが高く
なり体積的に大きくなる。
導体チップを積み重ねる構造では、２個以上積層するこ
とができるが、リード部分の積重ね接続工法が複雑にな
るとともに、フィルム、リード部により実装高さが高く
なり体積的に大きくなる。
【００１２】本発明では、かかる問題を解消しマルチチ
ップモジュール型半導体装置で実装の面積および体積の
両面から抑制することによって、小型で高集積の半導体
装置を提供することを目的とする。
ップモジュール型半導体装置で実装の面積および体積の
両面から抑制することによって、小型で高集積の半導体
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
同じ種類の半導体チップが多数個配列され、共通の電極
端子がそれぞれ接続されるマルチチップモジュール型の
半導体装置であって、前記半導体チップ裏面の周縁部に
凸部が設けられると共に該半導体チップ表面の電極端子
が該凸部表面に導出され、前記半導体チップが積み重ね
られることにより前記共通の電極端子がそれぞれ接続さ
れてなることを特徴とするものである。
同じ種類の半導体チップが多数個配列され、共通の電極
端子がそれぞれ接続されるマルチチップモジュール型の
半導体装置であって、前記半導体チップ裏面の周縁部に
凸部が設けられると共に該半導体チップ表面の電極端子
が該凸部表面に導出され、前記半導体チップが積み重ね
られることにより前記共通の電極端子がそれぞれ接続さ
れてなることを特徴とするものである。
【００１４】
【作用】本発明によれば、各半導体チップ裏面の周縁部
に凸部を設けると共に各半導体チップの電極端子を凸部
に導出しているため、複数個の半導体チップを直接積み
重ねることにより、半導体チップの能動領域が他の半導
体チップと接触することなく、しかも共通の電極端子は
相互に接続される。その結果、半導体チップの間隙を縮
小できるので、実装高さを小さくできると共に面積も半
導体チップの面積だけで済み、実装の面積および体積の
双方において最小の半導体装置がえられる。
に凸部を設けると共に各半導体チップの電極端子を凸部
に導出しているため、複数個の半導体チップを直接積み
重ねることにより、半導体チップの能動領域が他の半導
体チップと接触することなく、しかも共通の電極端子は
相互に接続される。その結果、半導体チップの間隙を縮
小できるので、実装高さを小さくできると共に面積も半
導体チップの面積だけで済み、実装の面積および体積の
双方において最小の半導体装置がえられる。
【００１５】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１（ａ）は本発明の半導体装置の一実施例の
断面図であり（ｂ）は（ａ）の部分拡大図、（ｃ）は
（ａ）の平面図である。図２は半導体チップを積み重ね
たときの電極端子の接続例を説明する図である。
明する。図１（ａ）は本発明の半導体装置の一実施例の
断面図であり（ｂ）は（ａ）の部分拡大図、（ｃ）は
（ａ）の平面図である。図２は半導体チップを積み重ね
たときの電極端子の接続例を説明する図である。
【００１６】図１（ａ）に示すように、半導体チップ１
の裏面（能動領域部でない側。図１（ａ）では下側）に
は凹部２が設けられることにより、半導体チップ１の裏
面の周縁部に凸部１ａが形成されている。この凸部１ａ
を形成する理由は、半導体チップ１の能動領域部１ｃは
各電極などが形成されており、半導体チップ１を積み重
ねたばあいに、上側の半導体チップ１に接触して物理的
な損傷を与えないようにするためである。そのため図１
（ｂ）に示すように、凸部１ａの高さＨは能動領域部１
ｃの盛上がり分あればよく、通常は５〜10μｍ程度に形
成される。また、半導体チップ１の凸部１ａが形成され
た周縁部には半導体チップ１を貫通する上下方向の貫通
孔３が図１（ｃ）に示すように、半導体チップ１の外周
に沿って８〜60個程度設けられており、その個数は半導
体チップの機能によって異なるが、直径は大体0.1 〜0.
5 mm程度が好ましい。余り大きいと端子数を多く取れな
くなり、またチップ面積も大きくなる。また余り小さい
と内部にメッキをできないからである。凹部２および貫
通孔３は共にＨＦ−ＨＮＯ3 系のエッチング液やアルカ
リ系のエッチング液などによるウェットエッチングまた
はレーザ光照射法などにより形成できる。
の裏面（能動領域部でない側。図１（ａ）では下側）に
は凹部２が設けられることにより、半導体チップ１の裏
面の周縁部に凸部１ａが形成されている。この凸部１ａ
を形成する理由は、半導体チップ１の能動領域部１ｃは
各電極などが形成されており、半導体チップ１を積み重
ねたばあいに、上側の半導体チップ１に接触して物理的
な損傷を与えないようにするためである。そのため図１
（ｂ）に示すように、凸部１ａの高さＨは能動領域部１
ｃの盛上がり分あればよく、通常は５〜10μｍ程度に形
成される。また、半導体チップ１の凸部１ａが形成され
た周縁部には半導体チップ１を貫通する上下方向の貫通
孔３が図１（ｃ）に示すように、半導体チップ１の外周
に沿って８〜60個程度設けられており、その個数は半導
体チップの機能によって異なるが、直径は大体0.1 〜0.
5 mm程度が好ましい。余り大きいと端子数を多く取れな
くなり、またチップ面積も大きくなる。また余り小さい
と内部にメッキをできないからである。凹部２および貫
通孔３は共にＨＦ−ＨＮＯ3 系のエッチング液やアルカ
リ系のエッチング液などによるウェットエッチングまた
はレーザ光照射法などにより形成できる。
【００１７】この貫通孔３は図１（ｂ）に示すように、
半導体チップ１の表面側の電極端子を裏面側に電気配線
で導出し、下側の半導体チップ１と接続するためのもの
で、貫通孔３の内部には絶縁膜４を介して導電膜５が無
電解メッキなどにより設けられている。絶縁膜４は半導
体チップ１と導電膜５とを絶縁するもので、ＣＶＤ法や
酸化法などにより酸化ケイ素膜やチッ化ケイ素膜などが
堆積されることにより設けられる。また導電膜５は密着
性向上、拡散防止のため、下地金属としてのチタン、タ
ンタル、タングステン、ニッケルなどを0.1 〜５μｍ程
度設け、さらにその表面に酸化防止のため金などの金属
を0.05〜２μｍ程度設けるのが好ましい。この貫通孔３
内に導電膜５を設けることにより半導体チップ１を積み
重ねたモジュールを小型に形成できるが、半導体チップ
１の周囲に導電膜をはわせて半導体チップ表面の電極端
子を裏面側に導出することもできる。
半導体チップ１の表面側の電極端子を裏面側に電気配線
で導出し、下側の半導体チップ１と接続するためのもの
で、貫通孔３の内部には絶縁膜４を介して導電膜５が無
電解メッキなどにより設けられている。絶縁膜４は半導
体チップ１と導電膜５とを絶縁するもので、ＣＶＤ法や
酸化法などにより酸化ケイ素膜やチッ化ケイ素膜などが
堆積されることにより設けられる。また導電膜５は密着
性向上、拡散防止のため、下地金属としてのチタン、タ
ンタル、タングステン、ニッケルなどを0.1 〜５μｍ程
度設け、さらにその表面に酸化防止のため金などの金属
を0.05〜２μｍ程度設けるのが好ましい。この貫通孔３
内に導電膜５を設けることにより半導体チップ１を積み
重ねたモジュールを小型に形成できるが、半導体チップ
１の周囲に導電膜をはわせて半導体チップ表面の電極端
子を裏面側に導出することもできる。
【００１８】この半導体装置を製造するには、まずメモ
リセルなどからなる半導体回路を半導体ウェハの状態で
通常の製造プロセスにより形成する。
リセルなどからなる半導体回路を半導体ウェハの状態で
通常の製造プロセスにより形成する。
【００１９】つぎに半導体ウェハの裏面側において、半
導体チップに切断した際に周縁部が幅300 〜800 μｍ程
度になるように、ＨＦ−ＨＮＯ3 系やアルカリ系のエッ
チング液を用いてエッチングを施し、凹部２を形成す
る。引き続き、貫通孔３を形成する場所以外にマスキン
グし、同様にエッチングをして、半導体チップ１にした
際の周縁部に貫通孔３を形成する。
導体チップに切断した際に周縁部が幅300 〜800 μｍ程
度になるように、ＨＦ−ＨＮＯ3 系やアルカリ系のエッ
チング液を用いてエッチングを施し、凹部２を形成す
る。引き続き、貫通孔３を形成する場所以外にマスキン
グし、同様にエッチングをして、半導体チップ１にした
際の周縁部に貫通孔３を形成する。
【００２０】さらに貫通孔３の表面に、全面にＣＶＤ法
により酸化ケイ素などを堆積したり、酸化法により0.1
〜0.5 μｍ程度の厚さの絶縁膜４を設ける。
により酸化ケイ素などを堆積したり、酸化法により0.1
〜0.5 μｍ程度の厚さの絶縁膜４を設ける。
【００２１】つぎに、貫通孔３内およびその上下面に無
電解メッキ法により導電膜５を設ける。この際、上下面
での導電膜５は絶縁膜４からはみ出ないようにマスキン
グすると共に、各貫通孔３を導電膜５が電極端子と接続
されるようにする。具体例としては、80〜90℃のＮｉ−
Ｐ系メッキ液で無電解ニッケルメッキを行ってニッケル
層を0.1 〜２μｍの厚さで形成し、つづいて80〜90℃で
無電解メッキにより0.1 〜1.0 μｍ程度のＡｕメッキを
最外層として形成する。そののち室温で約10分間純水洗
浄を行って導電膜５を形成した。
電解メッキ法により導電膜５を設ける。この際、上下面
での導電膜５は絶縁膜４からはみ出ないようにマスキン
グすると共に、各貫通孔３を導電膜５が電極端子と接続
されるようにする。具体例としては、80〜90℃のＮｉ−
Ｐ系メッキ液で無電解ニッケルメッキを行ってニッケル
層を0.1 〜２μｍの厚さで形成し、つづいて80〜90℃で
無電解メッキにより0.1 〜1.0 μｍ程度のＡｕメッキを
最外層として形成する。そののち室温で約10分間純水洗
浄を行って導電膜５を形成した。
【００２２】このようにして半導体回路と導電膜が形成
された半導体ウエハをダイシングすることにより、各半
導体チップ１がえられる。この半導体チップ１を図１
（ａ）に示すように、同じ方向に積み重ねて150 〜250
℃の温度で熱圧着することにより、導電膜５の全部分が
接着して共通電極が接続されたマルチチップモジュール
を形成できる。なお、この接着時に超音波を印加するこ
とにより確実な接続がえられる。
された半導体ウエハをダイシングすることにより、各半
導体チップ１がえられる。この半導体チップ１を図１
（ａ）に示すように、同じ方向に積み重ねて150 〜250
℃の温度で熱圧着することにより、導電膜５の全部分が
接着して共通電極が接続されたマルチチップモジュール
を形成できる。なお、この接着時に超音波を印加するこ
とにより確実な接続がえられる。
【００２３】ここで、データバスかアドレスバスのよう
な各半導体チップで共通な電極端子は半導体チップの同
じ位置に形成することにより、積み重ねて圧着すれば並
列に接続できるが、各半導体チップ固有の信号用電極端
子は別々に導出する必要がある。このばあいには、たと
えば図２（ａ）〜（ｄ）に示すように、各半導体チップ
11〜14の固有電極端子（たとえば51ａ、52ｂ、53ｃ、54
ｄ）をずらせて設け、その端子に相当する他の半導体チ
ップの導電膜（たとえば51ａに対しては、52ａ、53ａ、
54ａ）の部分はその半導体チップとしてはどこにも接続
されていない端子とすることにより、積み重ねたのち、
図２（ｅ）に示すように、各半導体チップ11、12、13、
14の固有電極端子51ａ、52ｂ、53ｃ、54ｄを同一面に導
出することができる。なお、図２において他の導電膜５
は各半導体チップ同士のそれぞれ共通の電極を示す。
な各半導体チップで共通な電極端子は半導体チップの同
じ位置に形成することにより、積み重ねて圧着すれば並
列に接続できるが、各半導体チップ固有の信号用電極端
子は別々に導出する必要がある。このばあいには、たと
えば図２（ａ）〜（ｄ）に示すように、各半導体チップ
11〜14の固有電極端子（たとえば51ａ、52ｂ、53ｃ、54
ｄ）をずらせて設け、その端子に相当する他の半導体チ
ップの導電膜（たとえば51ａに対しては、52ａ、53ａ、
54ａ）の部分はその半導体チップとしてはどこにも接続
されていない端子とすることにより、積み重ねたのち、
図２（ｅ）に示すように、各半導体チップ11、12、13、
14の固有電極端子51ａ、52ｂ、53ｃ、54ｄを同一面に導
出することができる。なお、図２において他の導電膜５
は各半導体チップ同士のそれぞれ共通の電極を示す。
【００２４】なお、前記実施例では半導体チップの裏面
に凹部を設けることにより、周縁部に凸部を形成した
が、裏面に凹部を形成しないでスペーサを介在させても
よい。このばあい、通常の半導体または絶縁フィルムを
介在させて、貫通孔および導電膜を同様に設けてもよい
し、異方性導電接着フィルムを周縁部のみに介在させて
導電膜部分のみの導通を図ることもできる。
に凹部を設けることにより、周縁部に凸部を形成した
が、裏面に凹部を形成しないでスペーサを介在させても
よい。このばあい、通常の半導体または絶縁フィルムを
介在させて、貫通孔および導電膜を同様に設けてもよい
し、異方性導電接着フィルムを周縁部のみに介在させて
導電膜部分のみの導通を図ることもできる。
【００２５】上述のような構造の半導体装置にすること
により、従来ではチップどうしの積重ね間隔が0.3 〜1.
0 mm程度必要であったのが、凸部の高さ５〜10μｍ程度
で充分であり、その結果、同一個数の半導体チップを積
み重ねると実装高さは従来の20〜50％程度になる。
により、従来ではチップどうしの積重ね間隔が0.3 〜1.
0 mm程度必要であったのが、凸部の高さ５〜10μｍ程度
で充分であり、その結果、同一個数の半導体チップを積
み重ねると実装高さは従来の20〜50％程度になる。
【００２６】
【発明の効果】本発明によれば、半導体チップの周縁部
に凸部を設け、積み重ねて圧着することによって、他の
チップとの接触を防止し共通電極端子の接続したマルチ
チップモジュール型の半導体装置がえられる。したがっ
て、占有面積のみならず、実装高さも大幅に低くなり、
高密度の実装ができ、小型の半導体装置がえられる。そ
の結果、メモリモジュールなど同一チップを多数接続す
る分野に利用でき、電子機器の小型化に大いに寄与す
る。
に凸部を設け、積み重ねて圧着することによって、他の
チップとの接触を防止し共通電極端子の接続したマルチ
チップモジュール型の半導体装置がえられる。したがっ
て、占有面積のみならず、実装高さも大幅に低くなり、
高密度の実装ができ、小型の半導体装置がえられる。そ
の結果、メモリモジュールなど同一チップを多数接続す
る分野に利用でき、電子機器の小型化に大いに寄与す
る。
【図１】本発明の半導体装置の一実施例の説明図であり
（ａ）は断面図、（ｂ）は（ａ）の部分拡大図、（ｃ）
は平面図である。
（ａ）は断面図、（ｂ）は（ａ）の部分拡大図、（ｃ）
は平面図である。
【図２】半導体チップを積み重ねたときの各チップ固有
の電極端子の接続例を説明する図である。
の電極端子の接続例を説明する図である。
【図３】従来のマルチチップモジュール型の半導体装置
のパッケージの例を示す概略説明図であり、（ａ）は２
次元型パッケージ、（ｂ）は２枚のチップを貼り合わせ
たパッケージ、（ｃ）はＴＡＢを用いた積層型パッケー
ジの例である。
のパッケージの例を示す概略説明図であり、（ａ）は２
次元型パッケージ、（ｂ）は２枚のチップを貼り合わせ
たパッケージ、（ｃ）はＴＡＢを用いた積層型パッケー
ジの例である。
１ 半導体チップ １ａ 凸部 ５ 導電膜
Claims (1)
- 【請求項１】 同じ種類の半導体チップが多数個配列さ
れ、共通の電極端子がそれぞれ接続されるマルチチップ
モジュール型の半導体装置であって、 前記半導体チップ裏面の周縁部に凸部が設けられると共
に該半導体チップ表面の電極端子が該凸部表面に導出さ
れ、前記半導体チップが積み重ねられることにより前記
共通の電極端子がそれぞれ接続されてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052205A JPH06268151A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052205A JPH06268151A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268151A true JPH06268151A (ja) | 1994-09-22 |
Family
ID=12908280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052205A Pending JPH06268151A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268151A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209204A1 (de) * | 2002-03-04 | 2003-10-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008072150A (ja) * | 2007-12-03 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2008159933A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Works Ltd | 積層基板 |
| JP2017168533A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-03-12 JP JP5052205A patent/JPH06268151A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209204A1 (de) * | 2002-03-04 | 2003-10-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| DE10209204B4 (de) * | 2002-03-04 | 2009-05-14 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008159933A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Works Ltd | 積層基板 |
| JP2008072150A (ja) * | 2007-12-03 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2017168533A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
| CN107195621A (zh) * | 2016-03-14 | 2017-09-22 | 东芝存储器株式会社 | 半导体装置及其制造方法 |
| CN107195621B (zh) * | 2016-03-14 | 2019-08-16 | 东芝存储器株式会社 | 半导体装置及其制造方法 |
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