JPH06268158A - 混成集積回路装置及びその製造方法 - Google Patents
混成集積回路装置及びその製造方法Info
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- JPH06268158A JPH06268158A JP5053657A JP5365793A JPH06268158A JP H06268158 A JPH06268158 A JP H06268158A JP 5053657 A JP5053657 A JP 5053657A JP 5365793 A JP5365793 A JP 5365793A JP H06268158 A JPH06268158 A JP H06268158A
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- JP
- Japan
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- layer
- compound semiconductor
- conductivity type
- type compound
- electrode
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 混成集積回路装置及びその製造方法に関し、
選択エピタキシャル成長法を利用せず、少ない工程で混
成集積回路装置を実現する。 【構成】 基板２１にエミッタ・キャップ層２２を積層
し、バイポーラ・トランジスタ領域（ＢＴ領域）と高電
子移動度トランジスタ領域（ＨＥＭＴ領域）にエミッタ
層２３及びベース層２４を積層し、ＢＴ領域のベース層
２４にコレクタ層２５Ａを、また、ＨＥＭＴ領域のベー
ス層２４にコレクタ層２５Ａと同一層のチャネル層２５
Ｂを積層し、チャネル層２５Ｂにキャリヤ供給層２６を
積層し、コレクタ層２５Ａにコレクタ電極２７を、ま
た、キャリヤ供給層２６にゲート電極２８を同一膜で形
成し、ＢＴ領域のベース層２４にベース電極２９を形成
し、ＢＴ領域のエミッタ・キャップ層２２にエミッタ電
極３０を、また、キャリヤ供給層２６にソース電極３１
及びドレイン電極３２を同一膜で形成する。
選択エピタキシャル成長法を利用せず、少ない工程で混
成集積回路装置を実現する。 【構成】 基板２１にエミッタ・キャップ層２２を積層
し、バイポーラ・トランジスタ領域（ＢＴ領域）と高電
子移動度トランジスタ領域（ＨＥＭＴ領域）にエミッタ
層２３及びベース層２４を積層し、ＢＴ領域のベース層
２４にコレクタ層２５Ａを、また、ＨＥＭＴ領域のベー
ス層２４にコレクタ層２５Ａと同一層のチャネル層２５
Ｂを積層し、チャネル層２５Ｂにキャリヤ供給層２６を
積層し、コレクタ層２５Ａにコレクタ電極２７を、ま
た、キャリヤ供給層２６にゲート電極２８を同一膜で形
成し、ＢＴ領域のベース層２４にベース電極２９を形成
し、ＢＴ領域のエミッタ・キャップ層２２にエミッタ電
極３０を、また、キャリヤ供給層２６にソース電極３１
及びドレイン電極３２を同一膜で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、同一基板にバイポーラ
・トランジスタ例えばヘテロ接合バイポーラ・トランジ
スタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）及び高電子移動度ト
ランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌ
ｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を作成した
混成集積回路装置及びその製造方法の改良に関する。
・トランジスタ例えばヘテロ接合バイポーラ・トランジ
スタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）及び高電子移動度ト
ランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌ
ｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を作成した
混成集積回路装置及びその製造方法の改良に関する。
【０００２】現在、ＨＢＴとＨＥＭＴそれぞれの特徴を
活かして一つの回路を構成する為、同一基板にＨＢＴと
ＨＥＭＴを作り込んだ混成集積回路装置について研究・
開発がなされているところであるが、実用になるものを
得るには、未だ解決しなければならない多くの問題があ
る。
活かして一つの回路を構成する為、同一基板にＨＢＴと
ＨＥＭＴを作り込んだ混成集積回路装置について研究・
開発がなされているところであるが、実用になるものを
得るには、未だ解決しなければならない多くの問題があ
る。
【０００３】
【従来の技術】化合物半導体を材料とするＨＢＴは、優
れた高速動作性と高電流駆動能力を併せもち、しかも、
低位相雑音特性をもつ為（要すれば、Ａｒｔｅｃｈ Ｈ
ｏｕｓｅ，Ｉｎｃ．発行、Ｆａｚａｌ Ａｌｉ，Ａｄｉ
ｔｙａ Ｇａｐｔａ その他著「ＨＥＭＴｓ ａｎｄ
ＨＢＴｓ：ｄｅｖｉｃｅｓ，ｆａｂｒｉｃａｔｉｏｎ；
ａｎｄ ｃｉｒｃｕｉｔｓ」に於けるＴａｂｌｅ 1.7を
参照）、超高速動作や超高周波の分野に於いて、ディジ
タル応用及びアナログ応用されることが期待されてい
る。
れた高速動作性と高電流駆動能力を併せもち、しかも、
低位相雑音特性をもつ為（要すれば、Ａｒｔｅｃｈ Ｈ
ｏｕｓｅ，Ｉｎｃ．発行、Ｆａｚａｌ Ａｌｉ，Ａｄｉ
ｔｙａ Ｇａｐｔａ その他著「ＨＥＭＴｓ ａｎｄ
ＨＢＴｓ：ｄｅｖｉｃｅｓ，ｆａｂｒｉｃａｔｉｏｎ；
ａｎｄ ｃｉｒｃｕｉｔｓ」に於けるＴａｂｌｅ 1.7を
参照）、超高速動作や超高周波の分野に於いて、ディジ
タル応用及びアナログ応用されることが期待されてい
る。
【０００４】また、ＨＥＭＴは、低消費電力であって、
低い高周波雑音特性をもち、高速動作性に優れているの
であるが、電流駆動能力が小さく、位相雑音が大きい旨
の欠点がある。
低い高周波雑音特性をもち、高速動作性に優れているの
であるが、電流駆動能力が小さく、位相雑音が大きい旨
の欠点がある。
【０００５】そこで、ＨＢＴとＨＥＭＴの欠点を互いに
補い、且つ、長所を活かす為、ＨＢＴとＨＥＭＴの混成
集積回路装置の研究・開発が盛んに行われている。
補い、且つ、長所を活かす為、ＨＢＴとＨＥＭＴの混成
集積回路装置の研究・開発が盛んに行われている。
【０００６】図１１は従来の技術を解説する為のＨＢＴ
とＨＥＭＴの混成集積回路装置を表す要部切断側面図で
ある。
とＨＥＭＴの混成集積回路装置を表す要部切断側面図で
ある。
【０００７】図に於いて、１は半絶縁性ＧａＡｓ基板、
２はｎ+ −ＧａＡｓサブ・コレクタ層、３はｎ−ＧａＡ
ｓコレクタ層、４はｐ+ −ＧａＡｓベース層、５はｎ−
ＡｌＧａＡｓエミッタ層、６はｎ+ −ＧａＡｓキャップ
層、７はエミッタ電極、８はベース電極、９はコレクタ
電極、１１はノンドープＧａＡｓチャネル層、１２はｎ
+ −ＡｌＧａＡｓキャリヤ供給層、１３はソース電極、
１４はドレイン電極、１５はゲート電極をそれぞれ示し
ている。
２はｎ+ −ＧａＡｓサブ・コレクタ層、３はｎ−ＧａＡ
ｓコレクタ層、４はｐ+ −ＧａＡｓベース層、５はｎ−
ＡｌＧａＡｓエミッタ層、６はｎ+ −ＧａＡｓキャップ
層、７はエミッタ電極、８はベース電極、９はコレクタ
電極、１１はノンドープＧａＡｓチャネル層、１２はｎ
+ −ＡｌＧａＡｓキャリヤ供給層、１３はソース電極、
１４はドレイン電極、１５はゲート電極をそれぞれ示し
ている。
【０００８】この混成集積回路装置に於いて、ＨＢＴ領
域では、選択エピタキシャル成長法を適用することに依
って、基板１上にサブ・コレクタ層２、コレクタ層３、
ベース層４、エミッタ層５、キャップ層６を成長させて
から、エミッタ電極７を形成し、階段状メサ・エッチン
グを行って、ベース電極８、コレクタ電極９を形成して
完成させ、そして、ＨＥＭＴ領域では、選択エピタキシ
ャル成長法を適用することに依って、基板１上にチャネ
ル層１１、キャリヤ供給層１２を成長させてから、ソー
ス電極１３及びドレイン電極１４を形成し、ゲート電極
１５を形成して完成させている。
域では、選択エピタキシャル成長法を適用することに依
って、基板１上にサブ・コレクタ層２、コレクタ層３、
ベース層４、エミッタ層５、キャップ層６を成長させて
から、エミッタ電極７を形成し、階段状メサ・エッチン
グを行って、ベース電極８、コレクタ電極９を形成して
完成させ、そして、ＨＥＭＴ領域では、選択エピタキシ
ャル成長法を適用することに依って、基板１上にチャネ
ル層１１、キャリヤ供給層１２を成長させてから、ソー
ス電極１３及びドレイン電極１４を形成し、ゲート電極
１５を形成して完成させている。
【０００９】
【発明が解決しようとする課題】図１１について説明し
た混成集積回路装置は、同一の基板上にそれぞれ別個に
ＨＢＴとＨＥＭＴとを形成したに過ぎないものであり、
ＨＢＴ及びＨＥＭＴ両者の部材を共用したり、或いは、
両者に於ける諸部分の製造工程を共通にするなどの配慮
は一切行われていないから、殆ど、ＨＢＴの製造工程と
ＨＥＭＴの製造工程とを加えた工程が必要であって、そ
の手間もさることながら、製造歩留りは著しく低いもの
になってしまう。
た混成集積回路装置は、同一の基板上にそれぞれ別個に
ＨＢＴとＨＥＭＴとを形成したに過ぎないものであり、
ＨＢＴ及びＨＥＭＴ両者の部材を共用したり、或いは、
両者に於ける諸部分の製造工程を共通にするなどの配慮
は一切行われていないから、殆ど、ＨＢＴの製造工程と
ＨＥＭＴの製造工程とを加えた工程が必要であって、そ
の手間もさることながら、製造歩留りは著しく低いもの
になってしまう。
【００１０】前記したように、ＨＢＴとＨＥＭＴとを独
立に作成しているので、各素子を構成する半導体層の成
長は、選択エピタキシャル成長法に依存せざるを得ず、
その場合、微細な形状の成長は困難であって、各素子の
寸法ばらつきも大きくなるから、集積度を高めることは
困難である。
立に作成しているので、各素子を構成する半導体層の成
長は、選択エピタキシャル成長法に依存せざるを得ず、
その場合、微細な形状の成長は困難であって、各素子の
寸法ばらつきも大きくなるから、集積度を高めることは
困難である。
【００１１】本発明は、選択エピタキシャル成長法を利
用することなく、しかも、少ない工程でＨＢＴとＨＥＭ
Ｔからなる混成集積回路装置を実現しようとする。
用することなく、しかも、少ない工程でＨＢＴとＨＥＭ
Ｔからなる混成集積回路装置を実現しようとする。
【００１２】
【課題を解決するための手段】本発明では、ＨＢＴを構
成する半導体層とＨＥＭＴを構成する半導体層、並び
に、ＨＢＴを構成する電極とＨＥＭＴを構成する電極の
それぞれを両者の特性に悪影響がない範囲で共通化でき
るように素子構造に考究を加えた。
成する半導体層とＨＥＭＴを構成する半導体層、並び
に、ＨＢＴを構成する電極とＨＥＭＴを構成する電極の
それぞれを両者の特性に悪影響がない範囲で共通化でき
るように素子構造に考究を加えた。
【００１３】図１は本発明の原理を解説する為の混成集
積回路装置を表す要部切断側面図でをある。図に於い
て、２１は基板、２２はエミッタ・キャップ層、２３は
エミッタ層、２４はベース層、２５Ａはコレクタ層、２
５Ｂはチャネル層、２６はキャリヤ供給層、２７はコレ
クタ電極、２８はゲート電極、２９はベース電極、３０
はエミッタ電極、３１はソース電極、３２はドレイン電
極、３３は素子間分離領域をそれぞれ示している。
積回路装置を表す要部切断側面図でをある。図に於い
て、２１は基板、２２はエミッタ・キャップ層、２３は
エミッタ層、２４はベース層、２５Ａはコレクタ層、２
５Ｂはチャネル層、２６はキャリヤ供給層、２７はコレ
クタ電極、２８はゲート電極、２９はベース電極、３０
はエミッタ電極、３１はソース電極、３２はドレイン電
極、３３は素子間分離領域をそれぞれ示している。
【００１４】また、（Ａ）はＨＢＴの熱平衡時に於ける
要部エネルギ・バンド・ダイヤグラム、（Ｂ）はＨＥＭ
Ｔの熱平衡時に於ける要部エネルギ・バンド・ダイヤグ
ラムをそれぞれ表し、ＥV は価電子帯の頂、ＥC は伝導
帯の底、ＥF はフェルミ・レベル、２ＤＥＧは二次元キ
ャリヤ・ガス層をそれぞれ示している。
要部エネルギ・バンド・ダイヤグラム、（Ｂ）はＨＥＭ
Ｔの熱平衡時に於ける要部エネルギ・バンド・ダイヤグ
ラムをそれぞれ表し、ＥV は価電子帯の頂、ＥC は伝導
帯の底、ＥF はフェルミ・レベル、２ＤＥＧは二次元キ
ャリヤ・ガス層をそれぞれ示している。
【００１５】図示の混成集積回路装置では、コレクタ層
２５Ａとチャネル層２５Ｂとを共用し、全体として選択
エピタキシャル成長法を用いることなく構成してある。
２５Ａとチャネル層２５Ｂとを共用し、全体として選択
エピタキシャル成長法を用いることなく構成してある。
【００１６】また、コレクタ電極２７とゲート電極２８
は同一材料で同時に、そして、エミッタ電極３０とソー
ス電極３１及びドレイン電極３２は同一材料で同時にそ
れぞれ形成してある。
は同一材料で同時に、そして、エミッタ電極３０とソー
ス電極３１及びドレイン電極３２は同一材料で同時にそ
れぞれ形成してある。
【００１７】図示の混成集積回路装置では、ＨＢＴ領域
にとっては不可欠なベース層２４、エミッタ層２３、エ
ミッタ・キャップ層２２のそれぞれがＨＥＭＴ領域にも
存在しているが、これら各半導体層は、ＨＥＭＴ領域に
於けるチャネル層２５Ｂ、即ち、ｉ−半導体層が厚く形
成されている為、ＨＥＭＴの動作に対して何等の影響も
与えない。これは、例えば、図１のエネルギ・バンド・
ダイヤグラム（Ａ）並びに（Ｂ）に見られるように、バ
ンドの曲がりが発生していないことからも明らかであ
る。
にとっては不可欠なベース層２４、エミッタ層２３、エ
ミッタ・キャップ層２２のそれぞれがＨＥＭＴ領域にも
存在しているが、これら各半導体層は、ＨＥＭＴ領域に
於けるチャネル層２５Ｂ、即ち、ｉ−半導体層が厚く形
成されている為、ＨＥＭＴの動作に対して何等の影響も
与えない。これは、例えば、図１のエネルギ・バンド・
ダイヤグラム（Ａ）並びに（Ｂ）に見られるように、バ
ンドの曲がりが発生していないことからも明らかであ
る。
【００１８】また、コレクタ層２５Ａはチャネル層２５
Ｂと共通する材料であるノンドープＧａＡｓを用いてい
るが、コレクタ層２５Ａがノンドープであっても、ベー
ス層２４を横切ったキャリヤは問題なくコレクタ電極２
７に流れ込むことができる。
Ｂと共通する材料であるノンドープＧａＡｓを用いてい
るが、コレクタ層２５Ａがノンドープであっても、ベー
ス層２４を横切ったキャリヤは問題なくコレクタ電極２
７に流れ込むことができる。
【００１９】図２はｎ型、ノンドープ（ｉ型）、ｐ型の
各材料を用いた場合のコレクタ層近傍を表すエネルギ・
バンド・ダイヤグラムであり、図１に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。このデータを得た際のベース・コレクタ間電圧Ｖ
cbは−０．４〔Ｖ〕であり、図からすると、エミッタか
ら注入されてベース層を横切ってきた電子は、如何なる
コレクタ層を用いても、コレクタ電極に到達し得ること
が看取される。
各材料を用いた場合のコレクタ層近傍を表すエネルギ・
バンド・ダイヤグラムであり、図１に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。このデータを得た際のベース・コレクタ間電圧Ｖ
cbは−０．４〔Ｖ〕であり、図からすると、エミッタか
ら注入されてベース層を横切ってきた電子は、如何なる
コレクタ層を用いても、コレクタ電極に到達し得ること
が看取される。
【００２０】更にまた、コレクタ電極２７は、ゲート電
極２８と同一材料を用いて同時に形成される関係上、コ
レクタ層２５Ａにショットキ・コンタクトしているので
あるが、ＨＢＴの動作は、通常のバイポーラ・トランジ
スタと同様、電流がコレクタ電極２７に引かられる方向
に流れるものであり、その方向はショットキ・バリヤが
整流性を持たない方向であるから何も問題は起こらな
い。
極２８と同一材料を用いて同時に形成される関係上、コ
レクタ層２５Ａにショットキ・コンタクトしているので
あるが、ＨＢＴの動作は、通常のバイポーラ・トランジ
スタと同様、電流がコレクタ電極２７に引かられる方向
に流れるものであり、その方向はショットキ・バリヤが
整流性を持たない方向であるから何も問題は起こらな
い。
【００２１】前記したところから、本発明に依る混成集
積回路装置及びその製造方法に於いては、（１）半絶縁
性化合物半導体基板（例えば半絶縁性ＧａＡｓ基板２
１）上に積層形成された一導電型化合物半導体エミッタ
・キャップ層（例えばｎ+ −ＧａＡｓエミッタ・キャッ
プ層２２）と、前記一導電型化合物半導体エミッタ・キ
ャップ層上のバイポーラ・トランジスタ領域及び高電子
移動度トランジスタ領域に積層形成された一導電型化合
物半導体エミッタ層（例えばｎ−ＧａＡｓエミッタ層２
３）と、前記一導電型化合物半導体エミッタ層上のバイ
ポーラ・トランジスタ領域及び高電子移動度トランジス
タ領域に積層形成された反対導電型化合物半導体ベース
層（例えばｐ+ −ＧａＡｓベース層２４）と、前記バイ
ポーラ・トランジスタ領域の前記反対導電型化合物半導
体ベース層上に積層形成されたノンドープ化合物半導体
コレクタ層（例えばノンドープＧａＡｓコレクタ層２５
Ａ）と、前記ノンドープ化合物半導体コレクタ層と同一
層であって且つ前記高電子移動度トランジスタ領域の前
記反対導電型化合物半導体ベース層上に積層形成された
ノンドープ化合物半導体チャネル層（例えばノンドープ
ＧａＡｓチャネル層２５Ｂ）と、前記ノンドープ化合物
半導体チャネル層上に積層形成された一導電型化合物半
導体キャリヤ供給層（例えばｎ+ −ＡｌＧａＡｓキャリ
ヤ供給層２６）と、同一膜（例えばＷＳｉ膜）からなり
前記ノンドープ化合物半導体コレクタ層上に形成された
コレクタ電極（例えばコレクタ電極２７）及び前記一導
電型化合物半導体キャリヤ供給層上に形成されたゲート
電極（例えばゲート電極２８）と、前記バイポーラ・ト
ランジスタ領域の反対導電型化合物半導体ベース層上に
形成されたベース電極（例えばＣｒＡｕベース電極２
９）と、同一膜（例えばＡｕＧｅ／Ａｕ膜）からなり前
記バイポーラ・トランジスタ領域の一導電型化合物半導
体エミッタ・キャップ層上に形成されたエミッタ電極
（例えばエミッタ電極３０）及び前記一導電型化合物半
導体キャリヤ供給層上のゲート電極を挟んで振り分け形
成されたソース電極（例えばソース電極３１）並びにド
レイン電極（例えばドレイン電極３２）とを備えてなる
ことを特徴とするか、或いは、
積回路装置及びその製造方法に於いては、（１）半絶縁
性化合物半導体基板（例えば半絶縁性ＧａＡｓ基板２
１）上に積層形成された一導電型化合物半導体エミッタ
・キャップ層（例えばｎ+ −ＧａＡｓエミッタ・キャッ
プ層２２）と、前記一導電型化合物半導体エミッタ・キ
ャップ層上のバイポーラ・トランジスタ領域及び高電子
移動度トランジスタ領域に積層形成された一導電型化合
物半導体エミッタ層（例えばｎ−ＧａＡｓエミッタ層２
３）と、前記一導電型化合物半導体エミッタ層上のバイ
ポーラ・トランジスタ領域及び高電子移動度トランジス
タ領域に積層形成された反対導電型化合物半導体ベース
層（例えばｐ+ −ＧａＡｓベース層２４）と、前記バイ
ポーラ・トランジスタ領域の前記反対導電型化合物半導
体ベース層上に積層形成されたノンドープ化合物半導体
コレクタ層（例えばノンドープＧａＡｓコレクタ層２５
Ａ）と、前記ノンドープ化合物半導体コレクタ層と同一
層であって且つ前記高電子移動度トランジスタ領域の前
記反対導電型化合物半導体ベース層上に積層形成された
ノンドープ化合物半導体チャネル層（例えばノンドープ
ＧａＡｓチャネル層２５Ｂ）と、前記ノンドープ化合物
半導体チャネル層上に積層形成された一導電型化合物半
導体キャリヤ供給層（例えばｎ+ −ＡｌＧａＡｓキャリ
ヤ供給層２６）と、同一膜（例えばＷＳｉ膜）からなり
前記ノンドープ化合物半導体コレクタ層上に形成された
コレクタ電極（例えばコレクタ電極２７）及び前記一導
電型化合物半導体キャリヤ供給層上に形成されたゲート
電極（例えばゲート電極２８）と、前記バイポーラ・ト
ランジスタ領域の反対導電型化合物半導体ベース層上に
形成されたベース電極（例えばＣｒＡｕベース電極２
９）と、同一膜（例えばＡｕＧｅ／Ａｕ膜）からなり前
記バイポーラ・トランジスタ領域の一導電型化合物半導
体エミッタ・キャップ層上に形成されたエミッタ電極
（例えばエミッタ電極３０）及び前記一導電型化合物半
導体キャリヤ供給層上のゲート電極を挟んで振り分け形
成されたソース電極（例えばソース電極３１）並びにド
レイン電極（例えばドレイン電極３２）とを備えてなる
ことを特徴とするか、或いは、
【００２２】（２）半絶縁性化合物半導体基板（例えば
半絶縁性ＧａＡｓ基板２１）上に一導電型化合物半導体
エミッタ・キャップ層（例えばｎ+ −ＧａＡｓエミッタ
・キャップ層２２）及び一導電型化合物半導体エミッタ
層（例えばｎ−ＧａＡｓエミッタ層２３）及び反対導電
型化合物半導体ベース層（例えばｐ+ −ＧａＡｓベース
層２４）及びノンドープ化合物半導体コレクタ層兼チャ
ネル層（例えばノンドープＧａＡｓコレクタ層兼チャネ
ル層２５）及び一導電型化合物半導体キャリヤ供給層
（例えばｎ+ −ＡｌＧａＡｓキャリヤ供給層２６）を積
層形成する工程と、次いで、高電子移動度トランジスタ
領域以外に在る一導電型化合物半導体キャリヤ供給層を
除去すると共に少なくともバイポーラ・トランジスタ領
域に在るノンドープ化合物半導体コレクタ層兼チャネル
層をキャリヤのコレクタ走行時間が最適化される厚さと
なるよう薄層化する工程と、次いで、前記バイポーラ・
トランジスタ領域のノンドープ化合物半導体コレクタ層
兼チャネル層上にコレクタ電極（例えばコレクタ電極２
７）を且つ前記一導電型化合物半導体キャリヤ供給層上
にゲート電極（例えばゲート電極２８）を同一膜（例え
ばＷＳｉ膜）で同時に形成する工程と、次いで、前記ノ
ンドープ化合物半導体コレクタ層兼チャネル層を分離し
て前記バイポーラ・トランジスタ領域ではノンドープ化
合物半導体コレクタ層（例えばノンドープＧａＡｓコレ
クタ層２５Ａ）とし且つ前記高電子移動度トランジスタ
領域ではノンドープ化合物半導体チャネル層（例えばノ
ンドープＧａＡｓチャネル層２５Ｂ）とする工程と、次
いで、前記バイポーラ・トランジスタ領域に在る反対導
電型化合物半導体ベース層上にベース電極（例えばＣｒ
Ａｕベース電極２９）を形成する工程と、次いで、前記
反対導電型化合物半導体ベース層及び一導電型化合物半
導体エミッタ層を前記バイポーラ・トランジスタ領域と
前記高電子移動度トランジスタ領域とに分離して前記一
導電型化合物半導体エミッタ・キャップ層の一部を表出
させる工程と、次いで、前記バイポーラ・トランジスタ
領域の一導電型化合物半導体エミッタ・キャップ層上に
エミッタ電極（例えばエミッタ電極３０）を且つ前記一
導電型化合物半導体キャリヤ供給層上にゲート電極を挟
んで振り分けてソース電極（例えばソース電極３１）並
びにドレイン電極（例えばドレイン電極３２）を全て同
一膜（例えばＡｕＧｅ／Ａｕ膜）で同時に形成する工程
とが含まれてなることを特徴とする。
半絶縁性ＧａＡｓ基板２１）上に一導電型化合物半導体
エミッタ・キャップ層（例えばｎ+ −ＧａＡｓエミッタ
・キャップ層２２）及び一導電型化合物半導体エミッタ
層（例えばｎ−ＧａＡｓエミッタ層２３）及び反対導電
型化合物半導体ベース層（例えばｐ+ −ＧａＡｓベース
層２４）及びノンドープ化合物半導体コレクタ層兼チャ
ネル層（例えばノンドープＧａＡｓコレクタ層兼チャネ
ル層２５）及び一導電型化合物半導体キャリヤ供給層
（例えばｎ+ −ＡｌＧａＡｓキャリヤ供給層２６）を積
層形成する工程と、次いで、高電子移動度トランジスタ
領域以外に在る一導電型化合物半導体キャリヤ供給層を
除去すると共に少なくともバイポーラ・トランジスタ領
域に在るノンドープ化合物半導体コレクタ層兼チャネル
層をキャリヤのコレクタ走行時間が最適化される厚さと
なるよう薄層化する工程と、次いで、前記バイポーラ・
トランジスタ領域のノンドープ化合物半導体コレクタ層
兼チャネル層上にコレクタ電極（例えばコレクタ電極２
７）を且つ前記一導電型化合物半導体キャリヤ供給層上
にゲート電極（例えばゲート電極２８）を同一膜（例え
ばＷＳｉ膜）で同時に形成する工程と、次いで、前記ノ
ンドープ化合物半導体コレクタ層兼チャネル層を分離し
て前記バイポーラ・トランジスタ領域ではノンドープ化
合物半導体コレクタ層（例えばノンドープＧａＡｓコレ
クタ層２５Ａ）とし且つ前記高電子移動度トランジスタ
領域ではノンドープ化合物半導体チャネル層（例えばノ
ンドープＧａＡｓチャネル層２５Ｂ）とする工程と、次
いで、前記バイポーラ・トランジスタ領域に在る反対導
電型化合物半導体ベース層上にベース電極（例えばＣｒ
Ａｕベース電極２９）を形成する工程と、次いで、前記
反対導電型化合物半導体ベース層及び一導電型化合物半
導体エミッタ層を前記バイポーラ・トランジスタ領域と
前記高電子移動度トランジスタ領域とに分離して前記一
導電型化合物半導体エミッタ・キャップ層の一部を表出
させる工程と、次いで、前記バイポーラ・トランジスタ
領域の一導電型化合物半導体エミッタ・キャップ層上に
エミッタ電極（例えばエミッタ電極３０）を且つ前記一
導電型化合物半導体キャリヤ供給層上にゲート電極を挟
んで振り分けてソース電極（例えばソース電極３１）並
びにドレイン電極（例えばドレイン電極３２）を全て同
一膜（例えばＡｕＧｅ／Ａｕ膜）で同時に形成する工程
とが含まれてなることを特徴とする。
【００２３】
【作用】前記手段を採ることに依り、本発明の混成集積
回路装置では、ＨＢＴ領域のコレクタ層とＨＥＭＴ領域
のチャネル層とを共用することができ、従って、各半導
体層の成長に選択エピタキシャル成長法を用いる必要が
ないので、微細な形状を精密に作成することが可能とな
り、従って、高集積化が容易になる。
回路装置では、ＨＢＴ領域のコレクタ層とＨＥＭＴ領域
のチャネル層とを共用することができ、従って、各半導
体層の成長に選択エピタキシャル成長法を用いる必要が
ないので、微細な形状を精密に作成することが可能とな
り、従って、高集積化が容易になる。
【００２４】また、ＨＢＴ領域のコレクタ電極とＨＥＭ
Ｔ領域のゲート電極は同一材料で同時に、そして、ＨＢ
Ｔ領域のエミッタ電極とＨＥＭＴ領域のソース電極及び
ドレイン電極は同一材料で同時にそれぞれ形成すること
が可能なので、製造工程数を少なくすることができる。
Ｔ領域のゲート電極は同一材料で同時に、そして、ＨＢ
Ｔ領域のエミッタ電極とＨＥＭＴ領域のソース電極及び
ドレイン電極は同一材料で同時にそれぞれ形成すること
が可能なので、製造工程数を少なくすることができる。
【００２５】
【実施例】図３乃至図１０は本発明一実施例を解説する
為の工程要所に於ける混成集積回路装置を表す要部切断
側面図であり、以下、これ等の図を参照しつつ詳細に説
明する。
為の工程要所に於ける混成集積回路装置を表す要部切断
側面図であり、以下、これ等の図を参照しつつ詳細に説
明する。
【００２６】図３参照 ３−（１） 例えば、分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用する
ことに依り、基板２１上にエミッタ・キャップ層２２、
エミッタ層２３、ベース層２４、コレクタ層兼チャネル
層２５、キャリヤ供給層２６を順に成長させる。尚、こ
こで適用する半導体結晶エピタキシャル成長技術として
は、有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ
ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法などに代替して良いことは云うま
でもない。
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用する
ことに依り、基板２１上にエミッタ・キャップ層２２、
エミッタ層２３、ベース層２４、コレクタ層兼チャネル
層２５、キャリヤ供給層２６を順に成長させる。尚、こ
こで適用する半導体結晶エピタキシャル成長技術として
は、有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ
ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法などに代替して良いことは云うま
でもない。
【００２７】ここで用いている基板２１及び成長させた
各半導体層に関する主要なデータを例示すると次の通り
である。 基板２１について 材料：半絶縁性ＧａＡｓ エミッタ・キャップ層２２について 材料：ｎ+ −ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：５００〔ｎｍ〕
各半導体層に関する主要なデータを例示すると次の通り
である。 基板２１について 材料：半絶縁性ＧａＡｓ エミッタ・キャップ層２２について 材料：ｎ+ −ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：５００〔ｎｍ〕
【００２８】 エミッタ層２３について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：５×１０17〔cm-3〕 厚さ：１５０〔ｎｍ〕 ベース層２４について 材料：ｐ+ −ＧａＡｓ 不純物濃度：４×１０19〔cm-3〕 厚さ：７０〔ｎｍ〕
【００２９】 コレクタ層兼チャネル層２５について 材料：ノンドープＧａＡｓ 厚さ：８００〔ｎｍ〕 キャリヤ供給層２６について 材料：ｎ+ −ＡｌＧａＡｓ 不純物濃度：１×１０18〔cm-3〕 厚さ：３００〔ｎｍ〕
【００３０】 ドーパントについて ｎ型：Ｓｉ ｐ型：Ｃ 尚、本実施例の場合、キャリヤは電子であり、従って、
キャリヤ供給層２６は電子供給層である。
キャリヤ供給層２６は電子供給層である。
【００３１】図４参照 ４−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＥＭＴ形成予定領域を覆うレジスト膜
を形成する。
ることに依り、ＨＥＭＴ形成予定領域を覆うレジスト膜
を形成する。
【００３２】４−（２） エッチャントをリン酸系エッチング液とするウエット・
エッチング法を適用することに依り、前記工程３−
（１）で形成したレジスト膜をマスクとし、キャリヤ供
給層２６の表面からコレクタ層兼チャネル層２５内に達
するエッチングを行う。このエッチングに依って、ＨＢ
Ｔ形成予定領域に残すコレクタ層兼チャネル層２５の厚
さは、キャリヤのコレクタ走行時間が最適になるように
選択するものであり、例えば４００〔ｎｍ〕とする。
エッチング法を適用することに依り、前記工程３−
（１）で形成したレジスト膜をマスクとし、キャリヤ供
給層２６の表面からコレクタ層兼チャネル層２５内に達
するエッチングを行う。このエッチングに依って、ＨＢ
Ｔ形成予定領域に残すコレクタ層兼チャネル層２５の厚
さは、キャリヤのコレクタ走行時間が最適になるように
選択するものであり、例えば４００〔ｎｍ〕とする。
【００３３】４−（３） アセトンなどレジスト剥離液中に浸漬して前記工程４−
（１）で形成したレジスト膜を除去する。
（１）で形成したレジスト膜を除去する。
【００３４】図５参照 ５−（１） スパッタリング法を適用することに依り、厚さが例えば
５００〔μｍ〕であるＷＳｉ膜を形成する。 ５−（２） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法
を適用することに依って、厚さが例えば５００〔ｎｍ〕
であるＳｉＯＮ膜を形成する。
５００〔μｍ〕であるＷＳｉ膜を形成する。 ５−（２） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法
を適用することに依って、厚さが例えば５００〔ｎｍ〕
であるＳｉＯＮ膜を形成する。
【００３５】５−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＨＦ3 とするドライ・エッチング
法を適用することに依って、前記工程５−（２）で形成
したＳｉＯＮ膜のエッチングを行って、ＨＢＴ形成予定
領域ではコレクタ電極パターンとし、また、ＨＥＭＴ形
成予定領域ではゲート電極パターンとする。 ５−（４） 前記工程５−（３）でＳｉＯＮ膜をパターン化した際に
エッチング・マスクとして用いたレジスト膜を除去す
る。
エッチング・ガスをＣＨＦ3 とするドライ・エッチング
法を適用することに依って、前記工程５−（２）で形成
したＳｉＯＮ膜のエッチングを行って、ＨＢＴ形成予定
領域ではコレクタ電極パターンとし、また、ＨＥＭＴ形
成予定領域ではゲート電極パターンとする。 ５−（４） 前記工程５−（３）でＳｉＯＮ膜をパターン化した際に
エッチング・マスクとして用いたレジスト膜を除去す
る。
【００３６】５−（５） ＣＨ4 ＋Ｏ2 の混合ガスをエッチング・ガスとするドラ
イ・エッチング法を適用することに依り、前記工程５−
（３）に於いてパターン化されたＳｉＯＮ膜をマスクと
して前記工程５−（１）で形成したＷＳｉ膜のエッチン
グを行なってＨＢＴ形成予定領域ではコレクタ電極２７
を形成し、また、ＨＥＭＴ形成予定領域ではゲート電極
２８を形成する。 ５−（６） コレクタ電極２７並びにゲート電極２８を形成する際に
マスクとして用いたＳｉＯＮ膜を除去する。
イ・エッチング法を適用することに依り、前記工程５−
（３）に於いてパターン化されたＳｉＯＮ膜をマスクと
して前記工程５−（１）で形成したＷＳｉ膜のエッチン
グを行なってＨＢＴ形成予定領域ではコレクタ電極２７
を形成し、また、ＨＥＭＴ形成予定領域ではゲート電極
２８を形成する。 ５−（６） コレクタ電極２７並びにゲート電極２８を形成する際に
マスクとして用いたＳｉＯＮ膜を除去する。
【００３７】図６参照 ６−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＥＭＴ形成予定領域を覆うレジスト膜
を形成する。
ることに依り、ＨＥＭＴ形成予定領域を覆うレジスト膜
を形成する。
【００３８】６−（２） エッチング・ガスをＣｌ系ガスとする反応性イオン・ビ
ーム・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｂｅａ
ｍ ｅｔｃｈｉｎｇ：ＲＩＢＥ）法を適用することに依
って、コレクタ電極２７並びに前記工程６−（１）で形
成したレジスト膜をマスクとし、ベース層２４の一部表
面が露出するまでコレクタ層兼チャネル層２５のエッチ
ングを行ってコレクタ層２５Ａ及びチャネル層２５Ｂを
形成する。
ーム・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｂｅａ
ｍ ｅｔｃｈｉｎｇ：ＲＩＢＥ）法を適用することに依
って、コレクタ電極２７並びに前記工程６−（１）で形
成したレジスト膜をマスクとし、ベース層２４の一部表
面が露出するまでコレクタ層兼チャネル層２５のエッチ
ングを行ってコレクタ層２５Ａ及びチャネル層２５Ｂを
形成する。
【００３９】ここでのエッチングは、Ｃｌ系ガスの流量
を６〔ｃｃｍ〕、イオン加速電圧２００〔Ｖ〕、マイク
ロ波電力１００〔Ｗ〕なる条件で行った。 ６−（３） コレクタ層兼チャネル層２５をエッチングした際にマス
クとして用いたレジスト膜を除去する。
を６〔ｃｃｍ〕、イオン加速電圧２００〔Ｖ〕、マイク
ロ波電力１００〔Ｗ〕なる条件で行った。 ６−（３） コレクタ層兼チャネル層２５をエッチングした際にマス
クとして用いたレジスト膜を除去する。
【００４０】図７参照 ７−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＢＴ形成予定領域に於けるベース電極
形成予定領域に開口をもつレジスト膜を形成する。
ることに依り、ＨＢＴ形成予定領域に於けるベース電極
形成予定領域に開口をもつレジスト膜を形成する。
【００４１】７−（２） 真空蒸着法を適用することに依り、厚さが例えば１０
〔ｎｍ〕／１５０〔ｎｍ〕であるＣｒＡｕ膜を形成す
る。 ７−（３） 前記工程７−（１）で形成したレジスト膜を溶解除去す
るリフト・オフ法を適用することに依り、前記工程７−
（２）で形成したＣｒＡｕ膜のパターニングを行ってベ
ース電極２９を形成する。
〔ｎｍ〕／１５０〔ｎｍ〕であるＣｒＡｕ膜を形成す
る。 ７−（３） 前記工程７−（１）で形成したレジスト膜を溶解除去す
るリフト・オフ法を適用することに依り、前記工程７−
（２）で形成したＣｒＡｕ膜のパターニングを行ってベ
ース電極２９を形成する。
【００４２】図８参照 ８−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＢＴ形成予定領域及びＨＥＭＴ形成予
定領域を覆うレジスト膜を形成する。
ることに依り、ＨＢＴ形成予定領域及びＨＥＭＴ形成予
定領域を覆うレジスト膜を形成する。
【００４３】８−（２） エッチング・ガスをＣｌ系ガスとするＲＩＢＥ法を適用
することに依り、前記工程８−（１）で形成したレジス
ト膜をマスクとして露出されているベース層２４の一部
表面からエミッタ・キャップ層２２の表面に達するエッ
チングを行う。
することに依り、前記工程８−（１）で形成したレジス
ト膜をマスクとして露出されているベース層２４の一部
表面からエミッタ・キャップ層２２の表面に達するエッ
チングを行う。
【００４４】図９参照 ９−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＢＴ形成予定領域に於けるコレクタ電
極形成予定領域、並びに、ＨＥＭＴ形成予定領域に於け
るソース電極及びドレイン電極各形成予定領域のそれぞ
れに開口をもつレジスト膜を形成する。
ることに依り、ＨＢＴ形成予定領域に於けるコレクタ電
極形成予定領域、並びに、ＨＥＭＴ形成予定領域に於け
るソース電極及びドレイン電極各形成予定領域のそれぞ
れに開口をもつレジスト膜を形成する。
【００４５】９−（２） 真空蒸着法を適用することに依り、厚さが例えば２０
〔ｎｍ〕／３３０〔ｎｍ〕であるＡｕＧｅ／Ａｕ膜を形
成する。
〔ｎｍ〕／３３０〔ｎｍ〕であるＡｕＧｅ／Ａｕ膜を形
成する。
【００４６】９−（３） 前記９−（１）で形成したレジスト膜を溶解除去するリ
フト・オフ法を適用することに依り、前記工程９−
（２）で形成したＡｕＧｅ／Ａｕ膜のパターニングを行
ってコレクタ電極３０、ソース電極３１、ドレイン電極
３２を形成する。これで、ＨＢＴ形成予定領域にはＨＢ
Ｔが、また、ＨＥＭＴ形成予定領域にはＨＥＭＴが完成
される。
フト・オフ法を適用することに依り、前記工程９−
（２）で形成したＡｕＧｅ／Ａｕ膜のパターニングを行
ってコレクタ電極３０、ソース電極３１、ドレイン電極
３２を形成する。これで、ＨＢＴ形成予定領域にはＨＢ
Ｔが、また、ＨＥＭＴ形成予定領域にはＨＥＭＴが完成
される。
【００４７】図１０参照 １０−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＨＢＴとＨＥＭＴとの間の素子間分離領
域形成予定部分に開口をもつレジスト膜を形成する。
ることに依り、ＨＢＴとＨＥＭＴとの間の素子間分離領
域形成予定部分に開口をもつレジスト膜を形成する。
【００４８】１０−（２） イオン注入法を適用することに依り、ドーズ量を２×１
０13〔cm-2〕、イオン加速エネルギを１５０〔ｅＶ〕と
してＯイオンの打ち込みを行ってエミッタ・キャップ層
２２の表面から基板２１内に達する素子間分離領域３３
を形成する。
０13〔cm-2〕、イオン加速エネルギを１５０〔ｅＶ〕と
してＯイオンの打ち込みを行ってエミッタ・キャップ層
２２の表面から基板２１内に達する素子間分離領域３３
を形成する。
【００４９】前記のようにして完成された混成集積回路
装置に於いては、ＨＢＴにとっては不可欠なベース層２
４、エミッタ層２３、エミッタ・キャップ層２２のそれ
ぞれがＨＥＭＴにも存在しているが、これは図１につい
て説明したように、ＨＥＭＴの動作に何等の影響も与え
ない。
装置に於いては、ＨＢＴにとっては不可欠なベース層２
４、エミッタ層２３、エミッタ・キャップ層２２のそれ
ぞれがＨＥＭＴにも存在しているが、これは図１につい
て説明したように、ＨＥＭＴの動作に何等の影響も与え
ない。
【００５０】また、コレクタ層２５ＡはＨＥＭＴ領域に
於けるチャネル層２５Ｂと共通する材料であるノンドー
プＧａＡｓを用いているが、図２について説明したよう
に、ノンドープであっても、ベース層２４を横切ったキ
ャリヤは問題なくコレクタ電極２７に流れ込むことがで
きる。
於けるチャネル層２５Ｂと共通する材料であるノンドー
プＧａＡｓを用いているが、図２について説明したよう
に、ノンドープであっても、ベース層２４を横切ったキ
ャリヤは問題なくコレクタ電極２７に流れ込むことがで
きる。
【００５１】更にまた、コレクタ電極２７はコレクタ層
２５Ａにショットキ・コンタクトしているが、ＨＢＴの
動作は、通常のバイポーラ・トランジスタと同様、電流
はコレクタ電極２７に引かれる方向に流れ、その方向は
ショットキ・バリヤが整流性を持たない方向であるから
何も問題はない。
２５Ａにショットキ・コンタクトしているが、ＨＢＴの
動作は、通常のバイポーラ・トランジスタと同様、電流
はコレクタ電極２７に引かれる方向に流れ、その方向は
ショットキ・バリヤが整流性を持たない方向であるから
何も問題はない。
【００５２】本発明に於いては、前記説明した実施例に
限られることなく、他に多くの改変を実現することがで
きる。例えば、ＨＢＴ領域に於けるエミッタ層２３の材
料をｎ−ＡｌＧａＡｓからｎ−ＧａＡｓに代替すること
で、通常のバイポーラ・トランジスタを構成しても良
い。
限られることなく、他に多くの改変を実現することがで
きる。例えば、ＨＢＴ領域に於けるエミッタ層２３の材
料をｎ−ＡｌＧａＡｓからｎ−ＧａＡｓに代替すること
で、通常のバイポーラ・トランジスタを構成しても良
い。
【００５３】また、電極と半導体層との間には、図示説
明した構成以外に例えば電極コンタクト層、スパイク防
止層、バッファ層などを適宜に介在させることは任意に
実施して良い。
明した構成以外に例えば電極コンタクト層、スパイク防
止層、バッファ層などを適宜に介在させることは任意に
実施して良い。
【００５４】
【発明の効果】本発明に依る混成集積回路装置及びその
製造方法に於いては、半絶縁性化合物半導体基板上に一
導電型化合物半導体エミッタ・キャップ層を積層形成
し、一導電型化合物半導体エミッタ・キャップ層上のバ
イポーラ・トランジスタ領域と高電子移動度トランジス
タ領域に一導電型化合物半導体エミッタ層及び反対導電
型化合物半導体ベース層を順に積層形成し、バイポーラ
・トランジスタ領域の反対導電型化合物半導体ベース層
上にノンドープ化合物半導体コレクタ層を、また、高電
子移動度トランジスタ領域の反対導電型化合物半導体ベ
ース層上にノンドープ化合物半導体コレクタ層と同一層
のノンドープ化合物半導体チャネル層をそれぞれ積層形
成し、ノンドープ化合物半導体チャネル層上に一導電型
化合物半導体キャリヤ供給層を積層形成し、前記ノンド
ープ化合物半導体コレクタ層上にはコレクタ電極を、ま
た、一導電型化合物半導体キャリヤ供給層上にはゲート
電極をそれぞれ同一膜で形成し、バイポーラ・トランジ
スタ領域の反対導電型化合物半導体ベース層上にベース
電極を形成し、前記バイポーラ・トランジスタ領域の一
導電型化合物半導体エミッタ・キャップ層上はエミッタ
電極、また、一導電型化合物半導体キャリヤ供給層上に
はゲート電極を挟んで振り分けてソース電極及びドレイ
ン電極をそれぞれ同一膜で形成する。
製造方法に於いては、半絶縁性化合物半導体基板上に一
導電型化合物半導体エミッタ・キャップ層を積層形成
し、一導電型化合物半導体エミッタ・キャップ層上のバ
イポーラ・トランジスタ領域と高電子移動度トランジス
タ領域に一導電型化合物半導体エミッタ層及び反対導電
型化合物半導体ベース層を順に積層形成し、バイポーラ
・トランジスタ領域の反対導電型化合物半導体ベース層
上にノンドープ化合物半導体コレクタ層を、また、高電
子移動度トランジスタ領域の反対導電型化合物半導体ベ
ース層上にノンドープ化合物半導体コレクタ層と同一層
のノンドープ化合物半導体チャネル層をそれぞれ積層形
成し、ノンドープ化合物半導体チャネル層上に一導電型
化合物半導体キャリヤ供給層を積層形成し、前記ノンド
ープ化合物半導体コレクタ層上にはコレクタ電極を、ま
た、一導電型化合物半導体キャリヤ供給層上にはゲート
電極をそれぞれ同一膜で形成し、バイポーラ・トランジ
スタ領域の反対導電型化合物半導体ベース層上にベース
電極を形成し、前記バイポーラ・トランジスタ領域の一
導電型化合物半導体エミッタ・キャップ層上はエミッタ
電極、また、一導電型化合物半導体キャリヤ供給層上に
はゲート電極を挟んで振り分けてソース電極及びドレイ
ン電極をそれぞれ同一膜で形成する。
【００５５】前記構成を採ることに依り、本発明の混成
集積回路装置では、ＨＢＴ領域のコレクタ層とＨＥＭＴ
領域のチャネル層とを共用することができ、従って、各
半導体層の成長に選択エピタキシャル成長法を用いる必
要がないので、微細な形状を精密に作成することが可能
となり、従って、高集積化が容易になる。
集積回路装置では、ＨＢＴ領域のコレクタ層とＨＥＭＴ
領域のチャネル層とを共用することができ、従って、各
半導体層の成長に選択エピタキシャル成長法を用いる必
要がないので、微細な形状を精密に作成することが可能
となり、従って、高集積化が容易になる。
【００５６】また、ＨＢＴ領域のコレクタ電極とＨＥＭ
Ｔ領域のゲート電極は同一材料で同時に、そして、ＨＢ
Ｔ領域のエミッタ電極とＨＥＭＴ領域のソース電極及び
ドレイン電極は同一材料で同時にそれぞれ形成すること
が可能なので、製造工程数を少なくすることができる。
Ｔ領域のゲート電極は同一材料で同時に、そして、ＨＢ
Ｔ領域のエミッタ電極とＨＥＭＴ領域のソース電極及び
ドレイン電極は同一材料で同時にそれぞれ形成すること
が可能なので、製造工程数を少なくすることができる。
【図１】本発明の原理を解説する為の混成集積回路装置
を表す要部切断側面図である。
を表す要部切断側面図である。
【図２】ｎ型、ノンドープ（ｉ型）、ｐ型の各材料を用
いた場合のコレクタ層近傍を表すエネルギ・バンド・ダ
イヤグラムである。
いた場合のコレクタ層近傍を表すエネルギ・バンド・ダ
イヤグラムである。
【図３】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図９】本発明一実施例を解説する為の工程要所に於け
る混成集積回路装置を表す要部切断側面図である。
る混成集積回路装置を表す要部切断側面図である。
【図１０】本発明一実施例を解説する為の工程要所に於
ける混成集積回路装置を表す要部切断側面図である。
ける混成集積回路装置を表す要部切断側面図である。
【図１１】従来の技術を解説する為のＨＢＴとＨＥＭＴ
の混成集積回路装置を表す要部切断側面図である。
の混成集積回路装置を表す要部切断側面図である。
２１ 基板 ２２ エミッタ・キャップ層 ２３ エミッタ層 ２４ ベース層 ２５Ａ コレクタ層 ２５Ｂ チャネル層 ２６ キャリヤ供給層 ２７ コレクタ電極 ２８ ゲート電極 ２９ ベース電極 ３０ エミッタ電極 ３１ ソース電極 ３２ ドレイン電極 ３３ 素子間分離領域
Claims (2)
- 【請求項１】半絶縁性化合物半導体基板上に積層形成さ
れた一導電型化合物半導体エミッタ・キャップ層と、 前記一導電型化合物半導体エミッタ・キャップ層上のバ
イポーラ・トランジスタ領域及び高電子移動度トランジ
スタ領域に積層形成された一導電型化合物半導体エミッ
タ層と、 前記一導電型化合物半導体エミッタ層上のバイポーラ・
トランジスタ領域及び高電子移動度トランジスタ領域に
積層形成された反対導電型化合物半導体ベース層と、 前記バイポーラ・トランジスタ領域の前記反対導電型化
合物半導体ベース層上に積層形成されたノンドープ化合
物半導体コレクタ層と、 前記ノンドープ化合物半導体コレクタ層と同一層であっ
て且つ前記高電子移動度トランジスタ領域の前記反対導
電型化合物半導体ベース層上に積層形成されたノンドー
プ化合物半導体チャネル層と、 前記ノンドープ化合物半導体チャネル層上に積層形成さ
れた一導電型化合物半導体キャリヤ供給層と、 同一膜からなり前記ノンドープ化合物半導体コレクタ層
上に形成されたコレクタ電極及び前記一導電型化合物半
導体キャリヤ供給層上に形成されたゲート電極と、 前記バイポーラ・トランジスタ領域の反対導電型化合物
半導体ベース層上に形成されたベース電極と、 同一膜からなり前記バイポーラ・トランジスタ領域の一
導電型化合物半導体エミッタ・キャップ層上に形成され
たエミッタ電極及び前記一導電型化合物半導体キャリヤ
供給層上のゲート電極を挟んで振り分け形成されたソー
ス電極並びにドレイン電極とを備えてなることを特徴と
する混成集積回路装置。 - 【請求項２】半絶縁性化合物半導体基板上に一導電型化
合物半導体エミッタ・キャップ層及び一導電型化合物半
導体エミッタ層及び反対導電型化合物半導体ベース層及
びノンドープ化合物半導体コレクタ層兼チャネル層及び
一導電型化合物半導体キャリヤ供給層を積層形成する工
程と、 次いで、高電子移動度トランジスタ領域以外に在る一導
電型化合物半導体キャリヤ供給層を除去すると共に少な
くともバイポーラ・トランジスタ領域に在るノンドープ
化合物半導体コレクタ層兼チャネル層をキャリヤのコレ
クタ走行時間が最適化される厚さとなるよう薄層化する
工程と、 次いで、前記バイポーラ・トランジスタ領域のノンドー
プ化合物半導体コレクタ層兼チャネル層上にコレクタ電
極を且つ前記一導電型化合物半導体キャリヤ供給層上に
ゲート電極を同一膜で同時に形成する工程と、 次いで、前記ノンドープ化合物半導体コレクタ層兼チャ
ネル層を分離して前記バイポーラ・トランジスタ領域で
はノンドープ化合物半導体コレクタ層とし且つ前記高電
子移動度トランジスタ領域ではノンドープ化合物半導体
チャネル層とする工程と、 次いで、前記バイポーラ・トランジスタ領域に在る反対
導電型化合物半導体ベース層上にベース電極を形成する
工程と、 次いで、前記反対導電型化合物半導体ベース層及び一導
電型化合物半導体エミッタ層を前記バイポーラ・トラン
ジスタ領域と前記高電子移動度トランジスタ領域とに分
離して前記一導電型化合物半導体エミッタ・キャップ層
の一部を表出させる工程と、 次いで、前記バイポーラ・トランジスタ領域の一導電型
化合物半導体エミッタ・キャップ層上にエミッタ電極を
且つ前記一導電型化合物半導体キャリヤ供給層上にゲー
ト電極を挟んで振り分けてソース電極並びにドレイン電
極を全て同一膜で同時に形成する工程とが含まれてなる
ことを特徴とする混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5053657A JPH06268158A (ja) | 1993-03-15 | 1993-03-15 | 混成集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5053657A JPH06268158A (ja) | 1993-03-15 | 1993-03-15 | 混成集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268158A true JPH06268158A (ja) | 1994-09-22 |
Family
ID=12948938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5053657A Withdrawn JPH06268158A (ja) | 1993-03-15 | 1993-03-15 | 混成集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120018142A (ko) * | 2009-05-26 | 2012-02-29 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 |
-
1993
- 1993-03-15 JP JP5053657A patent/JPH06268158A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120018142A (ko) * | 2009-05-26 | 2012-02-29 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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