JPH06267992A

JPH06267992A - 半導体装置およびその製造方法

Info

Publication number: JPH06267992A
Application number: JP5050390A
Authority: JP
Inventors: Takeyuki Hiruma; 健之比留間; Masamitsu Yazawa; 正光矢沢; Kazuhiro Mochizuki; 和浩望月; Masaru Miyazaki; 勝宮崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-11
Filing date: 1993-03-11
Publication date: 1994-09-22

Abstract

(57)【要約】（修正有）【目的】イオン衝撃エピタキシャル層損傷のない半導
体装置の製造方法および高集積化に有利な素子構造の半
導体装置を提供する。【構成】能動領域５と、この能動領域５と電極金属１
０，１１を接続する半導体層９とを、半導体材料の選択
成長法により形成する。電界効果トランジスタの場合、
ゲート電極８をそのゲート幅方向で絶縁膜３上まで延在
した構造とする。バイポーラトランジスタの場合、ベー
ス層を絶縁膜上まで延在した構造とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特に通信、情報処理の分
野において信号の高速処理に使用される半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】化合物半導体ＧａＡｓを用いた電界効果
トランジスタ（ＦＥＴ）は、マイクロ波領域の周波数帯
域において、Ｓｉを用いたトランジスタよりも高速な信
号処理が可能であり、現在までに衛星放送受信用の低雑
音増幅素子として普及しはじめている。また、光通信の
分野では、半導体レーザの直接変調用素子として，Ｇａ
ＡｓＦＥＴが使用されている。

【０００３】従来のＦＥＴの一例が、テクニカルダイ
ジェストインターナショナルエレクトロンデバイ
スミーチングサンフランシスコ、米国、１１月１１
日−１４日、１９８８年、６９２頁（Ｔｅｃｈｎｉｃａ
ｌｄｉｇｅｓｔｉｎｔｅｒｎａｔｉｏｎａｌｅｌ
ｅｃｔｒｏｎｄｅｖｉｃｅｓｍｅｅｔｉｎｇＳａ
ｎＦｒａｎｃｉｓｃｏ，ＵＳＡ，Ｄｅｃｅｍｂｅｒ
１１−１４，１９８８ｐ．６９２”）（以下第１の従来
技術という）に記載されている。これに記載された素子
図と説明文を基に図面化した製造工程図を図８に示す。

【０００４】図８（ａ）：半絶縁性ＧａＡｓ基板１００
上にノンドープＧａＡｓバッファ１０１、ｎ型ＧａＡｓ
チャネル１０２、ノンドープＡｌＧａＡｓ１０３，ノン
ドープＧａＡｓ１０４の順にＭＢＥ法でエピタキシャル
成長する。ノンドープＧａＡｓ１０４上にスパッタ法等
を用いてタングステンやタングステンシリサイド等の融
点の高い金属１０５を被着する。更に、フォトレジスト
パタン１０６を形成する。

【０００５】図８（ｂ）：上記フォトレジストパタン１
０６をマスクにして金属１０５を加工して、ゲート電極
１０７を形成する。このゲート電極をマスクにして、イ
オン注入により、Ｍｇ，Ｓｉを順に打ち込んでｐ型導電
層１０８、ｎ’型導電層１０９を形成する。

【０００６】図８（ｃ）：フォトレジストパタンを用い
たプロセスにより、ノンドープＧａＡｓ１０４の一部、
ノンドープＡｌＧａＡｓ１０３の一部、ｎ型ＧａＡｓチ
ャネル１０２の一部をエッチングで除去し、ここに、ｎ
型ＧａＡｓ選択成長部１１０をＭＯＣＶＤ法により形成
する。最後に、ソース電極１１３、及びドレイン電極１
１２をｎ型ＧａＡｓ選択成長部１１１上に形成する。

【０００７】従来のＦＥＴの他の例が、インスチチュー
トオブフィジクスコンファレンスシリーズナ
ンバー１２０第４章２０７頁、プロシーヂングス
オブインターナショナルシンポジウムオンガ
リウムアルセナイドアンドリレイテッドコンパウン
ド、シアトル、米国、９月９日−１２日、１９９１年
（ＩｎｓｔｉｔｕｔｅｏｆＰｈｙｓｉｃｓＣｏｎ
ｆｅｒｅｎｃｅＳｅｒｉｅｓＮｕｍｂｅｒ１２
０：Ｃｈａｐｔｅｒ４ｐ．２０７；Ｐｒｏｃｅｅ
ｄｉｎｇｓｏｆｔｈｅＥｉｇｈｔｅｅｎｔｈＩ
ｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎ
ＧａｌｌｉｕｍＡｒｓｅｎｉｄｅａｎｄＲｅｌ
ａｔｅｄＣｏｍｐｏｕｎｄｓ，Ｓｅａｔｔｌｅ，Ｕ
ＳＡ，９−１２Ｓｅｐｔｅｍｂｅｒ１９９１ｐ．
２０７）（以下第２の従来技術という）に記載されてい
る。これに記載された素子図と説明文を基に図面化した
製造工程図を図３に示す。

【０００８】図３（ａ）：半絶縁性ＩｎＰを用いた基板
２１上にＩｎＡｌＡｓバッファ２２、ＩｎＧａＡｓチャ
ネル２３、ＩｎＡｌＡｓ２４，ＩｎＧａＡｓキャップ２
５の各層を分子線エピタキシー（ＭＢＥ）法や、有機金
属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長
する。次に、フォトレジストパタン２６を形成する。

【０００９】図３（ｂ）：上記フォトレジストパタンを
マスクにして、基板上に成長したエピタキシャル膜をエ
ッチングして、メサエッチング部２７を形成する。

【００１０】図３（ｃ）：フォトレジストパタン２６を
取り除き、ＩｎＧａＡｓキャップ２５上にソース電極２
９及びドレーン電極２８をフォトリソグラフィーと金属
の蒸着とを組合せて作製する。

【００１１】図３（ｄ）：最後にゲート電極３１を金属
の蒸着とエッチングで形成する。

【００１２】また、化合物半導体素子として，バイポー
ラトランジスタが使用されている。従来のバイポーラト
ランジスタの一例が、応用物理学会応用電子物性分科
会研究報告Ｎｏ．４１９第２５頁から３０頁（昭和
６２年７月１７日）（以下第３の従来技術という）に記
載されている。これを図７により説明する。

【００１３】図７（ａ）：半絶縁性ＧａＡｓ基板７１上
にＭＢＥ法により、ｎ型ＧａＡｓ７２、ｎ型ＧａＡｓコ
レクタ層７３，ｐ型ＧａＡｓベース層７４、ｎ型ＡｌＧ
ａＡｓ７５，ｎ型ＧａＡｓ７６の順にエピタキシャル成
長する。次に、絶縁膜マスク７７をｎ型ＧａＡｓ７６上
に形成する。

【００１４】図７（ｂ）：ｎ型ＧａＡｓ７６を絶縁膜マ
スク７７の下部を残してエッチングする。次に、Ｍｇイ
オンを基板表面に一様にイオン注入する。イオン注入後
は基板を８００℃でアニールすることにより、Ｍｇイオ
ンが活性化しｐ型ベース部７８が形成される。

【００１５】図７（ｃ）：基板表面全面に絶縁膜マスク
８１を付着し、イオン注入によりＢイオンを注入する。
これにより、高抵抗部８０が形成される。

【００１６】図７（ｄ）：絶縁膜マスク８１の一部を除
去し、ｐ型ベース部７８にＡｕＺｎ電極８２を形成し、
ベース電極とする。また、絶縁膜マスク８１の一部は絶
縁膜側壁８３として残る。

【００１７】図７（ｅ）：絶縁膜マスク７７と絶縁膜側
壁８３を除去し、次に、絶縁膜マスク８５を形成しｎ型
ＧａＡｓエミッタ部７９上にＡｕＧｅＮｉ電極８４を形
成しエミッタ電極とする。

【００１８】この様にして作製したバイポーラトランジ
スタの断面模式図を図１２に示す。

【００１９】従来のバイポーラトランジスタの他の例
が、アプライド・フィジクス・レターズ、６１巻（１９
９２年）第５９２頁から５９４頁（ＡｐｐｌｉｅｄＰ
ｈｙｓｉｃｓＬｅｔｔｅｒｓ６１（１９９２）ｐ
ｐ５９２−５９４）（以下第４の従来技術という）に記
載されている。

【００２０】この従来技術には、化合物半導体ＩｎＰ基
板上にＳｉＯ₂パタンを形成し、ＳｉＯ₂パタンの開口部
のＩｎＰをエッチングで掘り、ここにヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）の能動領域を選択的に形成
する技術が記載されている。能動領域は、ガスソースＭ
ＢＥにより、ＳｉＯ₂パタン開口部内にｎ型ＩｎＰバッ
ファー層、ｎ型ＩｎＧａＡｓコレクター層、ｐ型ＩｎＧ
ａＡｓベース層、ｎ型ＩｎＧａＡｓ，ｎ型ＩｎＰ，ｎ型
ＩｎＧａＡｓエミッター層の順に選択成長させて形成す
る。その後、通常の方法で電極を形成しＨＢＴ素子構造
とする。

【００２１】

【発明が解決しようとする課題】第１の従来技術のＦＥ
Ｔにおいては、ゲート電極用の金属１０５を加工してゲ
ート電極１０７を形成する工程でゲート電極用金属１０
５の下のエピタキシャル膜に損傷（ダメージ）が入る場
合がある。特に、耐熱性のゲート電極材料であるＷＳｉ
やＷ、ないしはシリサイド化物をエピタキシャル膜上に
スパッター法で付着し、付着した電極材料をドライエッ
チングで加工する場合にダメージの程度が大きい。この
ダメージは素子を作製した後も、ゲート電極１０７の下
側に残り、素子の電流駆動能力や、利得の良さを示す相
互コンダクタンスを小さくする作用をする。従って、望
ましい素子特性が得られない。このように、第１の従来
技術のＦＥＴには、イオン衝撃によりエピタキシャル層
に損傷が生じるという製造方法上の問題が有る。

【００２２】第２の従来技術のＦＥＴは、メサエッチン
グにより素子の平面形状を定めている（図３（ｅ））。
したがって、第２の従来技術のＦＥＴには高集積化に不
向きという構造上の問題が有る。また、ゲート電極３１
の一部がメサ部２７でＩｎＧａＡｓチャネル２３と近接
する構造（図３（ｅ））となっている。図３（ｅ）のゲ
ート幅方向の断面図を図４に示す。ゲート電極３１とＩ
ｎＧａＡｓチャネル２３とは符号３２の所で近接してお
り、両者が接触した場合には接触部にリーク電流が流
れ、正常な素子特性が得られないという問題が有る。ま
た、メサ部斜面の段差部でのゲート電極３１自体の断線
の確率が極めて高いという問題も有る。さらには、ゲー
ト電極３１が基板２１と接触しているので、本従来技術
のＦＥＴを用いて集積回路を構成した場合、ゲート電極
３１に印加された電圧が基板２１にも印加され、他の素
子へ影響を与えるという問題が有る。上記集積化におけ
る高集積化および他の素子への影響の問題は、第１およ
び第２の従来技術のヘテロ接合ＦＥＴに限らず、ＭＥＳ
ＦＥＴにおいても存在する。

【００２３】また、第３の従来技術のバイポーラトラン
ジスタは、イオン注入法を使用するため（図７
（ｂ））、イオン注入後のアニール処理に伴いエピタキ
シャル膜中の不純物拡散が起こる。すなわち、エピタキ
シャル膜のドーピングプロファイルが素子設計の構造と
は異なったものになり、所望の素子特性が得られない。
このように、第３の従来技術のＦＥＴには、イオン衝撃
によりエピタキシャル層に損傷が生じるという製造方法
上の問題が有る。また、図１２のｐ型ベース部７８とそ
の直下にあるｎ型ＧａＡｓコレクタ層７３との間にｐ−
ｎ接合の界面にできる空乏層に起因する寄生容量、すな
わち、ベース・コレクタ間寄生容量部８９がある。この
部分の寄生容量は、素子の高周波特性を引き上げる際の
大きな妨げとなるので、ｐ−ｎ接合の界面の面積は小さ
い方が良いが、本従来技術の方法ではこれ以上小さくす
ることは難しい。したがって、第３の従来技術のバイポ
ーラトランジスタには寄生容量の問題ひいては高集積化
に不向きという構造上の問題が有る。

【００２４】第４の従来技術のバイポーラトランジスタ
の電極形成方法は通常の方法によるものである。通常の
方法とは、ｎ型ＩｎＧａＡｓエミッター層，ｎ型ＩｎＰ
層，ｎ型ＩｎＧａＡｓ層を除去してｐ型ＩｎＧａＡｓベ
ース層を露出させ、そこにベース電極を形成する方法と
考えるのが妥当である。この除去工程があるため、第４
の従来技術は微細化の点で不利である。したがって、第
４の従来技術のバイポーラトランジスタには高集積化に
不向きという構造上の問題が有る。

【００２５】本発明の第１の目的は、イオン衝撃により
エピタキシャル層に損傷が生じるという製造方法上の問
題のない半導体装置の製造方法を提供することにある。

【００２６】第２の目的は、高集積化に有利な素子構造
を持つ半導体装置を提供することにある。

【００２７】

【課題を解決するための手段】上記第１の目的は、能動
領域のパターンを有するマスクを用いる半導体材料の選
択成長法により能動領域を形成する工程と、この能動領
域と電極金属を接続する半導体層のパターンを有するマ
スクを用いる半導体材料の選択成長法により半導体層を
形成する工程を有する半導体装置の製造方法により達成
できる。

【００２８】また上記第２の目的は、高抵抗基板上に第
１の電界効果トランジスタと絶縁膜を並置し、第１の電
界効果トランジスタのゲート電極をそのゲート幅方向で
絶縁膜上まで延在した構造の半導体装置により達成でき
る。

【００２９】さらに上記第２の目的は、高抵抗基板上に
第１のバイポーラトランジスタと絶縁膜を並置し、第１
のバイポーラトランジスタのベース層を絶縁膜上まで延
在した構造の半導体装置により達成できる。

【００３０】ここで、能動領域とは半導体素子本来の動
作が行われる場所を指し、電界効果トランジスタではチ
ャネルの部分がこれに相当し、バイポーラトランジスタ
ではエミッタ，ベース，コレクタ領域がこれに相当す
る。また、ソース，ドレーンコンタクト層やエミッタ，
ベース，コレクタ引出し層が、能動領域と電極金属を接
続する半導体層に相当する。

【００３１】

【作用】本発明の作用を、具体例により説明する。

【００３２】ＭＯＣＶＤ法による選択成長を使用したＦ
ＥＴの製造工程を図２に示す。

【００３３】図２（ａ）：基板１上に絶縁膜であるＳｉ
Ｏ₂とＳｉＮを順に積層し、次に、フォトリソグラフィ
ーにより上記ＳｉＯ₂とＳｉＮをマスクパタン２，３化
する。

【００３４】図２（ｂ）：ＭＯＣＶＤ法により、ＳｉＯ
₂マスク２とＳｉＮマスク３の開口部１２にＧａＡｓバ
ファー層４、ＧａＡｓチャネル５、ＡｌＧａＡｓ６，Ｇ
ａＡｓキャップ７の順に選択的に成長する。

【００３５】図２（ｃ）：最上部に金属を付着し、付着
した金属をフォトリソグラフィーとエッチングにより加
工し、ゲート電極８を形成する。この時、ゲート電極８
はＭＯＣＶＤ法で成長した選択成長層４、５、６、７を
完全に覆い、かつ、ＳｉＮマスク３の端部も覆うように
する。

【００３６】図２（ｄ）：ゲート電極８をマスクにし
て、ＳｉＯ₂マスク２およびＳｉＮマスク３を加工す
る。

【００３７】図２（ｅ）：ウエットエッチングにより、
ゲート電極８の下に残っているＳｉＯ₂マスク２を除去
する。ＳｉＮマスク３は残しておく。

【００３８】図２（ｆ）：ＭＯＣＶＤ法によりＧａＡｓ
９を選択的に成長し、ドレーンコンタクト層とソースコ
ンタクト層を形成する。次に、これらの層上に各々ドレ
ーン電極１０とソース電極１１を形成することにより所
望のＦＥＴが完成する。本実施例のＦＥＴの斜視図を図
１に示す。

【００３９】本発明は能動領域とこの能動領域と電極金
属を接続する半導体層の選択成長を各々のパターンを有
するマスクを用いて行うので、本実施例から明らかなよ
うに、ゲート電極８を形成のための金属材加工の際に、
加工部が選択成長用のマスク材３の上に来るようにする
ことが可能であり（図２（ｃ））、イオン衝撃によるゲ
ート電極直下のエピタキシャル層の損傷の発生を防ぐこ
とができる。

【００４０】また、本実施例のゲート電極８の形状を詳
細に示す斜視図を図９（ａ）に、ゲート幅方向（Ａ−Ｂ
方向）の断面図を図９（ｂ）に示す。図９（ａ）（ｂ）
から明らかなように、本発明の電界効果トランジスタに
はメサ部がなく、ゲート電極８はそのゲート幅方向で能
動領域とほぼ同じ高さの絶縁膜上にありプレーナ化され
ているので、集積回路の高集積化に有利である。絶縁膜
で電界効果トランジスタ全体を平面的に囲むことによ
り、絶縁膜を集積回路におけるＦＥＴ相互のアイソレー
ションとして使用できる。さらには、図９（ｂ）に示し
た断面図から明らかなように、ゲート電極８とＧａＡｓ
チャネル５とは電気的に接触しない。従って、ゲート電
極８とＧａＡｓチャネルとの間にリーク電流が生じな
い。

【００４１】次に、ＭＯＣＶＤ法による選択成長を使用
したバイポーラトランジスタの製造工程を図５に示す。

【００４２】図５（ａ）：半絶縁性ＧａＡｓ基板４１上
にＳｉＮパタン４２を形成しパタン開口部にＭＯＣＶＤ
法によりｎ型ＧａＡｓコレクタコンタクト層４３を選択
成長する。次に、再びＳｉＮパタン４４を形成しパタン
開口部にｎ型ＧａＡｓコレクタ層４５、ｐ型ＡｌＧａＡ
ｓベース層４６の順にＭＯＣＶＤ法で選択成長する。こ
こで、ｐ型ＡｌＧａＡｓベース層４６は上半分がＳｉＮ
パタン４４の縁に乗り上げて横方向に成長するようにす
る。

【００４３】図５（ｂ）：更にＳｉＯ₂パタン４７を形
成し、パタン開口部にｎ型ＡｌＧａＡｓエミッタ層４
８、ｎ型ＧａＡｓ層４９、ｎ型ＩｎＧａＡｓコンタクト
層５０をＭＯＣＶＤにより選択成長する。この場合に
も、ｎ型ＩｎＧａＡｓコンタクト層５０はＳｉＯ₂パタ
ン４７の開口部の縁に乗り上げて横方向に成長させる。

【００４４】図５（ｃ）：ＳｉＯ₂パタン４７をエッチ
ングで除去し、次に、ＳｉＮパタン５１を形成する。Ｓ
ｉＮパタン５１の開口部にｐ型ＧａＡｓベース引き出し
部５２をＭＯＣＶＤにより選択成長する。次に、Ａｕ／
Ｚｎを真空蒸着してベース電極５７を形成する。

【００４５】図５（ｄ）：ＳｉＯ₂パタン５３、ＳｉＮ
パタン５１及び４７の開口部にｎ型ＧａＡｓコレクタ引
き出し部５４をＭＯＣＶＤにより選択成長する。

【００４６】図５（ｅ）：ＳｉＯ₂パタン５３、ＳｉＮ
パタン５１の内ｎ型ＩｎＧａＡｓコンタクト層５０の上
部にフォトレジストパタンにより開口部を設け、ＳｉＯ
₂パタン５８とする。表面に露出した半導体部ｎ型Ｉｎ
ＧａＡｓエミッタコンタクト層５０、ｎ型ＧａＡｓコレ
クタ引き出し部５４上にＡｕ／Ｇｅからなる金属を蒸着
して、エミッタ電極５５、コレクタ電極５６を形成す
る。

【００４７】本発明は、本実施例から明らかなように、
能動領域とこの能動領域と電極金属を接続する半導体層
を選択成長により形成する。このように、イオン注入法
を使用しないので、イオン注入後のアニール処理が不用
になる。従って、アニール処理に伴うエピタキシャル膜
中の不純物拡散をなくすことができ、イオン衝撃による
能動領域のエピタキシャル層の損傷の発生を防ぐことが
できる。

【００４８】また、選択成長法を使用することにより、
ベース層４６の面積を小さくできるので高集積化に有利
である。

【００４９】また、ベース層４６を絶縁膜４４上まで延
在させて、この部分をベース引出し層の一部としている
ので、ベース層の能動領域部分の上部を除去せずにベー
ス引出し層を形成することができ、高集積化に有利であ
る。さらには、ベース層４６とコレクタコンタクト層４
３との間に絶縁膜４４が存在する構造となり、ベース層
４６とコレクタコンタクト層４３との間のｐ−ｎ接合の
界面にできる空乏層に起因する寄生容量もない。従っ
て、図１２にて説明した従来のバイポーラトランジスタ
の課題であるベース・コレクタ間寄生容量部を大幅に減
らすことができる。

【００５０】

【実施例】本発明の基本になるＭＯＣＶＤ法による選択
成長の特性を図１３にて説明する。図１３はＧａＡｓ／
ＡｌＧａＡｓ選択成長部付近の断面構造を結晶面方位が
相異なる方向から見た模式図である。図１３（ａ）は結
晶面方位が［１，１，０］方向から見た断面図であり、
図１３（ｂ）は結晶面方位が［１，−１，０］方向から
見た断面図である。図で１６０は基板であり、例えばＧ
ａＡｓを用いる。基板１６０上にＳｉＯ₂パタン１６１
を形成した後、ＭＯＣＶＤ法にて例えば、ＡｌＧａＡｓ
１６１，ＧａＡｓ１６３，ＡｌＧａＡｓ１６４，ＧａＡ
ｓ１６５の順に結晶成長する。結晶成長の過程で用いる
原料ガスをIII族原料ガスとしてトリメチルガリウム
（ＴＭＧ），トリメチルアルミニウム（ＴＭＡ），及び
Ｖ族原料ガスとしてアルシン（ＡｓＨ₃）とした場合、
Ｖ族原料ガスとIII族原料ガスの供給比Ｖ／IIIが例えば
３０以上で結晶成長の温度が５００℃から７００℃の範
囲にある時は図１３（ａ），（ｂ）に示した様な断面形
状の異なる結晶成長が実現できる。

【００５１】以下、実施例を用いて本発明を詳細に説明
する。

【００５２】実施例１本発明の実施例１のＧａＡｓ／ＡｌＧａＡｓヘテロ接合
ＦＥＴを図２により説明する。

【００５３】図２（ａ）：半絶縁性ＧａＡｓ基板１上に
ＣＶＤ法により、ＳｉＯ₂，ＳｉＮの膜を順にそれぞれ
２００ｎｍ，および１００ｎｍ堆積させる。次に、フォ
トリソグラフィーとエッチングによりＳｉＯ₂，ＳｉＮ
の膜にパターンを形成する。

【００５４】図２（ｂ）：ＳｉＯ₂，ＳｉＮのパターン
２、３の開口部（幅３００ｎｍ，長さ１０μｍ）１２に
ＭＯＣＶＤ法によりＧａＡｓバッファー層（１５０ｎ
ｍ）４，ＧａＡｓチャネル（１５ｎｍ）５，ＡｌＧａＡ
ｓ（１５ｎｍ）６，ＧａＡｓキャップ層（１０ｎｍ）７
を選択成長する。選択成長の際、ＧａＡｓの成長にはト
リメチルガリウム（（ＣＨ₃）₃Ｇａ：ＴＭＧ）とアルシ
ン（ＡｓＨ₃）を原料ガスに用い、ＡｌＧａＡｓの成長
には、ＴＭＧ、ＡｓＨ₃、およびトリメチルアルミニウ
ム（（ＣＨ₃）₃Ａｌ：ＴＭＡ）を原料ガスとして用い
た。また、ＧａＡｓチャネル用のドーピング原料には、
ジシラン（Ｓｉ₂Ｈ₆）を用いた。これらの原料ガスは、
水素をキャリヤガスとして原料容器より成長室へ流量制
御して搬送した。選択成長は、６００から７００℃の範
囲でおこなった。ＡｌＧａＡｓ１２６は元素組成がＡ
ｌ：０．３，Ｇａ：０．７，Ａｓ：１．０を簡略化して
示してある。また、ＧａＡｓチャネル５におけるＳｉの
ドーピング濃度は約３ｘ１０¹⁸／ｃｍ³である。

【００５５】図２（ｃ）：次に、真空蒸着法により、基
板上にＡｌを付着し、フォトリソグラフィーとドライエ
ッチング法により、Ａｌのゲート電極８を形成する。こ
こで、Ａｌのゲート電極８は幅４００ｎｍであり、選択
成長の開口部１２よりもその幅が端部で５０ｎｍ広くと
ってある。

【００５６】図２（ｄ）：Ａｌのゲート電極８をマスク
にして絶縁膜ＳｉＯ₂２，ＳｉＮ３の一部をドライエッ
チングで除去する。

【００５７】図２（ｅ）：ゲート電極８の下に残った絶
縁膜ＳｉＯ₂２，ＳｉＮ３の内、ＳｉＯ₂２のみをウエッ
トエッチングで除去する。ウエットエッチングには、Ｓ
ｉＮよりもＳｉＯ₂の方が約６倍のエッチング速度を持
つフッ酸系のエッチング液を用いた。

【００５８】図２（ｆ）：再びＭＯＣＶＤ法により、ソ
ースおよびドレーン領域となるｎ型ＧａＡｓ９を選択成
長する。選択成長は温度５００から６００℃の範囲で行
ない、ｎ型ＧａＡｓにはＳｉ₂Ｈ₆をドーピング原料とし
て添加し、キャリヤ濃度は約３ｘ１０¹⁸／ｃｍ³であ
る。

【００５９】その後、図１に示すように、ｎ型ＧａＡｓ
９上にＡｕ／Ｇｅ／Ｎｉの金属電極部を真空蒸着と過熱
合金化処理で形成し、ドレーン電極１０、ソース電極１
１とする。なお、ソースおよびドレーン領域となる選択
成長層には、Ａｓをドープしてｎ型にしたＧｅを用いて
もよい。このような構造の選択成長部を、ソースおよび
ドレーン領域に採用することにより、ソース部の電気抵
抗を大幅に低減でき、素子の駆動能力を高めることがで
きる。

【００６０】本実施例によるＧａＡｓチャネルＦＥＴと
図３および図４にて説明した従来構造のＧａＡｓチャネ
ルＦＥＴとで作製したゲート長０．３μｍ，ゲート幅１
０μｍの製品素子１万個でゲート電極部のリーク電流発
生素子数を比較すると以下のようになった。

【００６１】すなわち、本実施例によれば製品の不良個数を大幅に減
らすことができる。

【００６２】次に、本実施例のＧａＡｓチャネルＦＥＴ
と図８に示した従来のＧａＡｓＦＥＴ（ゲート電極の加
工時にエピタキシャル膜にダメージが発生しやすい工程
を経た素子）とで製品素子１万個でゲート耐圧と相互コ
ンダクタンスを比較した。

【００６３】ゲート耐圧相互コンダクタンス（単位：ボルト）（単位：ミリシーメンス／ミリメートル）本実施例のＦＥＴ：５から７６００から８００従来のＦＥＴ：３から５３００から４５０以上のように本発明のＦＥＴによれば耐圧が高く、かつ
大きい電流駆動能力を有するＦＥＴを作製することがで
きる。

【００６４】本実施例の更なる特徴は素子構造のプレー
ナ化による高集積化が可能という点にある。これは素子
間の電気的分離にメサエッチングを採用していた従来の
ＩＣに比較して素子間配線の段ぎれ不良が大幅に減少す
る結果を生んだ。以下に示す結果はＦＥＴ素子数１０万
個を有する２万ゲートの論理集積回路の製品１０００個
について素子間配線の段ぎれ不良個所を比較したもので
ある。

【００６５】素子間配線の段ぎれ不良個所本実施例のＩＣ：２個所従来のＩＣ：７６個所実施例２本発明の実施例２のＩｎＧａＡｓチャネルＦＥＴを図１
０により説明する。

【００６６】図１０（ａ）：半絶縁性ＧａＡｓ基板１２
０上にＳｉＯ₂マスク（２００ｎｍ）１２１、ＳｉＮマ
スク（１００ｎｍ）１２２を形成する。この時形成され
たマスク開口部１２３は幅３００ｎｍ，長さ１０μｍで
ある。

【００６７】図１０（ｂ）：ＭＯＣＶＤ法による選択成
長でマスク開口部１２３にＧａＡｓバッファー層（１５
０ｎｍ）１２４，ＩｎＧａＡｓチャネル（５ｎｍ）１２
５，ＡｌＧａＡｓ（２０ｎｍ）１２６，ＧａＡｓキャッ
プ（１０ｎｍ）１２７を順に成長する。ここで、ＩｎＧ
ａＡｓチャネル１２５の元素組成はＩｎ：０．２，Ｇ
ａ：０．８，Ａｓ：１．０を簡略化して示してある。ま
た、チャネルにはＳｉをドープしてあり、その濃度は約
１ｘ１０¹⁹／ｃｍ³である。選択成長の温度は６５０℃
でおこない、Ｉｎの原料には、トリメチルインジウム
（（ＣＨ₃）₃Ｉｎ：ＴＭＩ）を用いた。

【００６８】図１０（ｃ）から図１０（ｅ）までの工程
は実施例１と同様である。

【００６９】図１０（ｆ）：再びＭＯＣＶＤにより、ｎ
型ＧａＡｓ１３１を選択成長する。選択成長は５００℃
で行った。ｎ型ＧａＡｓ１３１上にソース電極１３２、
ドレーン電極１３３を形成して所望のＦＥＴができる。

【００７０】実施例３本発明の実施例３のＩｎＰに格子整合するＩｎＧａＡｓ
チャネルＦＥＴを図１１により説明する。

【００７１】図１１（ａ）：ＩｎＰ基板を用いて、実施
例２と同様にＳｉＯ₂マスク（２００ｎｍ）１４１、Ｓ
ｉＮマスク（１００ｎｍ）１４２を形成する。

【００７２】図１１（ｂ）：マスク開口部１４３にＩｎ
Ｐバッファー層（１５０ｎｍ）１４４、ＩｎＧａＡｓチ
ャネル（１５ｎｍ）１４５、ＩｎＡｌＡｓ（３０ｎｍ）
１４６，ＧａＡｓキャップ（１０ｎｍ）１４７の順にＭ
ＯＣＶＤ法で選択成長する。ここで、ＩｎＰのＰ原料に
はＰＨ₃を使用した。選択成長の温度は６００℃であ
る。

【００７３】図１１（ｃ）から（ｅ）までは前記実施例
１、２と同じである。

【００７４】図１１（ｆ）：ＩｎＰ選択成長部１５１を
二回目のＭＯＣＶＤで成長する。更に、ソース電極１５
２、ドレーン電極１５３を形成してＦＥＴが完成する。

【００７５】実施例４本発明の実施例４のＧａＡｓ／ＡｌＧａＡｓ系ＨＥＭＴ
を図１５により説明する。

【００７６】図１５では、素子が完成した後の断面構造
図を示してある。選択成長による結晶成長の工程は実施
例１から３に示したものとほぼ同じである。ここでは、
トランジスタのチャネルに二次元電子ガスを用いてい
る。

【００７７】半絶縁性ＧａＡｓ基板２６０上に絶縁膜パ
タンを利用して、ＧａＡｓ／ＡｌＧａＡｓ多重層２６１
を３００ｎｍ、ノンドープＧａＡｓ２６２を２００ｎ
ｍ，ノンドープＡｌＧａＡｓ２６５を１０ｎｍ，ｎ型Ａ
ｌＧａＡｓ２６６を１００ｎｍ，ノンドープＧａＡｓ２
６７を１０ｎｍの順に選択的に結晶成長する。

【００７８】次に、ゲート電極２７３を形成し、二回目
の結晶成長でソース及びドレイン部のｎ型ＧａＡｓ２７
０を選択的に成長する。

【００７９】その後、ソース電極２７１、ドレイン電極
２７２を形成してＨＥＭＴが完成する。

【００８０】ここで、二次元電子ガス２６３のシート濃
度は１ｘ１０¹²／ｃｍ²であり、チャネル長は１００ｎ
ｍである。ドレイン電圧１ボルトで素子を動作させ、１
１ＧＨｚにおける雑音指数０．５デシベルを得た。

【００８１】上記実施例１、２、３、４では、それぞれ
ＩｎＧａＡｓチャネル、ＧａＡｓチャネルＦＥＴの作製
工程を説明した。用いる結晶材料としては上記実施例に
示した材料の他に、次の様な材料を選ぶこともできる。

【００８２】（１）ＧａＡｓ基板を用いた場合、チャネ
ルを含む上下の選択成長層にＧａＡｓバッファー、Ｇａ
Ａｓチャネル、ＩｎＧａＰまたはＩｎＡｌＧａＰキャッ
プを用い、ソース、ドレイン部の選択成長層にはＧａＡ
ｓまたはＩｎＧａＡｓを用いる。（２）ＧａＡｓ基板を
用いた場合、チャネルを含む上下の選択成長層にＧａＡ
ｓバッファー、ＩｎＡｓチャネル、ＧａＡｓキャップを
用い、ソース、ドレイン部の選択成長層にはＧａＡｓ，
または、ＩｎＧａＡｓとＧａＡｓの順次積層構造を用い
る。この場合、ＩｎＡｓチャネルの厚さは１０ｎｍ程度
以下であればＧａＡｓとＩｎＡｓの格子定数の差による
結晶歪や、結晶転位から生じる素子特性の劣化を無視で
きる程度に抑えることができる。なお、ＩｎＡｓチャネ
ルのかわりにＩｎＳｂチャネルを用いてもよい。

【００８３】実施例５本発明の実施例５のバイポーラトランジスタを図５によ
り説明する。

【００８４】図５（ａ）：半絶縁性ＧａＡｓ基板４１上
にＳｉＮパタン４２を形成しパタン開口部にＭＯＣＶＤ
法によりｎ型ＧａＡｓ４３を選択成長する。この時、Ｓ
ｉＯ₂は厚さ０．５μｍであり、ｎ型ＧａＡｓ４３の厚
さもほぼ同じ厚さの０．５μｍである。次に、再びＳｉ
Ｎパタン４４を形成しパタン開口部にｎ型ＧａＡｓコレ
クタ層４５、ｐ型ＡｌＧａＡｓベース層４６の順にＭＯ
ＣＶＤ法で選択成長する。ここで、ＳｉＮパタン４４の
厚みは０．３μｍであり、ｎ型ＧａＡｓコレクタ層４５
は０．２５μｍ、ｐ型ＡｌＧａＡｓベース層４６は０．
１μｍである。従って、ｐ型ＡｌＧａＡｓベース層４６
は上半分がＳｉＮパタン４４の縁に乗り上げて成長す
る。

【００８５】図５（ｂ）：更にＳｉＯ₂パタン（厚さ２
５０ｎｍ）４７を形成し、パタン開口部にｎ型ＡｌＧａ
Ａｓエミッタ層４８を厚さ５０ｎｍ、ｎ型ＧａＡｓ層４
９を厚さ１００ｎｍ、ｎ型ＩｎＧａＡｓエミッタコンタ
クト層５０を厚さ２００ｎｍＭＯＣＶＤにより選択成長
する。この場合にも、ｎ型ＩｎＧａＡｓエミッタコンタ
クト層５０はＳｉＯ₂パタン４７の開口部の縁に乗り上
げて成長する。

【００８６】図５（ｃ）：ＳｉＯ₂パタン４７をエッチ
ングで除去し、次に、ＳｉＮパタン５１を形成する。Ｓ
ｉＮパタン５１の開口部にｐ型ＧａＡｓベース引出し層
５２をＭＯＣＶＤにより選択成長する。次に、Ａｕ／Ｚ
ｎを真空蒸着してベース電極５７を形成する。

【００８７】図５（ｄ）：ＳｉＯ₂パタン５３、ＳｉＮ
パタン５１及び４７の開口部にｎ型ＧａＡｓコレクタ引
出し層５４をＭＯＣＶＤにより選択成長する。

【００８８】図５（ｅ）：ＳｉＯ₂パタン５３、ＳｉＮ
パタン５１の内ｎ型ＩｎＧａＡｓエミッタコンタクト層
５０の上部にフォトレジストパタンにより開口部を設
け、ＳｉＯ₂パタン５８とする。次に、表面に露出した
ｎ型ＩｎＧａＡｓエミッタコンタクト層５０およびｎ型
ＧａＡｓコレクタ引出し層５４上にＡｕ／Ｇｅからなる
金属を蒸着して、各々エミッタ電極５５、コレクタ電極
５６を形成する。

【００８９】図６はかかる工程にて作製したバイポーラ
トランジスタの平面図である。図６でコレクタ電極は６
１、ベース電極は５７、エミッタ電極は６３である。

【００９０】また、本実施例によれば、バイポーラトラ
ンジスタにおいて、寄生容量の小さい、従って高速動作
に適した素子構造が実現できる。以下にバイポーラトラ
ンジスタの高速性の指標となる最大発振周波数（ｆｍａ
ｘ）の値を図５に示した本実施例による構造と図７に示
した従来構造とで比較して示す。

【００９１】最大発振周波数（ｆｍａｘ）（単位：ギガヘルツ）本実施例の素子：１５０から１８０従来の素子：７０から１００なお、本実施例で示した結晶材料の他に以下に示す結晶
の組合せを基本として素子を作製することもできる。

【００９２】（１）基板；ＧａＡｓ，コレクタ層；Ｇａ
Ａｓ，ベース層；ＧａＡｓ，エミッタ層；ＩｎＧａＰ、
コンタクト層；ＩｎＧａＡｓ．（２）基板；ＩｎＰ，コレクタ層；ＩｎＧａＡｓまたは
ＩｎＰ，ベース層；ＩｎＧａＡｓ，エミッタ層；ＩｎＡ
ｌＡｓ，コンタクト層；ＩｎＧａＡｓ。

【００９３】（３）基板；ＧａＡｓ，コレクタ層；Ｇａ
Ａｓ，ベース層；Ｇｅ，エミッタ層；ＧａＡｓ。

【００９４】（４）基板；ＧａＡｓ，コレクタ層；Ｇａ
Ａｓ，ベース層；ＩｎＧａＡｓ，エミッタ層；ＧａＡｓ
またはＡｌＧａＡｓ，コンタクト層；ＧａＡｓまたはＩ
ｎＧａＡｓ。

【００９５】また、基板上のコレクタ層、ベース層、エ
ミッタ層の積層順序は、エミッタ層、ベース層、コレク
タ層の順序でもよいことは云うまでもない。

【００９６】実施例６本発明の実施例６のゲート金属の形成にタングステンの
選択成長を利用したＦＥＴを図１４により説明する。

【００９７】図１４（ａ）：半絶縁性ＧａＡｓ基板１２
０上にＳｉＯ₂マスク１２１、ＳｉＮマスク１２２の順
にＣＶＤ法で形成し、マスク開口部１２３を設ける。

【００９８】図１４（ｂ）：図１０（ｂ）と同様な手順
でマスク開口部１２３にＧａＡｓバッファー層１２４、
ＩｎＧａＡｓチャネル１２５、ＡｌＧａＡｓ１２６，Ｇ
ａＡｓキャップ１２７をＭＯＣＶＤ法にて選択成長す
る。次に、Ｓｉ１７０をＧａＡｓキャップ１２７上に選
択成長する。Ｓｉ１７０の選択成長には、ＳｉＣｌ
₄や、ＳｉＣｌ₂Ｈ₂，等の塩素を含むＳｉ原料、ないし
は、Ｓｉ₂Ｈ₆，やＳｉＨ₄のようなＳｉの水素化物を用
いる。また、成長したＳｉ膜に導電性を持たせるため、
リンをホスフィン（ＰＨ₃）として添加する。

【００９９】次に、タングステンのＣＶＤ法により、Ｓ
ｉ１７０上にのみ選択的にタングステン１７１を成長さ
せる。ここで、ＳｉＮマスク１２２よりも上に成長した
タングステンは横方向にも成長する。

【０１００】図１４（ｃ）：タングステン選択成長部１
７１をマスクにして、ＳｉＯ₂マスク１２１及びＳｉＮ
マスク１２２の一部をドライエッチングで除去し、Ｓｉ
Ｏ₂マスク１７２及びＳｉＮマスク１７３を形成する。

【０１０１】図１４（ｄ）：ＳｉＯ₂マスク１７２をウ
エットエッチングで除去する。

【０１０２】図１４（ｅ）：ＭＯＣＶＤによりＧａＡｓ
選択成長部１７４を形成する。

【０１０３】次に、ドレーン電極１７５、ソース電極１
７６をＧａＡｓ選択成長部１７４上に形成してＦＥＴが
完成する。

【０１０４】実施例７本発明の実施例７のインバータ回路を有する集積回路
（ＩＣ）を図１６により説明する。

【０１０５】インバータ回路の断面図を図１６（ａ）と
回路構成図を図１６（ｂ）に示す。図１６（ａ）：基板１９０上に形成されたエンハンスメ
ント型ＦＥＴ（ＥＦＥＴ）とデイップレッション型ＦＥ
Ｔ（ＤＦＥＴ）は前述の実施例１で述べたＦＥＴの構造
と基本的には同じ構成である。本実施例ではＧａＡｓチ
ャネル１９５と１９６の厚みが異なっており、ＥＦＥＴ
はＤＦＥＴよりもチャネル厚さが薄い。チャネル部の厚
さの制御には、ＭＯＣＶＤによるチャネル部の選択成長
で開口部の寸法Ｌａ，Ｌｂを図１６（ａ）に示す様にＬ
ａの方をＬｂよりも大きくとる。Ｌａとして例えば、５
００ナノメートルの時、Ｌｂは２５０ナノメートルにす
と、ＥＦＥＴではＧａＡｓチャネル部の厚さが１５ナノ
メートルとなり、ＤＦＥＴではＧａＡｓチャネル部の厚
みが３０ナノメートルとなる。この場合、ＥＦＥＴとＤ
ＦＥＴのチャネル部のエピタキシャル膜は選択成長で同
時に成長することができる。

【０１０６】図１６（ｂ）：ＥＦＥＴとＤＦＥＴから構
成されるインバータ回路の基本構成単位を第１段目、第
２段目として示す。第１段目で、Ｖｄｄは電源電圧を示
し、ＶｉｎはＥＦＥＴへの入力電圧、Ｖｏｕｔは第１段
目インバータからの出力電圧を示す。

【０１０７】実施例８本発明の実施例８のインバータ回路を有する集積回路
（ＩＣ）のパターンレイアウトを図１８により説明す
る。

【０１０８】本実施例では、インバータ回路を構成する
ＤＦＥＴとＥＦＥＴをゲートの向きを互いに直角となる
ように配置することにより、ＤＦＥＴとＥＦＥＴの配置
は全体として正方形のパターンになる。

【０１０９】本実施例のこのような配置は、本発明の選
択成長を利用すれば、ＦＥＴのゲート電極の向きがオリ
エンテーションフラットに平行な場合と垂直な場合と
で、閾値電圧等素子の特性に差がないことを見出したこ
とに基づいている。

【０１１０】ここで、本実施例のパターンの縦と横の寸
法をそれぞれＬ３，Ｌ４とすると、Ｌ３＝Ｌ４＝１０μ
ｍとなり、面積は１００μｍ²となる。

【０１１１】一方、従来の化合物半導体集積回路におけ
るインバータ回路のパターン配置を図１７に示す。イン
バータ回路を構成するＤＦＥＴとＥＦＥＴは、そのゲー
トの幅方向が互いに平行になるように、かつ、ウエハ
（基板）上でオリエンテーションフラットに平行になる
ように配置されている。ここで、化合物半導体ＧａＡ
ｓ，ＩｎＰ等の基板ではこのオリエンテーションフラッ
トの方向が図１３に示す［−１，１，０］方向（また
は、［１，−１，０］方向）に平行な方向と一致する。
このように、従来の化合物半導体集積回路におけるイ
ンバータ回路のＤＦＥＴとＥＦＥＴのパターン配置は、
互いのゲートの向きが平行になっているため、ＤＦＥＴ
とＥＦＥＴの配置の自由度がなく、両ＦＥＴ全体として
のパターン面積を意図的に小さくすることは不可能であ
った。

【０１１２】従来パターンの縦と横の寸法Ｌ１，Ｌ２
は，Ｌ１＝１０μｍ，Ｌ２＝１５μｍとなり、面積は１
５０μｍ²となる。

【０１１３】従って、本実施例によりパターンの面積が
約３分の２になる。これにより、集積回路におけるイン
バータ回路のＤＦＥＴとＥＦＥＴはゲート電極の向きが
互いに直角とすることができ、従って、素子面積の縮小
が可能となる。

【０１１４】実施例９本発明の実施例９のＦＥＴを含むメモリーＩＣのパター
ンレイアウトを図１９により説明する。図１９で、チャ
ネル層領域２２０はｎ型ＧａＡｓ，または、ｎ型ＩｎＧ
ａＡｓを含む層を基板上に選択的に結晶成長した部分で
あり、その上に、ゲート電極パタンが形成してある。ゲ
ート電極２２３、２２４、２２５は基板のオリエンテー
ションフラットの方向に対して必ずしも平行でなく、斜
め、あるいは直角に折り曲げた部分を有する。従来のメ
モリーＩＣでは、ゲート電極は、折り曲げた部分を持た
なかったのに対して、本発明の選択成長を採用すること
により、ゲート電極を折り曲げても、素子の特性に不都
合がないことがわかり、レイアウト面積を約２０％縮小
できた。

【０１１５】実施例１０集積回路（ＩＣ）の実施例として、ＩＣ内の素子間距
離、あるいは、アイソレーション間隔について、本発明
と従来法との違いを詳細に説明する。図２０は従来のＦ
ＥＴを使ったＩＣの一部分を示す。また、図２１は本発
明のＦＥＴを使ったＩＣの実施例、図２２は本発明のＨ
ＢＴを使ったＩＣの実施例を示す。

【０１１６】図２０で、（ａ）は二つのＦＥＴ１とＦＥ
Ｔ２の平面図、（ｂ）はその断面図である。図２０
（ａ）で二つのＦＥＴのチャネル層２３７はメサエッチ
ング部２３０により示した段差で互いに分離してある。
ここでは、この分離した距離をアイソレーション間隔と
呼ぶ。ゲート電極２３２はこのメサエッチング部の段差
にかかっており、その断面のようすは同図（ｂ）にて示
されている。ゲート電極はメサエッチングの段差部で金
属パタンに形状不整や切断などの不良を発生しやすい。
また、ＦＥＴ１のゲート電極にバイアス電圧を印加した
時、バッファー層２３６や基板２３５を通してＦＥＴ２
の電圧対電流特性が影響を受け、望ましい素子特性が得
られない等の課題がある。そのため、従来のＩＣのアイ
ソレーション間隔Ｌ１は３０μｍ以上確保する必要があ
った。

【０１１７】次に、ＦＥＴを使った本発明のＩＣの実施
例を図２１により説明する。図２１はＩＣの断面構造の
一部分を示しており、二つのＦＥＴ１とＦＥＴ２はアイ
ソレーション間隔Ｌ２により分離されている。ＦＥＴの
チャネル層を含む結晶成長部２４２および２４３は絶縁
膜２４１のパタン開口部に選択的に形成してある。本実
施例では、ゲート電極２４４および２４５の一部は絶縁
膜上に結晶成長部との段差がないように平面的に形成さ
れる。このような構造を採用することにより、ＦＥＴ１
のゲート電極２４５にバイアス電圧を印加しても、ＦＥ
Ｔ２の電気特性が影響を受けないことが見出された。本
実施例では、アイソレーション間隔Ｌ２は１μｍであ
る。これにより、ＦＥＴを５００個含むＩＣのチップ面
積が約３０％縮小できた。

【０１１８】次に、ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を使った本発明のＩＣの実施例を図２２によ
り説明する。図２２はかかるＩＣの一部分におけるＨＢ
Ｔの平面レイアウトを示す。各ＨＢＴ１からＨＢＴ３の
素子では基板上に形成した結晶成長部からなるＨＢＴ素
子領域２５０がアイソレーション間隔Ｌ３で分離されて
いる。図２１の実施例と同様、アイソレーションには絶
縁膜を用いている。本実施例ではアイソレーション間隔
Ｌ３は１μｍである。一方、従来のＨＢＴを用いたＩＣ
ではエピタキシャル層をメサエッチングにより部分的に
除去することでアイソレーションを確保していた。その
ため、アイソレーション間隔は５μｍ以上にする必要が
あった。本実施例により、ＨＢＴを２００個含むＩＣで
チップ面積を従来の２ｘ２ｍｍ²から１ｘ１ｍｍ²に縮小
できた。また、素子間の距離が五分の一に短縮できたこ
とで素子間配線容量も五分の一に低減でき、高周波にお
ける信号伝送速度が向上した。

【０１１９】

【発明の効果】以上の実施例で説明したように、本発明
の主たる特徴はプレーナ化による素子の高集積化、高い
製造歩留まりが可能なところにある。

【図面の簡単な説明】

【図１】本発明の実施例１のＧａＡｓ／ＡｌＧａＡｓヘ
テロ接合ＦＥＴの斜視図である。

【図２】本発明の実施例１のＧａＡｓ／ＡｌＧａＡｓヘ
テロ接合ＦＥＴの製造工程図である。

【図３】従来のＦＥＴの製造工程図である。

【図４】従来のＦＥＴの断面図である。

【図５】本発明の実施例５のバイポーラトランジスタの
製造工程図である。

【図６】本発明の実施例５のバイポーラトランジスタの
平面図である。

【図７】従来のバイポーラトランジスタの製造工程図で
ある。

【図８】従来のＦＥＴの製造工程図である。

【図９】本発明の実施例１のＧａＡｓ／ＡｌＧａＡｓヘ
テロ接合ＦＥＴの斜視図（ａ）およびＡ−Ｂ断面図
（ｂ）である。

【図１０】本発明の実施例２のＩｎＧａＡｓチャネルＦ
ＥＴの製造工程図である。

【図１１】本発明の実施例３のＩｎＰに格子整合するＩ
ｎＧａＡｓチャネルＦＥＴ本発明によるＦＥＴ製造工程
図。

【図１２】従来のバイポーラトランジスタの断面図であ
る。

【図１３】本発明の選択成長部の断面形状の結晶方位依
存性を示す図で、図１３（ａ）は結晶面方位が［１，
１，０］方向から見た断面図であり、図１３（ｂ）は結
晶面方位が［１，−１，０］方向から見た断面図であ
る。。

【図１４】本発明の実施例６のゲート金属の形成にタン
グステンの選択成長を利用したＦＥＴの製造工程図であ
る。

【図１５】本発明の実施例４のＧａＡｓ／ＡｌＧａＡｓ
系ＨＥＭＴの断面図である。

【図１６】本発明の実施例７のインバータ回路を有する
集積回路（ＩＣ）の断面図（ａ）および回路構成図
（ｂ）である。

【図１７】従来のＦＥＴを含むＩＣの平面配置図であ
る。

【図１８】本発明の実施例８のインバータ回路を有する
ＩＣの平面配置図である。

【図１９】本発明の実施例９のＦＥＴを含むメモリーＩ
Ｃの平面配置図である。

【図２０】従来のＦＥＴを使ったＩＣのアイソレーショ
ン部を示す図で、図２１（ａ）は平面図であり、図２１
（ｂ）は断面図である。

【図２１】本発明の実施例１０のＦＥＴを含むＩＣのア
イソレーション部を示す断面図である。

【図２２】本発明の実施例１０のＨＢＴを含むＩＣのア
イソレーション部を示す平面図である。

【符号の説明】

１…基板、２…ＳｉＯ₂、３…ＳｉＮ、４…ＧａＡｓバ
ッファー層、５…ＧａＡｓチャネル、６…ＡｌＧａＡ
ｓ、７…ＧａＡｓ、８…ゲート電極、９…ＧａＡｓ、１
０…ドレーン電極、１１…ソース電極、１２…開口部、
２１…基板、２２…ＩｎＡｌＡｓバッファ、２３…Ｉｎ
ＧａＡｓチャネル、２４…ＩｎＡｌＡｓ、２５…ＩｎＧ
ａＡｓキャップ、２６…フォトレジストパタン、２７…
メサエッチング部、２８…ドレーン電極、２９…ソース
電極、３０…溝型エッチング部、３１…ゲート電極、３
２…ゲート電極とチャネルとの近接部、４１…基板、４
２…ＳｉＮパタン、４３…ｎ型ＧａＡｓ、４４…ＳｉＮ
パタン、４５…ｎ型ＧａＡｓコレクタ層、４６…ｐ型Ａ
ｌＧａＡｓベース層、４７…ＳｉＯ₂、４８…ｎ型Ａｌ
ＧａＡｓエミッタ、４９…ｎ型ＧａＡｓ、５０…ｎ型Ｉ
ｎＧａＡｓエミッタコンタクト層、５１…ＳｉＮパタ
ン、５２…ｐ型ＧａＡｓベース引出し層、５３…ＳｉＯ
₂パタン、５４…ｎ型ＧａＡｓコレクタ引出し層、５５
…エミッタ電極、５６…コレクタ電極、５７…ベース電
極、５８…ＳｉＯ₂パタン、６１…コレクタ電極、６２
…ベース電極引き出し部、６３…エミッタ電極、６４…
ベース・コレクタ接合面、７１…基板、７２…ｎ型Ｇａ
Ａｓ、７３…ｎ型ＧａＡｓコレクタ層、７４…ｐ型ベー
ス層、７５…ｎ型ＡｌＧａＡｓ、７６…ｎ型ＧａＡｓ、
７７…絶縁膜マスク、７８…ｐ型ベース部、７９…ｎ型
ＧａＡｓエミッタ部、８０…高抵抗部、８１…絶縁膜マ
スク、８２…ＡｕＺｎ電極、８３…絶縁膜側壁、８４…
ＡｕＧｅＮｉ電極、８５…絶縁膜マスク、８６…エミッ
タ、８７…ベース、８８…コレクタ、８９…絶縁膜、９
０…ベース・コレクタ間寄生容量発生部、１００…基
板、１０１…ノンドープＧａＡｓバッファ、１０２…ｎ
型ＧａＡｓチャネル、１０３…ノンドープＡｌＧａＡ
ｓ、１０４…ノンドープＧａＡｓ、１０５…金属膜、１
０６…フォトレジストパタン、１０７…ゲート電極、１
０８…ｐ型導電層、１０９…ｎ’型導電層、１１０…ｎ
型ＧａＡｓ選択成長部、１１２…ドレーン電極、１１３
…ソース電極、１２０…基板、１２１…ＳｉＯ₂マス
ク、１２２…ＳｉＮマスク、１２３…マスク開口部、１
２４…ＧａＡｓバッファー層、１２５…ＩｎＧａＡｓチ
ャネル、１２６…ＡｌＧａＡｓ、１２７…ＧａＡｓキャ
ップ、１２８…ゲート電極、１２９…ＳｉＯ₂マスク、
１３０…ＳｉＮマスク、１３１…ＧａＡｓ選択成長部、
１３２…ソース電極、１３３…ドレーン電極、１４０…
基板、１４１…ＳｉＯ₂マスク、１４２…ＳｉＮマス
ク、１４３…マスク開口部、１４４…ＩｎＰバッファー
層、１４５…ＩｎＧａＡｓチャネル、１４６…ＩｎＡｌ
Ａｓ、１４７…ＧａＡｓキャップ、１４８…ゲート電
極、１４９…ＳｉＯ₂マスク、１５０…ＳｉＮマスク、
１５１…ＩｎＰ選択成長部、１５２…ソース電極、１５
３…ドレーン電極、１６０…基板、１６１…ＳｉＯ₂パ
タン、１６２…ＡｌＧａＡｓ、１６３…ＧａＡｓ、１６
４…ＡｌＧａＡｓ、１６５…ＧａＡｓ、１７０…Ｓｉ、
１７１…タングステン選択成長部、１７２…ＳｉＯ₂マ
スク、１７３…ＳｉＮマスク、１７４…ＧａＡｓ選択成
長部、１７５…ドレーン電極、１７６…ソース電極、１
９０…基板、１９１…ソース電極、１９２…ドレーン電
極、１９３，１９４…ゲート電極、１９５…ＧａＡｓチ
ャネル、１９６…ＧａＡｓチャネル、１９７…ＧａＡｓ
選択成長部、１９８…絶縁膜、１９９…絶縁膜、２００
…ウエファ、２０１…集積回路チップ、２０２…オリエ
ンテーションフラット（ＯＦ）、２０３…集積回路チッ
プの中の領域、２０４…集積回路中のＥＦＥＴとＤＦＥ
Ｔの平面配置枠、２０５…ドレインＤ１、２０６…ゲー
トＧ１、２０７…ソースＳ１／ドレインＤ２、２０８…
ゲートＧ２、２０９…ソースＳ２、２１０…ドレーンＤ
１、２１１…ゲートＧ１、２１２…ソースＳ１／ドレー
ンＤ２、２１３…ゲートＧ２、２１４…ソースＳ２、２
１５…ＥＦＥＴとＤＦＥＴの平面配置枠、２２０…チャ
ネル層領域、２２１…ゲート電極１、２２２…ゲート電
極２、２２３…ゲート電極３、２２４…ゲート電極４、
２２５…ゲート電極５、２２６…ゲート電極６、２３０
…メサエッチング部、２３１…ゲート電極、２３２…ゲ
ート電極、２３３…ソース電極、２３４…ドレイン電
極、２３５…基板、２３６…バッファー層、２３７…チ
ャネル層、２３８…キャップ層、２４０…基板、２４１
…絶縁膜、２４２…結晶成長部、２４３…結晶成長部、
２４４…ゲート電極、２４５…ゲート電極、２４６…ソ
ース電極、２４７…ソース電極、２５０…ＨＢＴ素子領
域、２５１…コレクタ電極、２５２…ベース電極、２５
３…エミッタ電極、２５４…配線、２６０…基板、２６
１…ＧａＡｓ／ＡｌＧａＡｓ多重層、２６２…ノンドー
プＧａＡｓ、２６３…２次元電子ガス、２６４…Ｓｉ
Ｎ、２６５…ノンドープＡｌＧａＡｓ、２６６…ｎ型Ａ
ｌＧａＡｓ、２６７…ノンドープＧａＡｓ、２６８…Ｓ
ｉＯ₂、２６９…ＳｉＮ、２７０…ｎ型ＧａＡｓ、２７
１…ソース、２７２…ドレイン、２７３…ゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73 29/784 9054−4ＭＨ０１Ｌ 29/78 ３０１Ｘ (72)発明者宮崎勝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】高抵抗基板と、該高抵抗基板上に並置して
形成された第１の電界効果トランジスタおよび絶縁膜を
有し、上記第１の電界効果トランジスタのゲート電極が
ゲート幅方向に上記絶縁膜上まで延在して形成されてい
ることを特徴とする半導体装置。
【請求項２】上記高抵抗基板は単結晶体であり、上記第
１の電界効果トランジスタのゲート電極のゲート幅方向
は上記高抵抗基板の［−１，１，１］軸方位に向いてい
る請求項１記載の半導体装置。
【請求項３】上記第１の電界効果トランジスタはその能
動領域の側面にソース・ドレインコンタクト層が接して
いる請求項１記載の半導体装置。
【請求項４】上記ゲート電極と上記ソース・ドレインコ
ンタクト層との間に絶縁体が介在している請求項３記載
の半導体装置。
【請求項５】上記能動領域はＧａＡｓ，ＡｌＧａＡｓ，
ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＰ，ＩｎＧａＰ，Ｉ
ｎＡｌＧａＰ，ＩｎＡｓ，ＩｎＳｂから成る群の中から
選ばれた半導体材料で構成されており、上記ソース・ド
レインコンタクト層はＧａＡｓ，ＩｎＧａＡｓ，Ｉｎ
Ｐ，ＩｎＡｓ，ＩｎＳｂ，Ｇｅから成る群の中から選ば
れた半導体材料で構成されている請求項３又は４に記載
の半導体装置。
【請求項６】上記高抵抗基板は単結晶体であり、上記第
１の電界効果トランジスタのゲート電極と上記高抵抗基
板上に形成された第２の電界効果トランジスタのゲート
電極とはそれらのゲート幅方向が異なっている請求項１
記載の半導体装置。
【請求項７】上記絶縁膜は上記第１の電界効果トランジ
スタの周囲を平面的に包囲して形成されており、上記第
１の電界効果トランジスタと隣接して上記高抵抗基板上
に形成された第３の電界効果トランジスタとの間を電気
的に分離している請求項１記載の半導体装置。
【請求項８】上記絶縁膜は上記第１の電界効果トランジ
スタの他に上記高抵抗基板上に形成された第４の電界効
果トランジスタを平面的に包囲しており、上記第１の電
界効果トランジスタはエンハンスメント型であり、上記
第４の電界効果トランジスタはデプレッション型であ
り、両トランジスタでインバータ回路を構成している請
求項３記載の半導体装置。
【請求項９】上記絶縁膜は上記第１の電界効果トランジ
スタと上記第３の電界効果トランジスタとの間の長さが
１μｍ以上で３０μｍより小さい部分を有する請求項７
又は８に記載の半導体装置。
【請求項１０】高抵抗基板と、該高抵抗基板上に並置し
て形成された第１のバイポーラトランジスタおよび絶縁
膜を有し、上記第１のバイポーラトランジスタのベース
層が上記絶縁膜上まで延在して形成されていることを特
徴とする半導体装置。
【請求項１１】上記第１のバイポーラトランジスタはエ
ミッタ，ベースおよびコレクタ層からなる能動領域およ
び該能動領域と金属電極を接続する半導体を有し、上記
能動領域および半導体は、ＧａＡｓ，ＡｌＧａＡｓ，Ｉ
ｎＧａＡｓ，ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓおよびＧｅ
から成る群の中から選ばれた半導体材料で構成されてい
る請求項１０記載の半導体装置。
【請求項１２】上記絶縁膜は上記第１のバイポーラトラ
ンジスタの周囲を平面的に包囲して形成されており、上
記第１のバイポーラトランジスタと隣接して上記高抵抗
基板上に形成された第２のバイポーラトランジスタとの
間を電気的に分離している請求項１０記載の半導体装
置。
【請求項１３】上記第１のバイポーラトランジスタおよ
び上記第２のバイポーラトランジスタは上記高抵抗基板
上に形成されたコレクタもしくはエミッタコンタクト層
と、該コレクタもしくはエミッタコンタクト層上に形成
されたコレクタもしくはエミッタ層を有し、該コレクタ
もしくはエミッタ層上にベース層が形成されている請求
項１２記載の半導体装置。
【請求項１４】上記絶縁膜は上記第１のバイポーラトラ
ンジスタと上記第２のバイポーラトランジスタとの間の
長さが両トランジスタの上記コレクタもしくはエミッタ
コンタクト層の間において１μｍ以上で５μｍより小さ
い部分を有する請求項１３記載の半導体装置。
【請求項１５】能動領域のパターンを有するマスクを用
いる半導体材料の選択成長法により該能動領域を形成す
る工程と、上記能動領域と電極金属を接続する半導体層
のパターンを有するマスクを用いる半導体材料の選択成
長法により該半導体層を形成する工程を有することを特
徴とする半導体装置の製造方法。
【請求項１６】上記選択成長法は気体または液体原料の
蒸気を利用した気相成長法、または分子線エピタキシー
法を用いる請求項１５記載の半導体装置の製造方法。
【請求項１７】上記半導体装置は電界効果トランジスタ
であり、上記能動領域と電極金属を接続する半導体層は
ソース・ドレインコンタクト層であり、高抵抗半導体基
板上に開口部を有する絶縁膜を形成する工程と、該絶縁
膜の開口部に上記能動領域を形成する工程と、上記能動
領域上にゲート電極を上記絶縁膜上まで延在して形成す
る工程と、上記絶縁膜を上記能動領域の側面が露出する
ように、かつソース・ドレイン方向の少なくとも一方の
側の上記ゲート電極下の部分が残るように開口して上記
ソース・ドレインコンタクト層を形成するための領域を
形成する工程と、該ソース・ドレインコンタクト層形成
領域に上記ソース・ドレインコンタクト層を形成する工
程を有する請求項１５記載の半導体装置の製造方法。
【請求項１８】上記高抵抗半導体基板上に開口部を有す
る絶縁膜を形成する工程は、上記高抵抗半導体基板上に
第１の絶縁膜を形成する工程と、該第１の絶縁膜上に該
第１の絶縁膜とは材料の異なる第２の絶縁膜を形成する
工程と、上記第１および第２の絶縁膜を開口する工程を
有する請求項１７記載の半導体装置の製造方法。
【請求項１９】上記半導体装置はバイポーラトランジス
タであり、上記能動領域はエミッタ，ベースおよびコレ
クタ層であり、上記能動領域と電極金属を接続する半導
体層はベースコンタクト層，コレクタもしくはエミッタ
コンタクト層，ベース引出し層およびコレクタもしくは
エミッタ引出し層であり、高抵抗半導体基板上に開口部
を有する第１の絶縁膜を形成する工程と、該第１の絶縁
膜の開口部に上記コレクタもしくはエミッタコンタクト
層を形成する工程と、上記コレクタもしくはエミッタコ
ンタクト層上に開口部を有する第２の絶縁膜を形成する
工程と、該第２の絶縁膜の開口部に上記コレクタもしく
はエミッタ層を形成する工程と、上記コレクタもしくは
エミッタ層上に上記ベース層を上記第２の絶縁膜上まで
延在して形成する工程と、上記ベース層上に開口部を有
する第３の絶縁膜を形成する工程と、該第３の絶縁膜の
開口部に上記エミッタもしくはコレクタ層を形成する工
程と、上記エミッタもしくはコレクタ層上に上記エミッ
タもしくはコレクタコンタクト層を形成する工程と、上
記ベース層上に開口部を有する第４の絶縁膜を形成する
工程と、該第４の絶縁膜の開口部に上記ベース引出し層
を形成する工程と、上記高抵抗半導体基板上に形成され
た上記コレクタもしくはエミッタコンタクト層上に開口
部を有する第５の絶縁膜を形成する工程と、該第５の絶
縁膜の開口部に上記コレクタもしくはエミッタ引出し層
を形成する工程を有する請求項１５記載の半導体装置の
製造方法。
【請求項２０】上記エミッタもしくはコレクタ層上への
上記エミッタもしくはコレクタコンタクト層の形成工程
は、上記エミッタもしくはコレクタコンタクト層を上記
第３の絶縁膜上まで延在して形成する請求項１９記載の
半導体装置の製造方法。