JPH06268205A - 静電誘導主電極短絡構造を有する静電誘導型半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、静電誘導型素子のターンオ
フスイッチング性能において、蓄積時間、下降時間の短
縮並びにゲート電極よりの引き出し電荷量を従来に比べ
大幅に低減化し、ターンオフ性能の優れ、使い易い、静
電誘導主電極短絡構造を有する静電誘導型半導体素子を
提供することにある。 【構成】 ターンオフ時のゲート引き抜き電荷量の一部
分をカソードもしくはソース電極からも容易に引き抜け
るように、主電極領域を相対的に不純物密度の高い領域
と相対的に不純物密度の低い領域から形成し、かつ相対
的に不純物密度の高い領域に挟まれた相対的に不純物密
度の低い領域の一部分に主電極領域と反対導電型の静電
誘導短絡領域を設定した主電極短絡構造を形成する構成
を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電力用半導体素子の分野
に関し、特に、静電誘導型素子のターンオフスイッチン
グ性能において、蓄積時間、立下り時間の短縮化並びに
ゲート電極よりの引き出し電荷量を従来に比べて大幅に
低減化し、ターンオフ性能が改善される、分布型主電極
構造を有する静電誘導型半導体素子において、更にター
ンオフ引き出し電荷量が低減化される静電誘導主電極短
絡構造を有する静電誘導型半導体素子に関する。

【０００２】

【従来の技術】従来静電誘導型半導体素子のスイッチン
グ性能を改善させるための構造的な工夫は各種提案され
ている。第１の従来例として埋込み構造を有する静電誘
導トランジスタや静電誘導サイリスタに対して、ゲート
−ソース間もしくはゲート−カソード間の入力容量を低
減化させるためと、ソース領域もしくはカソード領域か
らの電子注入効率を高めるための構造が、既に西澤，玉
蟲により特開平１−９１４７４号公報に開示されてい
る。図２２は上記第１の従来例の模式的断面構造図であ
る。図２２において１はｎ^- 高抵抗層であり、３はアノ
ード領域、４はゲート領域、５はチャネル領域、１１は
カソード領域である。

【０００３】第１の従来例は、埋め込みゲート間に形成
されるチャネルの上方にのみカソードまたはソースとな
る半導体領域を設けて、ゲート−カソード間またはゲー
ト−ソース間の容量を小さくすることによりチャネル電
流を低減することなくスイッチング速度を向上させたも
のである。

【０００４】カソード領域またはソース領域となる高不
純物濃度の半導体領域を、埋め込みゲート間に形成され
るチャネル領域の上方にのみ配設したので、ゲートとカ
ソード領域またはソース領域間の接合容量は従来よりも
減少する。従って、ゲート抵抗と前記接合容量の積から
成る時定数は従来よりも小さくなり、ゲート−カソード
間電圧またはゲート−ソース間電圧がゲート電極から離
れたゲートに伝播する速度は従来よりも速くなる。この
結果、ターンオン時間、ターンオフ時間は減少し、高速
スイッチングが可能となる。

【０００５】更に第２の従来例を図２３に示す。図２３
は川村、森川により発明され特開昭４−２５７２６６号
公報において開示された静電誘導サイリスタの断面構造
図である。図２３において１はｎ^- 高抵抗層、３はｐ⁺
アノード領域、４はゲート領域、６はｎ⁺ 短絡層、７ａ
はカソード電極、７ｂはゲート電極、７ｃはアノード電
極、１１はｎ⁺ カソード領域、１３はｐ⁺ 短絡層であ
る。図２３に示した発明の目的は、カソード短絡構造を
用いたＳＩサイリスタのカソード面積利用率を向上する
ことによりターンオフ特性に優れ、かつ電流容量及び耐
電圧に優れたＳＩサイリスタを提供することにある。

【０００６】ｎ^- 高抵抗層（ｎ^- ベース層）の一方の主
面にｎ⁺ カソード層とｐ⁺ 短絡層とを有する静電誘導サ
イリスタにおいて、前記ｎ^- ベース層内にｐ⁺ ゲート層
を複数に分割して主面と平行な方向に配列して埋め込
み、前記ｎ⁺ カソード層は、前記ｐ⁺ ゲート層間のチャ
ンネル領域に対向した位置に形成され、かつ前記ｐ⁺ 短
絡層は、前記分割されたｐ⁺ ゲート層の少なくともその
一部と対向する位置に形成されたことを特徴とする静電
誘導サイリスタとしての構成を有する。

【０００７】即ち、ＳＩサイリスタのｐ⁺ ゲート層４を
埋め込み構造として形成し、ＳＩサイリスタのカソード
面においてｐ⁺ 短絡層１３を上記ゲート層の上面に形成
し、他の領域をｎ⁺ カソード層１１とした。従って、カ
ソード面の主電流通路となる領域がｎ⁺ カソード層１１
となり、実効的な面積利用率を高くする構成となってい
る。

【０００８】更に第３の従来例を図２４に示す。図２４
は村岡により発明され、特開昭６０−１５２０６３号公
報において開示された静電誘導サイリスタの一例の断面
構造図である。図２４において、１はｎ^- 高抵抗層であ
り、１ａは基盤、１ｂはエピタキシャル層である。３は
第２高濃度層（ｐ⁺ アノード領域）、４はゲート領域、
７ａはカソード電極、７ｂはゲート電極、７ｃはアノー
ド電極、１１は第１高濃度層（ｎ⁺ カソード領域）、１
２は支持電極、１４及び１４´は絶縁層である。上記発
明は、ｐ⁺ 埋込みゲート領域４がカソード領域及びアノ
ード領域と対向する部分に形成される寄生バイポーラト
ランジスタの効果を低減化させ、寄生バイポーラトラン
ジスタによる再点弧の防止、ターンオフ直後のｄｖ／ｄ
ｔ耐量の向上、高周波動作時のターンオン時のゲート損
失の改善を図ることを目的としている。

【０００９】上記第３の従来例の発明の目的は上述した
如き従来の静電誘導サイリスタが有する寄生効果を除去
すると共に、製造歩留りを著しく向上させた新しい構造
の静電誘導サイリスタを提供することにある。

【００１０】上記目的の達成を図るため、上記第３の従
来例の発明によれば、前述の第１高濃度層を、埋込ゲー
ト領域から半導体層の一側面を該一側面に垂直な方向に
みて、この埋込ゲート領域の真上の領域は第１高濃度層
の接合深さを浅く、これ以外のこの半導体層には第１高
濃度層の接合深さを深く設けている。

【００１１】 ことができ、高周波動作時のターンオン時のゲート損失
を小さくできしかも製造歩留りを著しく向上させること
ができる。

【００１２】上記第３の従来例の発明の実施に当っては
さらに前述の第２高濃度層を、埋込ゲート領域から半導
体層の他側面を該他側面に垂直な方向にみて、この埋込
ゲート領域の真下の領域は第２高濃度層の接合深さを浅
くこれ以外のこの半導体層には第２高濃度層の接合深さ
を深く設けてもよい。このように構成すれば、ターン

【００１３】さらに上記第３の従来例の発明の実施に当
っては、上述した構成の静電誘導サイリスタの各々にお
いて、上述したゲート領域の真下の領域とアノード電極
との間に絶縁膜を設けてもよい。このように構成すれ
ば、上述した諸効果を一層高めることができる。

【００１４】しかるに本発明者は第２の従来例と同様の
構造において、ターンオフ時においてｐ⁺ 埋込みゲート
領域４とｐ⁺ 短絡層１３とが短絡し、余分な正孔がｐ⁺
短絡層１３からｎ^- 高抵抗層領域１に注入されるため、
ゲート電極７ｂからの引き抜き電荷量が増大されるとい
う現象を見出した。そのため、ターンオフ時間が増大す
るという逆の効果を見出した。

【００１５】一方、第１の従来例については寄生容量の
低減化を主目的としておりカソード電極の配置について
は何ら言及されていないため、ターンオン時の正孔の流
れ、及びターンオフ時の正孔の流れについては未確定で
あり、後述する本発明における正孔の引き抜き量の低減
効果についても言及されていなかった。更に第３の従来
例においても同様に寄生バイポーラトランジスタ及び寄
生ダイオードの効果の低減化を主目的としており、ター
ンオン時、ターンオフ時の正孔の動きについては何ら言
及されていないため、ターンオフ時の正孔の引き抜き量
の低減効果も見出されていなかった。

【００１６】更に本発明者は埋込みゲート構造を有する
静電誘導素子においてｎ⁺ カソード領域を形成した領域
直下の埋込み拡散層（ｐ⁺ ゲート領域）は拡散が速く、
同じ熱処理時間でも広い領域まで拡散されるのに対し
て、ｎ⁺ カソード領域を形成していない領域の直下の埋
込み拡散層（ｐ⁺ ゲート領域）は相対的に拡散が遅く、
同じ熱処理時間でもあまり広い領域まで拡散されないと
いう実験結果を見出した。即ち図２５は上記事情を説明
する模式的断面構造図であって、ｎ⁺ カソード領域直下
のｐ⁺ 埋込み層は大きく広がっているのに対して、ｎ⁺
カソード領域が形成されていない領域直下のｐ⁺ 埋込み
層は相対的に広がりも小さいという様子を模式的に示し
ている。図２５から明らかな点は、ゲート−カソード間
の距離に埋込み層の部分によってばらつきが生ずるとい
うことである。これによって静電誘導サイリスタを構成
する各々のセグメント内においてもｐ⁺ ゲート領域とｎ
⁺ カソード間の耐圧にばらつきが生じやすいということ
も明らかである。特にｎ⁺ カソード領域直下のｐ⁺ ゲー
ト領域はｎ⁺ カソード領域の方向にも速く広がるため、
実質的なゲート−カソード間の距離が減少するため、ゲ
ート−カソード間の耐圧はこの部分で決定されるという
ことにもなる。従って、所定の耐圧を得るための条件設
定を正確に把握する必要があり、またセグメント内、セ
グメント間で耐圧ばらつきを抑える必要が生ずる。

【００１７】上記従来例１〜３においても上述の拡散ば
らつきに伴なう耐圧のばらつきを抑制するためのカソー
ドレイアウト配置パターンについて何ら提案されていな
かった。その理由は従来カソード領域は主として一様に
形成されることが多く、本発明の如く分布型構造として
非一様，非均一に形成されていなかったためである。

【００１８】図２６はカソード領域が一様に均一に形成
された従来の埋込みゲート構造を有する静電誘導サイリ
スタの単位セグメント部分の長手方向及び横断方向の模
式的素子断面構造図及び上面図である。

【００１９】図２６により明らかな如く、カソード電極
７ａはｎ⁺ カソード領域１１の上部に、カソード領域１
１内に納まるように配置されており、ｎエピタキシャル
層１０には接触してはいない。図２７はこのような従来
構造を有するＳＩサイリスタの１２００Ｖ−１００Ａに
おける典型的なスイッチング波形の例である。図２７に
おいて、Ｉ_T はアノード電流波形、Ｖ_D はアノード電圧
波形、Ｉ_GPはゲートピーク電流値、Ｉ_RGはゲート電流波
形、Ｖ_RGはゲート電圧波形を示す。

【００２０】図２７の波形において、オン期間ｔ₀ ，蓄
積期間ｔ₁ ，下降（フォール）期間ｔ₂ ，及びテイル期
間ｔ₃ に分けてそれぞれＳＩサイリスタの素子構造内に
おいて、正孔，及び電子がどのように動くかを模式的に
示した図を図２８乃至図３１に示す。即ち、図２８はオ
ン期間ｔ₀ ，図２９は蓄積期間ｔ₁ ，図３０は下降（フ
ォール）期間ｔ₂ ，図３１はテイル期間ｔ₃ に対応して
いる。図２８乃至３１において白丸（○）は正孔を模式
的に示し、黒丸（●）は電子を模式的に示している。

【００２１】ｔ₀ 期間中では、ゲートカソード間の順バ
イアスが印加され続けていなくても、電子はカソードか
らアノードに流れ、正孔はアノードからチャネルもしく
はゲートを介してカソードに流れている（図２８）。ゲ
ート−カソード間に逆バイアスが印加されると、アノー
ドからの正孔電流はゲートに流入し、またゲート近傍の
チャネル部分及びゲート−カソード間のｎエピタキシャ
ル層内に分布する正孔も逆バイアスに引っ張られてゲー
トに流入する。一方、電子はカソードからアノードに流
れ続けているが、チャネル内の電位障壁高さが逆ゲート
バイアスによって高められるにつれてその一部分はカソ
ード領域に再流入する。ｔ₁ 期間中において、アノード
からゲートに流入する正孔電流をｉｈａ，その電荷量を
Ｑｈａ，チャネル近傍及びゲート−カソード間のｎエピ
タキシャル層からゲート流入する正孔電流をｉｈｂ，そ
の電荷量をＱｈｂ、また上述の如く、カソード領域に再
流入する電子電流をｉｅ，その電荷量をＱｅとして図２
９中において表わしている。

【００２２】ゲート引き抜き電荷量を評価すると、１２
５０Ｖ−３００Ａの遮断時において、

【００２３】

【数１】Ｑｈａ＋Ｑｈｂ＋Ｑｅ＝４５６．６（μＣ）

【００２４】であった。この値は従来構造のＳＩサイリ
スタのＬ負荷時のスイッチング波形から求めた値であ
る。

【００２５】ゲート−ゲート間に空乏層が広がり、チャ
ネル内に充分に高い電位障壁が形成されると、カソード
領域からの電子の注入は停止し、ｔ₂ 期間、即ち、下降
期間に入る（図３０）。

【００２６】更に図３１はテイル期間（ｔ₃ 期間）に対
応しており、テイル電流が流れる様子を示している。

【００２７】従来構造を有するＳＩサイリスタの問題点
は、上記Ｑｈａ＋Ｑｈｂ＋Ｑｅの値が極めて大きい点で
ある。即ち、ゲートから引き抜くべき電荷量が極めて大
きいという点である。特に重要な点はＱｈｂが大きい点
である。このようにゲート引き抜き電荷量が大きいこと
からゲート駆動回路が大きくなり、またサイリスタのス
イッチング速度の高速化のための障害ともなっていた。
また高温時のターンオフ損失の増大に伴ない、素子破壊
の原因にもなっていた。

【００２８】

【発明が解決しようとする課題】本発明の目的は、静電
誘導型半導体素子のターンオフスイッチング性能におい
て、蓄積時間、下降時間を短縮化し、並びにゲート電極
よりの引き出し電荷量を従来に比べ大幅に低減化し、タ
ーンオフ性能の優れ、使い易い、分布型主電極構造を有
する静電誘導型半導体素子において更にターンオフ引き
出し電荷量を低減化する静電誘導主電極短絡構造を有す
る静電誘導型半導体素子を提供することにある。

【００２９】更に本発明の目的の１つはゲート−ソース
間もしくはゲート−カソード間の耐圧のばらつきを抑
え、一様化された、静電誘導主電極短絡構造を有する静
電誘導型半導体素子を提供することを目的とする。

【００３０】更に本発明の目的の１つは上記ゲート−ソ
ース間もしくはゲート−カソード間の耐圧ばらつきの一
様化、均一化のためにソースもしくはカソードのレイア
ウトにおいて、拡散後の距離的不均一を極めて抑制した
静電誘導主電極短絡構造を有する静電誘導型半導体素子
を提供することにある。

【００３１】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量の一部分をカソードもし
くはソース電極からも有効に引き抜ける静電誘導主電極
短絡構造を有する静電誘導型半導体素子を提供すること
にある。

【００３２】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量の一部分をカソードもし
くはソース電極からも容易に引き抜けるようにカソード
領域もしくはソース領域に分布構造を設けかつ静電誘導
短絡構造を設けたことを特徴とする静電誘導主電極短絡
構造を有する静電誘導型半導体素子を提供することにあ
る。

【００３３】更に具体的に本発明の目的の１つはターン
オフ時のゲート引き抜き電荷量が有効に低減化されるこ
とによってゲート駆動回路が簡単化され使い勝手の良い
静電誘導主電極短絡構造を有する静電誘導型半導体素子
を提供することにある。

【００３４】更に具体的に本発明の目的の１つはゲート
引き抜き電荷量の低減化により、高温時のゲート損失破
壊耐量の向上した静電誘導主電極短絡構造を有する静電
誘導型半導体素子を提供することにある。

【００３５】

【課題を解決するための手段】本発明は、静電誘導型サ
イリスタもしくはトランジスタにおいて、カソードある
いはソース金属電極が半導体基板に接する面でカソード
拡散層あるいはソース拡散層の他にチャンネルの形成さ
れる基板面にも渡り接触形成される分布型主電極構造を
有する素子構造を有し、更に、カソード拡散層あるいは
ソース拡散層に囲まれた静電誘導カソード短絡もしくは
ソース短絡構造を有する。

【００３６】静電誘導主電極（カソードもしくはソー
ス）短絡構造とは静電誘導効果による短絡構造をカソー
ド領域もしくはソース領域において実現したものをい
う。具体的には分布型主電極構造において相対的に不純
物密度の高い領域により囲まれた相対的に不純物密度の
低い領域内に主電極領域と反対導電型で制御領域と同一
導電型の短絡領域を形成する。上記主電極領域と短絡領
域は主電極によって短絡されている。前記短絡領域は相
対的に不純物密度の高い領域から相対的に不純物密度の
低い領域に広がる空乏層によって囲まれている。短絡領
域と制御領域間には静電誘導効果により高さが制御され
る電位障壁が存在する。従って、制御領域であるゲート
と短絡領域間を流れるキャリアは静電誘導効果による電
位障壁制御を受ける。このような短絡領域を設けること
によって少数キャリアを主電極にバイパスする効果を高
めることができる。

【００３７】更にまた耐圧ばらつきを抑制するためにカ
ソード拡散層もしくはソース拡散層を分布配置させた分
布型主電極構造において、上記主電極短絡構造を有す
る。

【００３８】ターンオフ時のゲート引き抜き電荷量の一
部分をカソード電極もしくはソース電極からも容易に引
き抜けるように、主電極領域を相対的に不純物密度の高
い領域と相対的に不純物密度の低い領域から形成し、か
つ相対的に不純物密度の低い領域の一部分に短絡領域を
設けてカソード電極もしくはソース電極と接触して電極
構造を形成している。上記相対的に不純物密度の低い領
域は、ゲート領域から引き抜くはずの少数キャリアのバ
イパス用の云わば導通チャネルとなり、上記短絡領域は
云わばドレインとなり、一部分の少数キャリアがカソー
ド電極もしくはソース電極からも引き抜きやすい効果を
更に高めた構成となっている。

【００３９】分布型主電極構造とは、主電極領域の不純
物密度が一様、均一に形成されず、非一様に非均一に分
布形成された構造を云い、例えば相対的に不純物密度の
高い領域と相対的に不純物密度の低い領域が分布形成さ
れた構造を含む。或いはまたこれらの両領域は互いに同
一導電型であっても、或いは反対導電型であってもよ
い。カソード電極もしくはソース電極等の電極構造は、
両領域に少なくとも一部分において接触している。要は
少数キャリアの導通チャネルを主電極領域にも設定した
構造である。

【００４０】これに対して、静電誘導主電極短絡構造と
は上記分布型主電極構造において更に主電極短絡構造を
設け、しかも短絡領域に流入するキャリアを静電誘導効
果による電位障壁制御により制御する構造であり、短絡
領域を設けることで更に少数キャリアの吸収効果を高め
た構造である。

【００４１】従って、本発明の静電誘導主電極短絡構造
を有する静電誘導型半導体素子の構成は以下に示す通り
である。即ち、高抵抗層領域の第１の主表面に形成され
た第１の主電極領域と、前記高抵抗層領域の第１もしく
は第２の主表面に形成された第２の主電極領域と、前記
第１の主電極領域の近傍に形成された制御領域とを具備
し、前記制御領域は前記高抵抗層領域内にチャネル領域
を形成するとともに第１の主電極領域と第２の主電極領
域間を導通する主電流を該チャネル領域に形成された電
位障壁高さを制御することによって制御する静電誘導型
半導体素子において、第１の主電極領域は相対的に不純
物密度の高い領域と相対的に不純物密度の低い領域と相
対的に不純物密度の高い領域に挟まれた相対的に不純物
密度の低い領域内に形成された短絡領域とが互いに分布
された構造を具え、かつ第１の主電極領域に接触する電
極構造は上記不純物密度の高い領域のみならず不純物密
度の低い領域及び短絡領域にも部分的に接触し、前記短
絡領域は前記制御領域と同一導電型で前記相対的に不純
物密度の高い第１の主電極領域とは反対導電型を有し、
前記相対的に不純物密度の高い領域から前記相対的に不
純物密度の低い領域内に広がる空乏層によって前記制御
領域との間に電位障壁を有することを特徴とする静電誘
導主電極短絡構造を有する静電誘導型半導体素子として
の構成を有する。

【００４２】或いはまた、前記第１の主電極領域の内、
相対的に不純物密度の高い領域と相対的に不純物密度の
低い領域とは、互いに同一導電型であり、かつ前記制御
領域とは反対導電型であることを特徴とする静電誘導主
電極短絡構造を有する静電誘導型半導体素子としての構
成を有する。

【００４３】或いはまた、前記第１の主電極領域の内、
前記相対的に不純物密度の低い領域は前記相対的に不純
物密度の高い領域とは反対導電型であり、かつ前記制御
領域とは同一導電型であることを特徴とする静電誘導主
電極短絡構造を有する静電誘導型半導体素子としての構
成を有する。

【００４４】或いはまた、前記第１の主電極領域に接触
する電極構造は、前記相対的に不純物密度の高い領域と
はオーム性接触を有し、前記相対的に不純物密度の低い
領域と接触する部分においては非オーム性接触もしくは
ショットキー接触を有することを特徴とする静電誘導主
電極短絡構造を有する静電誘導型半導体素子としての構
成を有する。

【００４５】或いはまた、前記第１の主電極領域に接触
する電極構造において、前記相対的に不純物密度の低い
領域と接触する部分の電極材料はＡｌ，Ｍｏ，Ｗ，Ｐ
ｔ，Ｔｉ，ＮｉもしくはこれらとＳｉとの合金もしくは
シリサイド層からなることを特徴とする静電誘導主電極
短絡構造を有する静電誘導型半導体素子としての構成を
有する。

【００４６】或いはまた、前記第１の主電極領域の内、
前記相対的に不純物密度の高い領域は互いに分割された
分布構造を有することを特徴とする静電誘導主電極短絡
構造を有する静電誘導型半導体素子としての構成を有す
る。

【００４７】或いはまた、前記制御領域は埋込み構造を
有することを特徴とする静電誘導主電極短絡構造を有す
る静電誘導型半導体素子としての構成を有する。

【００４８】或いはまた、前記制御領域は切込み構造を
有することを特徴とする静電誘導主電極短絡構造を有す
る静電誘導型半導体素子としての構成を有する。

【００４９】或いはまた、前記制御領域は平面型構造を
有することを特徴とする静電誘導主電極短絡構造を有す
る静電誘導型半導体素子としての構成を有する。

【００５０】或いはまた、前記静電誘導型半導体素子は
静電誘導サイリスタであることを特徴とする静電誘導主
電極短絡構造を有する静電誘導型半導体素子としての構
成を有する。

【００５１】或いはまた、前記静電誘導型半導体素子は
静電誘導トランジスタであることを特徴とする静電誘導
主電極短絡構造を有する静電誘導型半導体素子としての
構成を有する。

【００５２】

【作用】静電誘導サイリスタを例として、従来構造と比
較しながら本発明による静電誘導主電極短絡構造を有す
る静電誘導型半導体素子の動作原理を説明する。

【００５３】図１６乃至図２１は本発明の静電誘導主電
極（カソード）短絡構造を有する静電誘導サイリスタの
動作原理を説明するための図であって、図１６は後述す
る図２に図示する実施例２と同様の構造例であるが、カ
ソード電極７ａが一部ｎ型領域１０にも接触している例
である。静電誘導カソード短絡と分布型カソード構造を
組み合わせた形状となっている。図１７乃至図２０はそ
れぞれオン期間（ｔ₀期間）、蓄積期間（ｔ₁ 期間）、
下降期間（ｔ₂ 期間）、テイル期間（ｔ₃ 期間）におけ
るキャリアの動きを説明する図である。また図２１はカ
ソード近傍における構造と対応するポテンシャル分布の
模式図であって正孔がカソード電極に抜けやすい構造で
あることを示している。但し、図２１は模式図であり、
図１６とは対応していない。

【００５４】本発明の動作原理を説明する図１７乃至図
２０は従来構造の動作原理を説明した図２８乃至図３１
にそれぞれ対応している。

【００５５】従来構造と比較すると分布型カソード構造
と静電誘導短絡の効果により、本発明の方が高速化さ
れ、またターンオフ時ゲートピーク電流値Ｉ_GPも低減化
され、かつターンオフ時ゲート引き抜き電荷量も小さ
い。

【００５６】図１７と図２８を比較すると、オン期間
（ｔ₀ 期間）におけるキャリアの動きはあまり差がない
ことがわかる。本発明においてはカソード電極がｎエピ
タキシャル層及びｐ⁺ カソード短絡領域１５にも接触し
ているため、オン状態における正孔電流はｎ⁺ カソード
領域のみならず、相対的に不純物密度の低いｎエピタキ
シャル層及びｐ⁺ カソード短絡領域１５を介してカソー
ド電極に流入する。むしろオン状態では正孔電流はこの
相対的に不純物密度の低いｎエピタキシャル層及びｐ⁺
カソード短絡領域の部分を介してカソード電極に流れや
すい。

【００５７】本発明の動作上、特徴的な点は図１８の蓄
積期間（ｔ₁ 期間）のキャリアの動きに現われている。
ゲート−カソード間に逆バイアスが印加されると、ゲー
トのポテンシャル（電位）が上昇し、チャネルの電位障
壁高さが上昇する。これに伴ない、ゲートから正孔が引
き抜かれるが、その成分は主としてアノードからの正孔
電流ｉｈａによるＱｈａのみとなる。ゲート領域近傍及
びゲート−カソード間のｎエピタキシャル層（１０）内
に分布された正孔による正孔電流ｉｈｂの成分によるＱ
ｈｂの内、一部分はゲート領域から引き抜かれるが、主
としてｉｈｂはｐ⁺ カソード短絡領域１５及びｎ型領域
１０を介してカソード電極に流入することから、ゲート
引き抜き電荷とはならない。これは後述する正孔に対す
るポテンシャル分布から明らかなようにカソード近傍の
正孔はｎエピタキシャル層に対して形成された短絡領域
からカソード電極に抜けやすいからである。尚、ｉｅ成
分については従来例と同様である。

【００５８】従って、従来構造では図２９に示す如く、
ゲート引き抜き電流はｉｈａ＋ｉｈｂ＋ｉｅであり、ゲ
ート引き抜き電荷量はＱｈａ＋Ｑｈｂ＋Ｑｅであったの
に対して、本願発明では、それぞれｉｈａ−ｉｈｂ＋ｉ
ｅ，Ｑｈａ−Ｑｈｂ＋Ｑｅとなる。ｐ⁺ 短絡領域１５を
設定しない単なる分布型主電極構造と比較してもゲート
引き抜き電荷量は低減化される。

【００５９】本発明の静電誘導主電極短絡構造の導入に
よって、ターンオフ時ゲート引き抜き電荷量は従来例に
比較して相当程度低減化されている。

【００６０】図１９及び図２０に示した下降期間（ｔ₂
期間）及びテイル期間（ｔ₃ 期間）の動作は従来構造と
同様である。

【００６１】図２１は本願発明の静電誘導カソード短絡
構造を有するＳＩサイリスタのカソード近傍の構造と対
応するポテンシャル分布を模式的に示した図である。Ａ
−Ａ´線及びＢ−Ｂ´線に沿って、それぞれ破線及び実
線にてポテンシャル分布を示している。ｐ⁺ カソード短
絡領域１５の前面には正孔に対する電位障壁高さが最も
高いイントリンシックカソード点Ｋ^* が存在し、ゲート
−ゲート間のチャネル領域にはイントリンシックゲート
点Ｇ^* が存在して、それぞれ正孔及び電子の流れを制御
している。ポテンシャル分布より明らかなように正孔は
カソード電極とｎエピタキシャル層界面及びカソード短
絡領域に蓄積されやすいことから、ターンオフ時のｉｈ
ｂ成分は主としてカソード電極に流入しやすい。このた
めＱｈｂ成分がターンオフ時ゲート引き抜き電荷から低
減化される。

【００６２】

【実施例１】図１は本発明の第１の実施例としての静電
誘導主電極短絡構造を有する静電誘導型半導体素子の模
式的断面構造図及び上面図である。図１は単位セグメン
ト部分を表わしている。ｐ⁺ 領域３はアノード領域であ
るため、図１の構造は静電誘導サイリスタに対応してい
る。もしも領域３がｎ⁺ 領域となれば静電誘導トランジ
スタとなる。以下サイリスタを例に説明する。図１にお
いて、１はｎ^- 高抵抗層、４はｐ⁺ 埋込みゲート領域、
５はチャネル領域、７ａ、７ｂ、７ｃはそれぞれカソー
ド電極、ゲート電極、アノード電極である。１０はｎ型
領域であって、エピタキシャル成長等にて形成される。
１１はｎ⁺ カソード領域であり、１５はカソード短絡領
域である。本実施例１の構造的特徴は、カソード電極７
ａがｎ⁺カソード領域１１のみならずｎ型領域１０及び
カソード短絡領域１５に対しても接触していることであ
る。ｎ⁺ カソード領域１１とカソード短絡領域１５はカ
ソード電極７ａによって短絡されている。カソード電極
の材料としてはＡｌ，Ａｌ−Ｓｉ，Ｍｏ，Ｗ，Ｐｔ，Ｔ
ｉ，Ｎｉもしくはこれらの合金層或いはシリサイド層で
ある。カソード電極７ａはｎ⁺ カソード領域11及びカソ
ード短絡領域１５に対してはオーム性接触となっている
が、ｎ領域10に対してはオーム性接触、非オーム性接
触、或いはショットキー接触となっている。ｎ型領域１
０内に分布する正孔がｎ型領域１０とカソード電極１１
との接触界面及びカソード短絡領域に蓄積されやすいよ
うに、ｎ⁺ （１１）とｎ（１０）に不純物密度差が設定
され更に、またｐ⁺ 領域（カソード短絡領域）１５に吸
収されやすい構造となっている。上面図から明らかなよ
うに、ｎ⁺ カソード領域１１はストライプ状に形成され
ているが、周辺部分が相対的に不純物密度の低いｎ型領
域１０となっており、ｎ⁺（１１）ｎ（１０）の分布カ
ソード領域に対して、カソード電極７ａが両者に接触し
て、分布カソード電極構造を形成し、更にまたカソード
電極７ａはカソード短絡領域１５とｎ⁺ カソード領域
（１１）を短絡している。

【００６３】上記ｎ型領域10は、正孔が蓄積されやすい
領域であればよく、ｐ⁺ ゲート領域４よりは相対的に不
純物密度が低いｐ^- 領域として形成されていてもよい。
この場合にはカソード電極７ａとの接触はショットキー
接触となることが望ましい。

【００６４】またｐ⁺ カソード短絡領域１５とゲート領
域４間の空乏化された領域には静電誘導効果によって高
さが制御される電位障壁が形成されてゲート領域４とカ
ソード短絡領域１５との導通キャリア（正孔）の流れが
制御されている。

【００６５】即ち、カソード短絡領域１５はｎ⁺ カソー
ド領域１１と短絡されるとともに、ｎ⁺ カソード領域１
１で挟まれたｎ型領域１０には、ｎ⁺ （１１）ｎ（１
０）接合による拡散電位によって空乏層が広がる。この
空乏層が互いにつながって、カソード短絡領域１５の前
面には正孔に対する電位障壁が形成されている。この電
位障壁高さが最も高いイントリンシックカソードＫ^* の
位置は図１中に模式的に示されている。図２１に図示し
た正孔に対するポテンシャル分布からも明らかなように
Ｋ^* よりも表面側に分布した正孔は効率よくカソード短
絡領域１５に吸収される。このようなカソード短絡領域
１５を積極的に導入することによって、カソード電極７
ａに吸収する正孔の云わばドレイン領域を形成したこと
に相当する。単なるショットキー接合を介して正孔をカ
ソード電極７ａに吸収する構造に比べて、ｐ⁺ 領域（１
５）ｎ（１０）接合の拡散電位によって正孔の吸収効果
が高い構造である。

【００６６】図１ではカソード電極７ａはｎ型領域１０
にも接触した構造を有するが、必ずしもｎ型領域１０に
接触している必要はないことはもちろんである。即ち、
ｎ⁺（１１）ｐ⁺ （１５）のみに接触する構成となって
いてもよい。

【００６７】

【実施例２】図２は本発明の第２の実施例としての静電
誘導主電極短絡構造を有する静電誘導型半導体素子の単
位セグメント部分の模式的断面構造図及び上面図であ
る。図２は埋込みゲート型ＳＩサイリスタに対応してい
る。図２の構造的特徴はｎ⁺ カソード領域１１でｎ型領
域１０を挟み、更に挟まれたｎ型領域１０内にカソード
短絡領域を設定し、カソード電極７ａとはこのｎ⁺ 領域
１１で挟まれたｎ型領域１０及びカソード短絡領域１５
において接触している点である。

【００６８】このような分布型主電極（カソード）構造
においてカソード短絡構造を導入することによって、相
対的に不純物密度の低いｎ型領域10内に蓄積される正孔
を効率良くカソード短絡領域１５からカソード電極７ａ
に吸収することができる。上面図より明らかな如く、ｎ
⁺ カソード領域１１は２本のストライプ状に形成されこ
のストライプに挟まれたｎ型領域内にカソード短絡領域
が形成され、カソード電極７ａはｎ⁺ （１１）ｎ（１
０）ｎ⁺ （１１）領域及びｎ⁺ （１１）ｐ⁺ （１５）ｎ
⁺ （１１）領域に横断的に接触している。カソード電極
７ａはｎ⁺ カソード領域（１１）及びカソード短絡領域
（１５）とはオーム性接触、ｎ型領域とはオーム性接触
もしくは非オーム性接触、或いは、ショットキー接触と
なっている。またｎ型領域１０はｐ⁺ ゲート領域４に比
べて相対的に不純物密度の低いｐ^-領域もしくは、ｐ領
域として形成されていてもよい。

【００６９】

【実施例３，４】図３及び図４は本発明の第３及び第４
の実施例としての静電誘導主電極短絡構造を有する静電
誘導型半導体素子の単位セグメント部分の模式的断面構
造図及び上面図である。

【００７０】図３及び図４の構造的特徴は、ｎ⁺ カソー
ド領域１１の配置パターン及びｎ⁺カソード領域１１で
挟まれたｐ⁺ カソード短絡領域１５の配置パターンにあ
る。即ち、従来例の問題点として説明したようにｎ⁺ カ
ソード領域１１の拡散された領域直下のｐ⁺ 埋込みゲー
ト領域４が大きく拡がり、拡散深さにばらつきを生じ、
ゲート−カソード間の耐圧分布にばらつきを生ずるとい
う問題点を解決するために、ｎ⁺ カソード領域１１を小
領域に分割してセグメント内に配置し、かつｎ⁺ カソー
ド領域１１に挟まれた形状にｐ⁺ カソード短絡領域１５
を形成した点である。ｎ⁺ カソード領域11はチャネル領
域５に対応する領域上に分割されて配置されるため単位
セグメント内でのゲート−カソード間の拡散ばらつきは
緩和され、耐圧分布も一様となる。

【００７１】実施例３ではストライプ状のカソード領域
と組み合わされている例であり、カソード電極７ａはこ
のようなｎ⁺ カソード領域１１とｎ型領域１０からなる
分布カソード領域とｐ⁺ カソード短絡領域１５に上面図
に示す如く接触している。

【００７２】図４の実施例４ではｎ⁺ カソード領域１１
は小領域に分割されたままであり、ストライプは入って
いない。これらのｎ⁺ カソード領域１１に挟まれた形状
にｐ⁺ カソード短絡領域１５を形成している。カソード
電極１１はｎ⁺ （１１）ｐ⁺（１５）ｎ⁺ （１１）ｐ⁺
（１５）…分布カソード短絡領域に対して横断的に接触
している。

【００７３】実施例３，４においてもカソード電極７ａ
とｎ⁺ カソード領域１１及びｐ⁺ カソード短絡領域１５
はオーム性接触、ｎ型領域１０とはオーム性接触、非オ
ーム性接触もしくはショットキー接触となっている。更
にまた、ｎ型領域１０はｐ^-領域もしくはｐ領域として
形成されていてもよい。要はこのような相対的に不純物
密度の低いｎ型領域かｐ⁺ カソード短絡領域に正孔が蓄
積され、カソード電極７ａに吸収されやすい構造となっ
ていればよい。

【００７４】尚、静電誘導（ＳＩ）主電極短絡構造が実
現されていることは前述の実施例１，２と同様である。
即ち、カソード短絡領域１５はｎ⁺ カソード領域１１と
短絡されるとともに、ｎ⁺ カソード領域１１で挟まれた
ｎ型領域１０には、ｎ⁺ （１１）ｎ（１０）接合による
拡散電位によって空乏層が広がる。この空乏層が互いに
つながって、カソード短絡領域１５の前面には正孔に対
する電位障壁が形成されている。この電位障壁高さが最
も高い位置がイントリンシックカソードＫ^* であり、Ｋ
^* の位置は図３，４中に模式的に示されている。図２１
に図示した正孔に対するポテンシャル分布からも明らか
なようにＫ^* よりも表面側に分布した正孔は効率よくカ
ソード短絡領域１５に吸収される。このようなカソード
短絡領域１５を積極的に導入することによって、カソー
ド電極７ａに吸収する正孔の云わばドレイン領域を形成
したことに相当する。単なるショットキー接合を介して
正孔をカソード電極７ａに吸収する構造に比べて、ｐ⁺
領域（１５）ｎ（１０）接合の拡散電位によって正孔の
吸収効果が高い構造である。

【００７５】図３，４ではカソード電極７ａはｎ型領域
１０にも接触した構造を有するが、必ずしもｎ型領域１
０に接触している必要はないことはもちろんである。即
ち、ｎ⁺ （１１）ｐ⁺ （１５）のみに接触する構成とな
っていてもよい。

【００７６】

【実施例５，６】図５及び図６は本発明の第５及び第６
の実施例としての静電誘導主電極短絡構造を有する静電
誘導型半導体素子の単位セグメント部分の模式的断面構
造図である。埋込みゲート型ＳＩサイリスタの例であ
り、ｎ⁺ カソード領域１１は実施例３，４と同様に小領
域に分割されまた静電誘導効果を利用するカソード短絡
領域１５はカソード領域１１に挟まれて配置されてい
る。本発明の静電誘導主電極（カソード）短絡構造は短
絡構造を有しない分布型主電極構造と比べても更にゲー
ト引き抜き電荷量の低減効果があり、ターンオフ時間の
内、蓄積時間ｔ_s と下降時間ｔ_f の和からなるターンオ
フ時間ｔ_gqが低減される構造である。しかし、サイリス
タ構造特有のテイル時間ｔ_tailに対しては分布型主電極
（カソード）構造だけでは低減することは難しい。従っ
て、実施例５では静電誘導カソード短絡構造とライフタ
イム制御とを組み合わせて実施した例に対応している。
ライフタイム制御としてはプロトン照射、電子線照射、
γ線照射等の方法もしくは重金属拡散を行なう。図５に
おいて（×）印はプロトン照射の場合の望ましい欠陥領
域の形成位置を示している。例えば、ｐ⁺ アノード領域
３の厚さを約５μｍとして、アノード面から約１５μｍ
の位置に形成している。ｐ⁺ アノード領域３の近傍に形
成することによって、電子のライムタイムを有効に制御
してテイル時間の低減化を図っている。

【００７７】一方、図６に示した実施例６では静電誘導
カソード短絡構造と静電誘導アノード短絡構造を組み合
わせた実施例である。６はｎ⁺ 短絡層である。図６のア
ノード短絡構造は静電誘導効果を利用したアノード短絡
構造でありＳＩアノードショート構造となっている。静
電誘導カソード短絡構造とＳＩアノードショート構造を
組み合わせることによって、ターンオフ時間ｔ_gqの低減
とともにテイル時間ｔ_tailを低減することができる。実
施例６において更にライフタイム制御を実施してもよい
ことはもちろんである。

【００７８】実施例５，６においてもカソード短絡領域
１５の前面には静電誘導効果によって制御可能な電位障
壁が形成され、ｐ⁺ カソード短絡領域１５はカソード電
極７ａに吸収する正孔のドレインとなっている。

【００７９】

【実施例７，８，９】図７，図８及び図９は本発明の第
７，第８，及び第９の実施例としての静電誘導主電極短
絡構造を有する静電誘導型半導体素子の単位セグメント
部分の模式的断面構造図及び上面図である。実施例７〜
９はいずれも切込みゲート構造を有するＳＩサイリスタ
に対応しており、それぞれ静電誘導主電極（カソード）
短絡構造に特徴を有する。

【００８０】実施例７では図７から明らかな如く、ｎ⁺
カソード領域１１がストライプ状に形成され、カソード
電極７ａはｎ⁺ （１１）ｎ（１０）からなる分布カソー
ド領域及びｎ⁺ カソード領域１１に挟まれたｐ⁺ 静電誘
導カソード短絡領域１５に対して横断的に接触してい
る。

【００８１】実施例８では図８から明らかな如くｎ⁺ カ
ソード領域１１は小領域に分割されて配置され、カソー
ド電極７ａはｎ⁺ （１１）ｎ（１０）分布カソード領域
及びｎ⁺ カソード領域１１に挟まれたｐ⁺ 静電誘導カソ
ード短絡領域１５に横断的に接触している。

【００８２】実施例９では図９から明らかな如く、ｎ⁺
カソード領域１１は分割されたストライプ状に形成さ
れ、かつこれらの領域に挟まれたｎ領域１０を有し、更
にｎ領域１０内にはｐ⁺ カソード短絡領域１５が形成さ
れ、カソード電極７ａはｎ⁺ （１１）ｎ（１０）分布カ
ソード領域及びｎ⁺ （１１）ｐ⁺ （１５）ｎ⁺ （１１）
ＳＩカソード短絡領域に対して横断的に接触している。
ｎ⁺ カソード領域１１に挟まれたｎ領域（１０）から正
孔がカソード電極７ａに効率的に吸収されやすい構造と
なっている。

【００８３】実施例７〜９はいずれもＳＩサイリスタを
例としているが、ｐ⁺ アノード領域３の代わりにｎ⁺ 領
域となれば切込みゲート構造のＳＩＴを形成することが
できる。

【００８４】カソード電極７ａはｎ⁺ カソード領域１１
及びｐ⁺ カソード短絡領域１５とはオーム性接触、ｎ型
領域１０とはオーム性接触もしくは非オーム性接触或い
はショットキー接触を形成している。ｎ型領域10はｐ⁺
ゲート領域４に比べて相対的に不純物密度の低いｐ^- 領
域もしくはｐ領域として形成されていてもよい。その場
合にはショットキー接触となることが望ましい。

【００８５】実施例７〜９のｐ⁺ カソード短絡領域１５
の前面にはイントリンシックカソード点Ｋ^* において電
位障壁高さのピークが存在し、流れる正孔電流を制御し
ている。Ｋ^* 点より表面側の正孔は効率良くカソード短
絡領域１５に吸収される構造となっている。

【００８６】

【実施例１０，１１】図１０及び図１１は本発明の第１
０及び第１１の実施例としての静電誘導主電極短絡構造
を有する静電誘導型半導体素子の主電極近傍の模式的断
面構造図である。実施例１０及び１１はいずれも平面ゲ
ート構造（プレーナゲート構造）の静電誘導型半導体素
子に対応している。サイリスタもしくはトランジスタと
して形成することができるが、ここではサイリスタを例
として説明する。

【００８７】図１０の実施例１０ではｎ⁺ カソード領域
１１は２本のストライプ状に形成されまたカソード短絡
領域１５がｎ⁺ カソード領域１１に挟まれて形成されて
いる。カソード電極７ａはｎ⁺ カソード領域１１のみな
らず、ｐ⁺ カソード短絡領域１５に対しても接触してい
る。即ちｎ⁺ （１１）ｐ⁺ （１５）ｎ⁺ （１１）からな
る静電誘導カソード短絡構造に対してカソード電極７ａ
は横断的に接触している。ｎ^- ／ｐ^- 領域１０ａに分布
する正孔は主としてｎ⁺ カソード領域１１で挟まれたｐ
⁺ カソード短絡領域１５からカソード電極７ａに吸収さ
れやすい構造である。一方、図１１の実施例１１はｎ⁺
カソード領域１１は１本のストライプ状に形成され、カ
ソード電極７ａはｎ⁺ カソード領域１１のみならず周辺
のｎ^- ／ｐ^- 領域１０ａに対しても接触している。また
ｎ⁺ カソード領域１１内には島状にｐ⁺ カソード短絡領
域１５が形成されている。図１２は図１１に示した実施
例１１の単位チャネル部分の模式的上面図である。スト
ライプ状のｎ⁺ カソード領域１１及び島状のｐ⁺ カソー
ド短絡領域１５及びｎ^- ／ｐ^- 領域１０ａに対してカソ
ード電極７ａが横断的に接触している様子を示してい
る。

【００８８】

【実施例１２，１３，１４】本発明の静電誘導主電極短
絡構造はｎ⁺ カソード領域１１及びｎ⁺ カソード領域に
挟まれたｐ⁺ カソード短絡領域の配置パターンによって
各種の変形例が可能である点は平面ゲート構造において
も同様である。図１３乃至図１５はこのようなカソード
領域１１の配置の実施例を示す上面図である。即ち、図
１３は本発明の第１２の実施例であって、プレーナ構造
の単位チャネル内においてｎ⁺ カソード領域１１を小領
域に分割して配置し、かつ該カソード領域１１内に島状
にｐ⁺カソード短絡領域１５を配置している。カソード
電極７ａはｎ⁺ （１１）ｎ^- ／ｐ^- （１０ａ）カソード
分布構造及びｎ⁺ （１１）ｐ⁺ （１５）ｎ⁺ （１１）Ｓ
Ｉカソード短絡構造に対して全体を覆うようにして接触
した例である。図１４は本発明の第１３の実施例であっ
て、同じくプレーナ構造において、複数のチャネル内に
配置されたｎ⁺ カソード領域１１及びその中のｐ⁺ カソ
ード短絡領域１５に対してカソード電極７ａが横断的に
接触するとともに、ｎ⁺ カソード領域１１の周辺部分の
ｎ^- ／ｐ^- 領域１０ａに対しても接触した例である。更
に図１５は図１４よりも更にカソード電極７ａのストラ
イプ幅を広く設定し、ｎ⁺ カソード領域１１及びｐ⁺ カ
ソード短絡領域１５全体を覆うように形成した実施例１
４である。このように配置し、構成することによって、
ｎ^- ／ｐ^- 領域１０ａ内に分布する正孔の吸収効果を高
めることができる。

【００８９】図１に示した実施例１と図２６に示した従
来構造の比較結果を以下に述べる。均一なカソード電極
構造を有する従来構造に比べ本発明の静電誘導主電極短
絡構造によればゲートピーク電流値Ｉ_Gpの低減化、ター
オフゲインＧ_OFF の増大化、蓄積時間ｔ_s の低減化、下
降時間ｔ_f の低減化、従ってターンオフ時間ｔ_gq（＝ｔ
_s ＋ｔ_f ）の低減化、ターンオフスイッチングエネルギ
ーＥ_OFF （ｍＪ／パルス）の低減化が実現される。

【００９０】特にｐ⁺ カソード短絡領域１５とｎ型領域
（１０）間の拡散電位により生ずる電界によりゲート領
域４とカソード領域１１間に分布する正孔を効率良く主
電極であるカソード電極７ａに吸収することができるた
め、ゲート引き抜き電荷量Ｑの低減が著しい。その分だ
け、ゲート駆動回路の負担が低減され、ｔ型軽量化を図
ることができる。

【００９１】ゲート引き抜き電荷量Ｑ（μＣ）を比較す
ると本発明の実施例１では、従来例に比較して約１／３
以下となる。

【００９２】図１に示した実施例１の構造例の素子と、
図２６に示した従来構造の素子に対して所定の条件にて
γ線照射を行ないライフライム制御を実施した素子との
ターンオフスイッチングを比較すると、従来構造に対し
てγ線照射によるライフタイム制御を実施した場合と比
較しても、本発明の静電誘導カソード短絡構造を有する
ＳＩサイリスタはより高速化されかつＱが小さく、低損
失という優れた性能を示す。

【００９３】従来例との順方向電流−電圧特性の比較を
行なうと、従来例と比較して低電流域では順方向電圧降
下（オン電圧）Ｖ_T は高いが大電流域においてはＶ_T は
低くなる。従って、本発明の静電誘導カソード短絡構造
を有するＳＩサイリスタではサージ耐量が高い。

【００９４】静電誘導主電極（カソード）短絡構造にお
けるｎ⁺ カソード領域とｐ⁺ カソード短絡領域とのカソ
ード電極による短絡率とオン電圧との関係を比較する
と、短絡率を３０％以下に抑えればオン電圧Ｖ_T の急激
な上昇は抑制されている。

【００９５】本発明の実施例は上記実施例１〜１４に限
定されるものではなく、様々な変形が可能である。例え
ばｎ⁺ カソード領域１１内にカソード電極７ａとの界面
部分に浅くｐ領域をチャネル構造を介することなく形成
してもよい。このｐ領域の効果としては、ｎ⁺ カソード
領域１１内に分布された正孔を吸収する点にある。この
浅いｐ領域は例えばＡｌ−Ｓｉのシンターリングに伴な
い、数１０Å程度の浅い層として形成することもでき
る。この構造と上記ｐ⁺ カソード短絡構造を併用しても
よい。本発明の実施例においてｎ型領域１０をｐ^- もし
くはｐ領域としてもよいことを既に述べたが、この場
合、上記の浅いｐ領域は上記ｎ型領域（或いはｐ^- もし
くはｐ領域）１０と接触しないようにｎ⁺ カソード領域
１１によって取囲まれているか電位障壁により囲まれて
いることが望ましい。

【００９６】本発明の静電誘導主電極短絡構造はＳＩ
Ｔ，ＳＩサイリスタのみならず、他のカソードもしくは
ソース構造を有する素子にも適用することができる。例
えばＩＧＢＴ，ＭＯＳ制御サイリスタ，等においても同
様に適用することができる。

【００９７】更にまた上記実施例において導電型を反対
にした構成も可能であることはもちろんである。

【００９８】

【発明の効果】本発明の静電誘導主電極短絡構造を有す
る静電誘導型半導体素子によれば、特にサイリスタに適
用すると以下のような顕著な効果を奏することができ
る。即ち、

【００９９】ターンオフ時間（蓄積時間ｔ_s と下降時
間ｔ_f の和）を低減化でき、ターンオフスイッチングロ
スＥ_OFF を低減化できる。従って、高周波ＰＷＭインバ
ータ等の応用面において特に蓄積時間ｔ_s が低減化され
ることから、非常に使い易い素子を提供することができ
る。またセグメント毎に蓄積時間ｔ_s を低減化できるこ
とからウエーハの面内ばらつき量が低減化されウエーハ
を大口径化し易くなる。

【０１００】更にまた、主電極短絡構造によってゲー
ト引抜き電荷量が顕著に低減化されターンオフゲインＧ
_OFF が上昇することから、ゲート駆動回路の簡単化、小
型化を図ることができ、装置全体の低価格化を図ること
ができる。

【０１０１】高温における耐圧特性及びリーク電流は
ライフタイム制御を行なわない従来構造の素子と同程度
であり、定常ブロッキング時において定常損失（ロス）
が低いことから、ターンオフ性能が向上するにもかかわ
らず通常トレードオフの関係にあるオン特性を良好に保
つことができる。

【０１０２】オン電圧Ｖ_T は正の温度特性を有するた
め特に高周波動作時において、熱暴走しにくいため、高
周波動作に適用できる。

【０１０３】ターンオフ性能を極端にＳＩＴ並みに高
速化しても点弧特性にほとんど影響しない。即ち、点弧
時のゲート電圧，ゲート電流はほとんど変化が見られな
い。ターンオフ性能を向上させても低電流域ではターン
オンスイッチングロスＥ_ONはほとんど変化しない。また
高電流域でターンオン高上り時間ｔ_r 及びＥ_ONが増加す
る傾向があるが遅延時間ｔ_d は変化しない。高電流域で
のサージ耐量が増大するという効果もある。

【０１０４】本発明の構造をＳＩＴに適用した場合にも
サイリスタにおける利点としての上記〜の効果を同
様に享受することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図２】本発明の第２の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図３】本発明の第３の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図４】本発明の第４の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図５】本発明の第５の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図

【図６】本発明の第６の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図

【図７】本発明の第７の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図８】本発明の第８の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図９】本発明の第９の実施例としての静電誘導主電極
短絡構造を有する静電誘導型半導体素子の単位セグメン
ト部分の模式的断面構造図及び上面図

【図１０】本発明の第１０の実施例としての静電誘導主
電極短絡構造を有する静電誘導型半導体素子の主電極近
傍の模式的断面構造図

【図１１】本発明の第１１の実施例としての静電誘導主
電極短絡構造を有する静電誘導型半導体素子の主電極近
傍の模式的断面構造図

【図１２】図１１に示した実施例１１の単位チャネル部
分の模式的な上面図

【図１３】本発明の第１２の実施例としての静電誘導主
電極短絡構造を有する静電誘導型半導体素子の静電誘導
カソード短絡構造例

【図１４】本発明の第１３の実施例としての静電誘導主
電極短絡構造を有する静電誘導型半導体素子の静電誘導
カソード短絡構造例

【図１５】本発明の第１４の実施例としての静電誘導主
電極短絡構造を有する静電誘導型半導体素子の静電誘導
カソード短絡構造例

【図１６】本発明の動作原理を説明するための模式図
（分布型カソード構造と静電誘導短絡構造の組み合わせ
構造）

【図１７】オン状態のキャリアの動きを示す図

【図１８】蓄積期間のキャリアの動きを示す図

【図１９】下降期間のキャリアの動きを示す図

【図２０】テイル期間のキャリアの動きを示す図

【図２１】本発明の静電誘導主電極短絡構造とポテンシ
ャル分布の説明図

【図２２】従来のＳＩサイリスタの模式的断面図（従来
例１）

【図２３】従来のＳＩサイリスタの模式的断面図（従来
例２）

【図２４】従来のＳＩサイリスタの模式的断面図（従来
例３）

【図２５】ｎ⁺ カソード直下の埋込み層が大きく形成さ
れる様子を示す模式図

【図２６】カソード領域が一様に均一に形成された従来
の埋込みゲート構造を有する静電誘導サイリスタの模式
的断面構造図及び上面図

【図２７】従来構造例における典型的なスイッチング
（１２５０Ｖ−１００Ａ）（分布型カソードなし）

【図２８】オン状態のキャリアの動きを示す図

【図２９】蓄積期間のキャリアの動きを示す図

【図３０】下降期間のキャリアの動きを示す図

【図３１】テイル期間のキャリアの動きを示す図

【符号の説明】 １ ｎ^- 高抵抗層 １ａ 基板 １ｂ エピタキシャル層 ３ ｐ⁺ アノード領域 ４ ｐ⁺ ゲート領域 ５ チャネル領域 ６ ｎ⁺ 短絡層 ７ａ カソード電極 ７ｂ ゲート電極 ７ｃ アノード電極 １０ ｎ型領域 １０ａ ｎ^- ／ｐ^- 領域 １１ ｎ⁺ カソード領域 １２ 支持電極 １３ ｐ⁺ 短絡層 １４、１４´ 絶縁層 １５ ｐ⁺ カソード短絡領域 Ｋ^* イントリンシックカソード点 Ｇ^* イントリンシックゲート点

Claims (11)

【特許請求の範囲】
1. 【請求項１】 高抵抗層領域の第１の主表面に形成され
   た第１の主電極領域と、 前記高抵抗層領域の第１もしくは第２の主表面に形成さ
   れた第２の主電極領域と、 前記第１の主電極領域の近傍に形成された制御領域とを
   具備し、 前記制御領域は前記高抵抗層領域内にチャネル領域を形
   成するとともに第１の主電極領域と第２の主電極領域間
   を導通する主電流を該チャネル領域に形成された電位障
   壁高さを制御することによって制御する静電誘導型半導
   体素子において、 第１の主電極領域は相対的に不純物密度の高い領域と相
   対的に不純物密度の低い領域と相対的に不純物密度の高
   い領域に挟まれた相対的に不純物密度の低い領域内に形
   成された短絡領域とが互いに分布された構造を具え、か
   つ第１の主電極領域に接触する電極構造は上記不純物密
   度の高い領域のみならず不純物密度の低い領域及び短絡
   領域にも部分的に接触し、前記短絡領域は前記制御領域
   と同一導電型で前記相対的に不純物密度の高い第１の主
   電極領域とは反対導電型を有し、前記相対的に不純物密
   度の高い領域から前記相対的に不純物密度の低い領域内
   に広がる空乏層によって前記制御領域との間に電位障壁
   を有することを特徴とする静電誘導主電極短絡構造を有
   する静電誘導型半導体素子。
2. 【請求項２】 前記第１の主電極領域の内、相対的に不
   純物密度の高い領域と相対的に不純物密度の低い領域と
   は、互いに同一導電型であり、かつ前記制御領域とは反
   対導電型であることを特徴とする請求項１記載の静電誘
   導主電極短絡構造を有する静電誘導型半導体素子。
3. 【請求項３】 前記第１の主電極領域の内、前記相対的
   に不純物密度の低い領域は前記相対的に不純物密度の高
   い領域とは反対導電型であり、かつ前記制御領域とは同
   一導電型であることを特徴とする請求項１記載の静電誘
   導主電極短絡構造を有する静電誘導型半導体素子。
4. 【請求項４】 前記第１の主電極領域に接触する電極構
   造は、前記相対的に不純物密度の高い領域とはオーム性
   接触を有し、前記相対的に不純物密度の低い領域と接触
   する部分においては非オーム性接触もしくはショットキ
   ー接触を有することを特徴とする請求項１乃至請求項３
   の内、いずれか１項記載の静電誘導主電極短絡構造を有
   する静電誘導型半導体素子。
5. 【請求項５】 前記第１の主電極領域に接触する電極構
   造において、前記相対的に不純物密度の低い領域と接触
   する部分の電極材料はＡｌ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｎ
   ｉもしくはこれらとＳｉとの合金もしくはシリサイド層
   からなることを特徴とする請求項１乃至請求項４の内、
   いずれか１項記載の静電誘導主電極短絡構造を有する静
   電誘導型半導体素子。
6. 【請求項６】 前記第１の主電極領域の内、前記相対的
   に不純物密度の高い領域は互いに分割された分布構造を
   有することを特徴とする請求項１乃至請求項５の内、い
   ずれか１項記載の静電誘導主電極短絡構造を有する静電
   誘導型半導体素子。
7. 【請求項７】 前記制御領域は埋込み構造を有すること
   を特徴とする請求項１乃至請求項６の内、いずれか１項
   記載の静電誘導主電極短絡構造を有する静電誘導型半導
   体素子。
8. 【請求項８】 前記制御領域は切込み構造を有すること
   を特徴とする請求項１乃至請求項６の内、いずれか１項
   記載の静電誘導主電極短絡構造を有する静電誘導型半導
   体素子。
9. 【請求項９】 前記制御領域は平面型構造を有すること
   を特徴とする請求項１乃至請求項６の内、いずれか１項
   記載の静電誘導主電極短絡構造を有する静電誘導型半導
   体素子。
10. 【請求項１０】 前記静電誘導型半導体素子は静電誘導
    サイリスタであることを特徴とする請求項１乃至請求項
    ９の内、いずれか１項記載の静電誘導主電極短絡構造を
    有する静電誘導型半導体素子。
11. 【請求項１１】 前記静電誘導型半導体素子は静電誘導
    トランジスタであることを特徴とする請求項１乃至請求
    項９の内、いずれか１項記載の静電誘導主電極短絡構造
    を有する静電誘導型半導体素子。