JPH06268216A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06268216A JPH06268216A JP7747993A JP7747993A JPH06268216A JP H06268216 A JPH06268216 A JP H06268216A JP 7747993 A JP7747993 A JP 7747993A JP 7747993 A JP7747993 A JP 7747993A JP H06268216 A JPH06268216 A JP H06268216A
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Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 逆スタガー構造のＴＦＴにおいて、ａ−Ｓｉ
で形成されたチャネル層を薄い膜とした場合において
も、チャネル層の上部に形成された上部絶縁層の影響を
受けることを防ぎ、ＴＦＴの初期特性の劣化の防止及び
信頼性の向上を図る。 【構成】 絶縁基板１上に、ゲート電極２，ゲート絶縁
膜３，非晶質珪素から成るチャネル層４，上部絶縁層６
を順次積層し、前記上部絶縁層６をゲート電極２に対し
て自己整合的とする逆スタガー構造の半導体装置におい
て、前記チャネル層４と上部絶縁層６との間に、界面準
位若しくはギャップ準位を多数有するシールド層５を介
在させ、シールド層５から供給される空間電荷により、
上部絶縁層６中に存在する固定電荷を捕獲し、チャネル
層４における上層からの電界の影響を前記準位によりシ
ールドする。
で形成されたチャネル層を薄い膜とした場合において
も、チャネル層の上部に形成された上部絶縁層の影響を
受けることを防ぎ、ＴＦＴの初期特性の劣化の防止及び
信頼性の向上を図る。 【構成】 絶縁基板１上に、ゲート電極２，ゲート絶縁
膜３，非晶質珪素から成るチャネル層４，上部絶縁層６
を順次積層し、前記上部絶縁層６をゲート電極２に対し
て自己整合的とする逆スタガー構造の半導体装置におい
て、前記チャネル層４と上部絶縁層６との間に、界面準
位若しくはギャップ準位を多数有するシールド層５を介
在させ、シールド層５から供給される空間電荷により、
上部絶縁層６中に存在する固定電荷を捕獲し、チャネル
層４における上層からの電界の影響を前記準位によりシ
ールドする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上にゲート電
極，ゲート絶縁膜，チャネル層，上部絶縁層を順次積層
して成る半導体装置及びその製造方法に係り、特に、チ
ャネル層として非晶質珪素（以下、ａ−Ｓｉという）を
用いた薄膜トランジスタ（以下、ＴＦＴという）に関す
る。
極，ゲート絶縁膜，チャネル層，上部絶縁層を順次積層
して成る半導体装置及びその製造方法に係り、特に、チ
ャネル層として非晶質珪素（以下、ａ−Ｓｉという）を
用いた薄膜トランジスタ（以下、ＴＦＴという）に関す
る。
【０００２】
【従来の技術】チャネル層としてａ−Ｓｉを用いたＴＦ
Ｔは、例えば図６に示すように、絶縁基板６１上に、ゲ
ート電極６２，ゲート絶縁膜６３，チャネル層６４，上
部絶縁層６５を順次積層し、チャネル層６４の一部を覆
うように互に間隔を存しさせてソース電極６６及びドレ
イン電極６７を形成する逆スタガー構造が一般的に採用
されている。上記のような逆スタガ構造のＴＦＴにおい
ては、ソース電極６６及びドレイン電極６７をゲート電
極６２に対して自己整合的に形成するために、ゲート電
極６２をマスクとした裏面露光を用いて上部絶縁層６５
を自己整合的に形成する。すなわち、図７に示すよう
に、パターニングされたゲート電極５２が形成された絶
縁基板６１上に、ゲート絶縁膜６３，チャネル層６４，
上部絶縁膜６５´を順次着膜し、更にレジスト膜７０を
全面に塗布し、絶縁基板６１下方よりゲート電極６２を
マスクとして露光を行ない、前記レジスト膜７０を現像
してレジストパターン７１を形成し、このレジストパタ
ーン７１をマスクとしたエッチングによりゲート電極６
２に対して自己整合的となる上部絶縁層６５を形成す
る。従って、レジスト膜７０に絶縁基板６１裏面からの
光を照射させる必要があるので、ａ−Ｓｉで形成された
チャネル層６４の膜厚は、光の吸収量を極力抑えるため
に通常１０００オングストローム以下の薄い膜で形成し
ている。
Ｔは、例えば図６に示すように、絶縁基板６１上に、ゲ
ート電極６２，ゲート絶縁膜６３，チャネル層６４，上
部絶縁層６５を順次積層し、チャネル層６４の一部を覆
うように互に間隔を存しさせてソース電極６６及びドレ
イン電極６７を形成する逆スタガー構造が一般的に採用
されている。上記のような逆スタガ構造のＴＦＴにおい
ては、ソース電極６６及びドレイン電極６７をゲート電
極６２に対して自己整合的に形成するために、ゲート電
極６２をマスクとした裏面露光を用いて上部絶縁層６５
を自己整合的に形成する。すなわち、図７に示すよう
に、パターニングされたゲート電極５２が形成された絶
縁基板６１上に、ゲート絶縁膜６３，チャネル層６４，
上部絶縁膜６５´を順次着膜し、更にレジスト膜７０を
全面に塗布し、絶縁基板６１下方よりゲート電極６２を
マスクとして露光を行ない、前記レジスト膜７０を現像
してレジストパターン７１を形成し、このレジストパタ
ーン７１をマスクとしたエッチングによりゲート電極６
２に対して自己整合的となる上部絶縁層６５を形成す
る。従って、レジスト膜７０に絶縁基板６１裏面からの
光を照射させる必要があるので、ａ−Ｓｉで形成された
チャネル層６４の膜厚は、光の吸収量を極力抑えるため
に通常１０００オングストローム以下の薄い膜で形成し
ている。
【０００３】
【発明が解決しようとする問題点】しかしながら、ａ−
Ｓｉで形成されたチャネル層６４を１０００オングスト
ローム以下の薄い膜とした場合、ゲート電極６２に電圧
を印加することにより生じるゲート電界による空間電荷
層の厚みが、チャネル層６４の膜厚を越える状態とな
り、チャネル層６４と上部絶縁層６５との界面及び更に
その上部の上部絶縁層６５中に存在する固定電荷の影響
を大きく受け、しきい値電圧が変動する等のＴＦＴの特
性や信頼性を低下させるという問題点があった。
Ｓｉで形成されたチャネル層６４を１０００オングスト
ローム以下の薄い膜とした場合、ゲート電極６２に電圧
を印加することにより生じるゲート電界による空間電荷
層の厚みが、チャネル層６４の膜厚を越える状態とな
り、チャネル層６４と上部絶縁層６５との界面及び更に
その上部の上部絶縁層６５中に存在する固定電荷の影響
を大きく受け、しきい値電圧が変動する等のＴＦＴの特
性や信頼性を低下させるという問題点があった。
【０００４】また、図５に示すように、薄膜トランジス
タの経年変化による特性劣化の防止や信頼性の向上を図
るため、スタガー構造のＴＦＴにおいて、ギャップ準位
を多量に含むａ−Ｓｉ層５０でチャネル層６４の上側を
被覆する構造が提案されている（特開平３−１０５９２
７号公報参照）。この構造によると、ギャップ準位を多
量に含むａ−Ｓｉ層５０を介在させ、この部分の空間電
荷により上部絶縁層６５中に存在する固定電荷の影響を
排除し、ＴＦＴの特性を制御することができる。
タの経年変化による特性劣化の防止や信頼性の向上を図
るため、スタガー構造のＴＦＴにおいて、ギャップ準位
を多量に含むａ−Ｓｉ層５０でチャネル層６４の上側を
被覆する構造が提案されている（特開平３−１０５９２
７号公報参照）。この構造によると、ギャップ準位を多
量に含むａ−Ｓｉ層５０を介在させ、この部分の空間電
荷により上部絶縁層６５中に存在する固定電荷の影響を
排除し、ＴＦＴの特性を制御することができる。
【０００５】しかしながら、この構造においては、ギャ
ップ準位を多量に含むａ−Ｓｉ層５０の抵抗値を高くす
ることが困難であるため、ソース電極６６，ドレイン電
極６７間のリーク電流を十分に下げられないという問題
点がある。また、コンタクト部Ａのチャネル層６４とソ
ース電極６６及びドレイン電極６７の間に、ギャップ準
位を多量に含むａ−Ｓｉ層５０が挿入されているため、
コンタクト部Ａにおいて、良好なオーミック特性を得る
ことができないという問題点があった。
ップ準位を多量に含むａ−Ｓｉ層５０の抵抗値を高くす
ることが困難であるため、ソース電極６６，ドレイン電
極６７間のリーク電流を十分に下げられないという問題
点がある。また、コンタクト部Ａのチャネル層６４とソ
ース電極６６及びドレイン電極６７の間に、ギャップ準
位を多量に含むａ−Ｓｉ層５０が挿入されているため、
コンタクト部Ａにおいて、良好なオーミック特性を得る
ことができないという問題点があった。
【０００６】本発明は上記実情に鑑みてなされたもの
で、逆スタガー構造のＴＦＴにおいて、ａ−Ｓｉで形成
されたチャネル層を薄い膜とした場合においても、チャ
ネル層の上部に形成された上部絶縁層の影響を受けるこ
とを防ぎ、ＴＦＴの初期特性の劣化の防止及び信頼性の
向上を図ることができるＴＦＴの構造及びその製造方法
を提供することを目的とする。
で、逆スタガー構造のＴＦＴにおいて、ａ−Ｓｉで形成
されたチャネル層を薄い膜とした場合においても、チャ
ネル層の上部に形成された上部絶縁層の影響を受けるこ
とを防ぎ、ＴＦＴの初期特性の劣化の防止及び信頼性の
向上を図ることができるＴＦＴの構造及びその製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１の発明は、絶縁基板上に、ゲート電
極，ゲート絶縁膜，非晶質珪素から成るチャネル層，上
部絶縁層を順次積層し、前記上部絶縁層をゲート電極に
対して自己整合的とする逆スタガー構造の半導体装置に
おいて、前記チャネル層と上部絶縁膜との間に、界面準
位若しくはギャップ準位を多数有するシールド膜を介在
させたことを特徴としている。
決するため請求項１の発明は、絶縁基板上に、ゲート電
極，ゲート絶縁膜，非晶質珪素から成るチャネル層，上
部絶縁層を順次積層し、前記上部絶縁層をゲート電極に
対して自己整合的とする逆スタガー構造の半導体装置に
おいて、前記チャネル層と上部絶縁膜との間に、界面準
位若しくはギャップ準位を多数有するシールド膜を介在
させたことを特徴としている。
【０００８】請求項２の発明方法は、絶縁基板上に、ゲ
ート電極，ゲート絶縁膜，非晶質珪素から成るチャネル
層，上部絶縁層を順次積層して成る半導体装置の製造方
法において、前記チャネル層の着膜後に、プラズマＣＶ
Ｄ法によりＳｉＨ4／ＮＨ3流量比を１０〜５０としてＳ
ｉＮ4膜を着膜し、界面準位若しくはギャップ準位を多
数有するシールド層を形成する工程を具備することを特
徴としている。
ート電極，ゲート絶縁膜，非晶質珪素から成るチャネル
層，上部絶縁層を順次積層して成る半導体装置の製造方
法において、前記チャネル層の着膜後に、プラズマＣＶ
Ｄ法によりＳｉＨ4／ＮＨ3流量比を１０〜５０としてＳ
ｉＮ4膜を着膜し、界面準位若しくはギャップ準位を多
数有するシールド層を形成する工程を具備することを特
徴としている。
【０００９】請求項３の発明方法は、絶縁基板上に、ゲ
ート電極，ゲート絶縁膜，非晶質珪素から成るチャネル
層，上部絶縁層を順次積層して成る半導体装置の製造方
法において、前記チャネル層の着膜後に、プラズマＣＶ
Ｄ法により低着膜温度でＳｉＮ4膜を着膜し、界面準位
若しくはギャップ準位を多数有するシールド層を形成す
る工程を具備することを特徴としている。
ート電極，ゲート絶縁膜，非晶質珪素から成るチャネル
層，上部絶縁層を順次積層して成る半導体装置の製造方
法において、前記チャネル層の着膜後に、プラズマＣＶ
Ｄ法により低着膜温度でＳｉＮ4膜を着膜し、界面準位
若しくはギャップ準位を多数有するシールド層を形成す
る工程を具備することを特徴としている。
【００１０】
【作用】本発明によれば、チャネル層と上部絶縁膜との
間に、界面準位若しくはギャップ準位を多数有するシー
ルド層を介在させることにより、チャネル層をａ−Ｓｉ
の薄膜で形成した場合においても、シールド層から供給
される空間電荷により、上部絶縁膜中に存在する固定電
荷を捕獲し、チャネル層における上層からの電界の影響
を前記準位によりシールドすることができる。
間に、界面準位若しくはギャップ準位を多数有するシー
ルド層を介在させることにより、チャネル層をａ−Ｓｉ
の薄膜で形成した場合においても、シールド層から供給
される空間電荷により、上部絶縁膜中に存在する固定電
荷を捕獲し、チャネル層における上層からの電界の影響
を前記準位によりシールドすることができる。
【００１１】また、界面準位若しくはギャップ準位を多
数有するシールド膜は、プラズマＣＶＤ法によるＳｉＮ
4膜を着膜する際に、ＳｉＨ4／ＮＨ3流量比を１０〜５
０と高くしたり、低着膜温度で前記着膜を行なうことに
より得ることができる。
数有するシールド膜は、プラズマＣＶＤ法によるＳｉＮ
4膜を着膜する際に、ＳｉＨ4／ＮＨ3流量比を１０〜５
０と高くしたり、低着膜温度で前記着膜を行なうことに
より得ることができる。
【００１２】
【実施例】本発明の半導体装置の構造について図１
（ｃ）を参照しながら説明する。ガラス基板１上にゲー
ト電極２を形成し、このゲート電極２を覆うようにゲー
ト絶縁膜３が形成されている。ゲート絶縁膜３上には、
薄膜のａ−Ｓｉ膜から成るチャネル層４が形成されてい
る。チャネル層４上には、前記ゲート電極２に対して自
己整合的となるシールド層５が形成され、シールド層５
上にはゲート電極に対して自己整合的に上部絶縁層６が
積層されている。シールド層５は、界面準位若しくはギ
ャップ準位を多数有するように形成する。上部絶縁層６
上には、互に間隔を置いて一対のソース電極７及びドレ
イン電極８が上部絶縁層６の両端部をそれぞれ被覆する
ように形成されている。また、上部絶縁層６及びシール
ド層５が形成されていない部分（配線を接続するための
コンタクト部分Ａ）については、前記ソース電極７及び
ドレイン電極８は直接チャネル層４に接するように形成
している。従って、この部分においては、界面準位若し
くはギャップ準位を多数有するシールド層５が存在しな
いので、ソース電極６及びドレイン電極７とチャネル層
４との接合部分において良好なオーミック特性を得るこ
とができる。
（ｃ）を参照しながら説明する。ガラス基板１上にゲー
ト電極２を形成し、このゲート電極２を覆うようにゲー
ト絶縁膜３が形成されている。ゲート絶縁膜３上には、
薄膜のａ−Ｓｉ膜から成るチャネル層４が形成されてい
る。チャネル層４上には、前記ゲート電極２に対して自
己整合的となるシールド層５が形成され、シールド層５
上にはゲート電極に対して自己整合的に上部絶縁層６が
積層されている。シールド層５は、界面準位若しくはギ
ャップ準位を多数有するように形成する。上部絶縁層６
上には、互に間隔を置いて一対のソース電極７及びドレ
イン電極８が上部絶縁層６の両端部をそれぞれ被覆する
ように形成されている。また、上部絶縁層６及びシール
ド層５が形成されていない部分（配線を接続するための
コンタクト部分Ａ）については、前記ソース電極７及び
ドレイン電極８は直接チャネル層４に接するように形成
している。従って、この部分においては、界面準位若し
くはギャップ準位を多数有するシールド層５が存在しな
いので、ソース電極６及びドレイン電極７とチャネル層
４との接合部分において良好なオーミック特性を得るこ
とができる。
【００１３】次に、上記半導体装置の製造方法の一例に
ついて、図１（ａ）ないし（ｃ）を参照しながら説明す
る。ガラス基板１上にＴａ，Ｍｏ及びこれらの合金や、
Ｔｉ，Ｗ，Ｃｒ等を蒸着法やスパッタ法等を用いて着膜
し、その後フォトリソグラフィー及びエッチング法によ
りパターニングしてゲート電極２を形成する。次に、プ
ラズマＣＶＤ法を用いて、ゲート絶縁膜３，ａ−Ｓｉ膜
から成るチャネル層４，シールド膜５´，上部絶縁膜６
´を連続して着膜する（図１（ａ））。
ついて、図１（ａ）ないし（ｃ）を参照しながら説明す
る。ガラス基板１上にＴａ，Ｍｏ及びこれらの合金や、
Ｔｉ，Ｗ，Ｃｒ等を蒸着法やスパッタ法等を用いて着膜
し、その後フォトリソグラフィー及びエッチング法によ
りパターニングしてゲート電極２を形成する。次に、プ
ラズマＣＶＤ法を用いて、ゲート絶縁膜３，ａ−Ｓｉ膜
から成るチャネル層４，シールド膜５´，上部絶縁膜６
´を連続して着膜する（図１（ａ））。
【００１４】各膜の着膜条件について説明すると、先
ず、ゲート絶縁膜３として着膜されるＳｉ3Ｎ4の着膜条
件は、ＳｉＨ4ガス流量：２０ｓｃｃｍ、ＮＨ3ガス流
量：１８０ｓｃｃｍ、ガス圧力：０．２Ｔｏｒｒ、基板
温度：３００〜３５０℃、膜厚：２００〜３００ｎｍと
した。チャネル層４（ａ−Ｓｉ膜）の着膜条件は、Ｓｉ
Ｈ4ガス流量：１００ｓｃｃｍ、ガス圧力：０．２Ｔｏ
ｒｒ、基板温度：２００〜３００℃、膜厚：１０〜１０
０ｎｍとした。シールド膜５´としてはゲート絶縁膜３
と同じＳｉ3Ｎ4を用いる。シールド膜５´は、膜中のギ
ャップ準位（界面準位）を増加させるように着膜する。
最も一般的な方法としては、着膜温度を低くすることに
よりギャップ準位を増加させることができる。また、反
応ガスのＳｉＨ4／ＮＨ3流量比を大きくすることによ
り、Ｓｉダングリングボンドを増加させ、ギャップ準位
を増加させることができる。これらを考慮することによ
り前記Ｓｉ3Ｎ4の着膜条件は、ＳｉＨ4ガス流量：４０
ｓｃｃｍ、ＮＨ3ガス流量：１６０ｓｃｃｍ、ガス圧
力：０．２Ｔｏｒｒ、基板温度：１５０℃、膜厚：１０
〜１００ｎｍとした。この条件で着膜することにより、
シールド膜５´中のギャップ準位密度はゲート絶縁膜３
の数十倍から数千倍程度に増加し、充分な空間電荷の供
給層とすることができる。更に連続して上部絶縁膜６´
として着膜されるＳｉ3Ｎ4の着膜条件は、ＳｉＨ4ガス
流量：２０ｓｃｃｍ、ＮＨ3ガス流量：１８０ｓｃｃ
ｍ、ガス圧力：０．２Ｔｏｒｒ、基板温度：２５０℃、
膜厚：５０〜２００ｎｍとした。
ず、ゲート絶縁膜３として着膜されるＳｉ3Ｎ4の着膜条
件は、ＳｉＨ4ガス流量：２０ｓｃｃｍ、ＮＨ3ガス流
量：１８０ｓｃｃｍ、ガス圧力：０．２Ｔｏｒｒ、基板
温度：３００〜３５０℃、膜厚：２００〜３００ｎｍと
した。チャネル層４（ａ−Ｓｉ膜）の着膜条件は、Ｓｉ
Ｈ4ガス流量：１００ｓｃｃｍ、ガス圧力：０．２Ｔｏ
ｒｒ、基板温度：２００〜３００℃、膜厚：１０〜１０
０ｎｍとした。シールド膜５´としてはゲート絶縁膜３
と同じＳｉ3Ｎ4を用いる。シールド膜５´は、膜中のギ
ャップ準位（界面準位）を増加させるように着膜する。
最も一般的な方法としては、着膜温度を低くすることに
よりギャップ準位を増加させることができる。また、反
応ガスのＳｉＨ4／ＮＨ3流量比を大きくすることによ
り、Ｓｉダングリングボンドを増加させ、ギャップ準位
を増加させることができる。これらを考慮することによ
り前記Ｓｉ3Ｎ4の着膜条件は、ＳｉＨ4ガス流量：４０
ｓｃｃｍ、ＮＨ3ガス流量：１６０ｓｃｃｍ、ガス圧
力：０．２Ｔｏｒｒ、基板温度：１５０℃、膜厚：１０
〜１００ｎｍとした。この条件で着膜することにより、
シールド膜５´中のギャップ準位密度はゲート絶縁膜３
の数十倍から数千倍程度に増加し、充分な空間電荷の供
給層とすることができる。更に連続して上部絶縁膜６´
として着膜されるＳｉ3Ｎ4の着膜条件は、ＳｉＨ4ガス
流量：２０ｓｃｃｍ、ＮＨ3ガス流量：１８０ｓｃｃ
ｍ、ガス圧力：０．２Ｔｏｒｒ、基板温度：２５０℃、
膜厚：５０〜２００ｎｍとした。
【００１５】次に、上部絶縁膜６´及びシールド膜５´
を前記ゲート電極２に対して自己整合的にパターニング
するため、上部絶縁膜６´上にレジスト（図示せず）を
塗布した後、ガラス基板１の裏面より露光を行ない、非
透光性のゲート電極２部分以外の領域の前記レジストを
感光させ、現像してレジストパターンを形成し、このレ
ジストパターンをマスクとしてエッチングを行なって上
部絶縁膜６´及びシールド膜５´を同時にパターニング
して上部絶縁層６及びシールド層５を形成する。
を前記ゲート電極２に対して自己整合的にパターニング
するため、上部絶縁膜６´上にレジスト（図示せず）を
塗布した後、ガラス基板１の裏面より露光を行ない、非
透光性のゲート電極２部分以外の領域の前記レジストを
感光させ、現像してレジストパターンを形成し、このレ
ジストパターンをマスクとしてエッチングを行なって上
部絶縁膜６´及びシールド膜５´を同時にパターニング
して上部絶縁層６及びシールド層５を形成する。
【００１６】その後、オーミックコンタクト形成のため
のｎ+ ａ−Ｓｉ層（図示せず）を着膜した後、Ｃｒ，Ｍ
ｏ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ等の金属若しくはこれらの
合金を着膜して金属膜を形成し、パターニングを行なっ
てソース電極７及びドレイン電極８を形成する。前記パ
ターニングは、ｎ+ ａ−Ｓｉ層と金属膜とを同時に若し
くは別々に行なう。以上の工程によりＴＦＴが作製され
るが、製造工程としては従来のものに比較してシールド
膜５´の着膜工程が増えただけであり、しかもシールド
膜５´の着膜工程は、プラズマＣＶＤ法によりゲート絶
縁膜３及びチャネル層４に連続して行なうことができる
ので、新たな製造工程を増加することなくＴＦＴを作製
することができる。従って、工程の複雑化や歩留まりの
低下を引き起こすことなくＴＦＴを作製することができ
る。
のｎ+ ａ−Ｓｉ層（図示せず）を着膜した後、Ｃｒ，Ｍ
ｏ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ等の金属若しくはこれらの
合金を着膜して金属膜を形成し、パターニングを行なっ
てソース電極７及びドレイン電極８を形成する。前記パ
ターニングは、ｎ+ ａ−Ｓｉ層と金属膜とを同時に若し
くは別々に行なう。以上の工程によりＴＦＴが作製され
るが、製造工程としては従来のものに比較してシールド
膜５´の着膜工程が増えただけであり、しかもシールド
膜５´の着膜工程は、プラズマＣＶＤ法によりゲート絶
縁膜３及びチャネル層４に連続して行なうことができる
ので、新たな製造工程を増加することなくＴＦＴを作製
することができる。従って、工程の複雑化や歩留まりの
低下を引き起こすことなくＴＦＴを作製することができ
る。
【００１７】上記実施例によれば、チャネル層４と上部
絶縁層６との間に、ギャップ準位を多数有するシールド
層５を介在させることにより、チャネル層４をａ−Ｓｉ
の薄膜で形成した場合においても、シールド層５から供
給される空間電荷により、上部絶縁層６中に存在する固
定電荷を捕獲し、チャネル層４における上層からの電界
の影響を前記準位によりシールドすることができる。
絶縁層６との間に、ギャップ準位を多数有するシールド
層５を介在させることにより、チャネル層４をａ−Ｓｉ
の薄膜で形成した場合においても、シールド層５から供
給される空間電荷により、上部絶縁層６中に存在する固
定電荷を捕獲し、チャネル層４における上層からの電界
の影響を前記準位によりシールドすることができる。
【００１８】次に、上記のようにシールド層５を介在さ
せたＴＦＴの具体的な効果について、図２ないし図４を
参照しながら説明する。シールド層５を介在させた上記
構造のＴＦＴが、上部に存在する固定電荷に対してシー
ルド効果が顕著であることを明らかにするため、上記構
造のＴＦＴにおいて、その上部に固定電荷を多量に含む
ポリイミド等の材料を何種類か塗布し、本実施例の構成
がしきい値電圧Ｖthにどのような影響を与えるかについ
て検討した。シールド層が有るＴＦＴ（挿入層有）と、
シールド層が無いＴＦＴ（挿入層無）を作製し、固定電
荷量の変化によるしきい値電圧Ｖthを測定した結果を図
２に示す。図２より、シールド層が無いＴＦＴにおいて
は、固定電荷量が増加するとそれに応じてしきい値電圧
Ｖthが直線的に増加する。一方、シールド層が有るＴＦ
Ｔにおいては、上層（ポリイミド等）の固定電荷量の変
化に関わらずしきい値電圧Ｖthがほぼ一定であることを
確認した。
せたＴＦＴの具体的な効果について、図２ないし図４を
参照しながら説明する。シールド層５を介在させた上記
構造のＴＦＴが、上部に存在する固定電荷に対してシー
ルド効果が顕著であることを明らかにするため、上記構
造のＴＦＴにおいて、その上部に固定電荷を多量に含む
ポリイミド等の材料を何種類か塗布し、本実施例の構成
がしきい値電圧Ｖthにどのような影響を与えるかについ
て検討した。シールド層が有るＴＦＴ（挿入層有）と、
シールド層が無いＴＦＴ（挿入層無）を作製し、固定電
荷量の変化によるしきい値電圧Ｖthを測定した結果を図
２に示す。図２より、シールド層が無いＴＦＴにおいて
は、固定電荷量が増加するとそれに応じてしきい値電圧
Ｖthが直線的に増加する。一方、シールド層が有るＴＦ
Ｔにおいては、上層（ポリイミド等）の固定電荷量の変
化に関わらずしきい値電圧Ｖthがほぼ一定であることを
確認した。
【００１９】図３は、上記実施例のＴＦＴと、ギャップ
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴ（図
５）とのドレイン電圧−ドレイン電流特性を比較したも
のである。図３によれば、ギャップ準位を多量に含むａ
−Ｓｉ層５０を介在させたＴＦＴの場合、図５に示した
コンタクト部Ａにおいてオーミック性がくずれ、ドレイ
ン電流の立ち上がり部分に鈍りが見られるが、本実施例
のＴＦＴによれば、コンタクト部Ａ（図１（ｃ））にお
いてはシールド層５が除去されているので、立ち上がり
部分の劣化がみられず、特性良好なＴＦＴとすることが
できる。
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴ（図
５）とのドレイン電圧−ドレイン電流特性を比較したも
のである。図３によれば、ギャップ準位を多量に含むａ
−Ｓｉ層５０を介在させたＴＦＴの場合、図５に示した
コンタクト部Ａにおいてオーミック性がくずれ、ドレイ
ン電流の立ち上がり部分に鈍りが見られるが、本実施例
のＴＦＴによれば、コンタクト部Ａ（図１（ｃ））にお
いてはシールド層５が除去されているので、立ち上がり
部分の劣化がみられず、特性良好なＴＦＴとすることが
できる。
【００２０】図４は、上記実施例のＴＦＴと、ギャップ
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴ（図
５）とのゲート電圧−ドレイン電流特性を比較したもの
である。図４によれば、ギャップ準位を多量に含むａ−
Ｓｉ層５０を介在させたＴＦＴの場合、ギャップ準位を
多量に含むａ−Ｓｉ層５０の抵抗値を高くすることが困
難であるため、ＴＦＴのオフ状態においてソース電極，
ドレイン電極間に大きなリーク電流が生じる。これに対
し、本実施例のＴＦＴによれば、シールド層５をＳｉ3
Ｎ4膜とすることにより抵抗値を高くすることができる
ので、リーク電流の値が微小であり、特性良好なＴＦＴ
とすることができる。
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴ（図
５）とのゲート電圧−ドレイン電流特性を比較したもの
である。図４によれば、ギャップ準位を多量に含むａ−
Ｓｉ層５０を介在させたＴＦＴの場合、ギャップ準位を
多量に含むａ−Ｓｉ層５０の抵抗値を高くすることが困
難であるため、ＴＦＴのオフ状態においてソース電極，
ドレイン電極間に大きなリーク電流が生じる。これに対
し、本実施例のＴＦＴによれば、シールド層５をＳｉ3
Ｎ4膜とすることにより抵抗値を高くすることができる
ので、リーク電流の値が微小であり、特性良好なＴＦＴ
とすることができる。
【００２１】
【発明の効果】本発明によれば、チャネル層と上部絶縁
膜との間に、界面準位若しくはギャップ準位を多数有す
るシールド層を介在させることにより、チャネル層をａ
−Ｓｉの薄膜で形成した場合においても、シールド層か
ら供給される空間電荷により、上部絶縁膜中に存在する
固定電荷を捕獲し、チャネル層における上層からの電界
の影響を前記準位によりシールドすることができ、半導
体装置の初期特性の向上及び信頼性の向上を図ることが
できる。本発明方法によれば、シールド膜の着膜工程
は、プラズマＣＶＤ法によりゲート絶縁膜及びチャネル
層（ａ−Ｓｉ膜）に連続して行なうことができるので、
新たな製造工程を増加することなくＴＦＴを作製するこ
とができ、工程の複雑化や歩留まりの低下を引き起こす
ことなくＴＦＴを作製することができる。
膜との間に、界面準位若しくはギャップ準位を多数有す
るシールド層を介在させることにより、チャネル層をａ
−Ｓｉの薄膜で形成した場合においても、シールド層か
ら供給される空間電荷により、上部絶縁膜中に存在する
固定電荷を捕獲し、チャネル層における上層からの電界
の影響を前記準位によりシールドすることができ、半導
体装置の初期特性の向上及び信頼性の向上を図ることが
できる。本発明方法によれば、シールド膜の着膜工程
は、プラズマＣＶＤ法によりゲート絶縁膜及びチャネル
層（ａ−Ｓｉ膜）に連続して行なうことができるので、
新たな製造工程を増加することなくＴＦＴを作製するこ
とができ、工程の複雑化や歩留まりの低下を引き起こす
ことなくＴＦＴを作製することができる。
【図１】 （ａ）ないし（ｃ）は、本発明方法による薄
膜トランジスタの製造方法を示す製造工程図である。
膜トランジスタの製造方法を示す製造工程図である。
【図２】 シールド層が有るＴＦＴ（挿入層有）と、シ
ールド層が無いＴＦＴ（挿入層無）における固定電荷量
の変化によるしきい値電圧Ｖth特性図である。
ールド層が無いＴＦＴ（挿入層無）における固定電荷量
の変化によるしきい値電圧Ｖth特性図である。
【図３】 本実施例のＴＦＴと、ギャップ準位を多量に
含むａ−Ｓｉ層を介在させたＴＦＴ（図５）とのドレイ
ン電圧−ドレイン電流特性図である。
含むａ−Ｓｉ層を介在させたＴＦＴ（図５）とのドレイ
ン電圧−ドレイン電流特性図である。
【図４】 本実施例のＴＦＴと、ギャップ準位を多量に
含むａ−Ｓｉ層を介在させたＴＦＴ（図５）とのゲート
電圧−ドレイン電流特性図である。
含むａ−Ｓｉ層を介在させたＴＦＴ（図５）とのゲート
電圧−ドレイン電流特性図である。
【図５】 チャネル層と上部絶縁層との間に、ギャップ
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴの断面
説明図である。
準位を多量に含むａ−Ｓｉ層を介在させたＴＦＴの断面
説明図である。
【図６】 逆スタガー構造のＴＦＴの断面説明図であ
る。
る。
【図７】 裏面露光により上部絶縁層を自己整合的に形
成する工程を説明するためのＴＦＴの断面説明図であ
る。
成する工程を説明するためのＴＦＴの断面説明図であ
る。
１…ガラス基板、 ２…ゲート電極、 ３…ゲート絶縁
膜、 ４…チャネル層、 ５…シールド層、 ５´…シ
ールド膜、 ６…上部絶縁層、 ６´…上部絶縁膜、
７…ソース電極、 ８…ドレイン電極、 Ａ…コンタク
ト部
膜、 ４…チャネル層、 ５…シールド層、 ５´…シ
ールド膜、 ６…上部絶縁層、 ６´…上部絶縁膜、
７…ソース電極、 ８…ドレイン電極、 Ａ…コンタク
ト部
Claims (3)
- 【請求項１】 絶縁基板上に、ゲート電極，ゲート絶縁
膜，非晶質珪素から成るチャネル層，上部絶縁層を順次
積層し、前記上部絶縁層をゲート電極に対して自己整合
的とする逆スタガー構造の半導体装置において、前記チ
ャネル層と上部絶縁層との間に、界面準位若しくはギャ
ップ準位を多数有するシールド層を介在させたことを特
徴とする半導体装置。 - 【請求項２】 絶縁基板上に、ゲート電極，ゲート絶縁
膜，非晶質珪素から成るチャネル層，上部絶縁層を順次
積層して成る半導体装置の製造方法において、前記チャ
ネル層の着膜後に、プラズマＣＶＤ法によりＳｉＨ4／
ＮＨ3流量比を１０〜５０としてＳｉＮ4膜を着膜し、界
面準位若しくはギャップ準位を多数有するシールド膜を
形成する工程を具備することを特徴とする半導体装置の
製造方法。 - 【請求項３】 絶縁基板上に、ゲート電極，ゲート絶縁
膜，非晶質珪素から成るチャネル層，上部絶縁層を順次
積層して成る半導体装置の製造方法において、前記チャ
ネル層の着膜後に、プラズマＣＶＤ法により低着膜温度
でＳｉＮ4膜を着膜し、界面準位若しくはギャップ準位
を多数有するシールド膜を形成する工程を具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7747993A JPH06268216A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7747993A JPH06268216A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268216A true JPH06268216A (ja) | 1994-09-22 |
Family
ID=13635122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7747993A Pending JPH06268216A (ja) | 1993-03-12 | 1993-03-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268216A (ja) |
-
1993
- 1993-03-12 JP JP7747993A patent/JPH06268216A/ja active Pending
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