JPH06268232A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積化を図っても確実な書込みを行なうこと
が可能な半導体装置の提供を目的とする。 【構成】 トラップ型メモリ形成時に、素子分離領域１
２上において選択層２を介して制御ゲート４を形成す
る。これにより、情報の書込の際に選択層２を制御する
ことで、制御ゲート４に印加される高電圧が素子形成領
域１２に影響を与えることがない。したがって、素子分
離領域１２下に高電圧の影響によるチャネルが形成され
ることがない。チャネル形成の虞がないので、チャネル
形成防止の為に素子分離領域を長く、厚く形成する必要
がないので、集積化が図れる。また、チャネルが形成さ
れないので、素子分離が確実に行なわれ、確実な書込を
行なうことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の情報の書
込みに関し、特に各装置の書込みの確実化に関する。

【０００２】

【従来の技術】半導体装置を用いたメモリデバイスに
は、様々なデバイスがあるが、その代表的なものにＯＮ
Ｏ膜を用いたトラップ型メモリがある。このＯＮＯ膜と
は、Ｏ、Ｎ、Ｏの三層構造から構成され、Ｏは絶縁膜、
Ｎは窒化膜であり絶縁性電荷保持層である。トラップ型
メモリへの情報書込は、Ｎ膜に電子が導かれることによ
って行なわれる。

【０００３】次に、従来のＯＮＯ膜を用いたトラップ型
メモリの書込動作について説明する。ここでは、図１１
Ａに示す半導体装置Ｃ２０に情報を書込む場合を考え
る。書込の際には、ソース３、ドレイン５間に電圧差を
生じさせ、電子をソース３からドレイン５に対して放出
させる。この時、選択層２に基板１がＯＮ状態になる程
度の電圧を印加し、選択層２と基板１間に電界を集中さ
せる。ソース３から飛出した電子は、集中した電界によ
ってホットエレクトロンとなる。このホットエレクトロ
ンは、制御層４に高電圧を印加することにより、ＯＮＯ
膜のＮ膜にトラップされる。こうして、半導体装置Ｃ２
０に情報が記憶される。

【０００４】このようなトラップ型メモリが複数接続さ
れている場合の平面図を図１２に掲げ、その構成を簡単
に説明する。基板１には素子分離領域１２が形成されて
おり、それと直交するように選択層２及び制御層４が形
成されている。また、素子分離領域１２間には、コンタ
クト３５が設けられている。

【０００５】前述の図１１Ａは、この図１２のＡ−Ａ´
の断面図であり、ソース３、ドレイン５は隣接するトラ
ップ型メモリと共有している。また、図１２のＢーＢ´
の断面構造図を図１１Ｂに掲げる。素子分離領域１２上
には、選択層２及び制御層４が設けられている。さら
に、図１１Ｃに、図１２のＤーＤ´の断面構造図を掲げ
る。ここでは、素子分離領域１２上に直接、制御層４が
設けられており、ＯＮＯ膜６、素子分離領域１２間に設
けられている。

【０００６】上記で説明した複数のトラップ型メモリに
対し、選択的に書込を行なう場合は、書込を行なうトラ
ップ型メモリ以外のメモリのドレインに、書込禁止電圧
を印加する。すなわち、書込を行なうトラップ型メモリ
以外のメモリを書込が行なえないようにしておく。この
ようにして、複数のトラップ型メモリが接続されていて
も、所望のトラップ型メモリに情報の書込を行なうこと
ができる。

【０００７】

【発明が解決しようとする課題】しかし、従来のトラッ
プ型メモリには、以下の問題があった。前述のように、
情報を書込む際には、制御層４に高電圧が印加されてい
る。この制御層４は、図１１Ｃに示すように、素子分離
領域１２によって隣接するトラップ型メモリと分離され
ている。この場合の制御層４と素子分離領域１２との構
造は、ＭＯＳ型トランジスタに似ており、寄生トランジ
スタと呼ばれている。

【０００８】情報書込みのために、制御層４に高電圧が
印加されると、素子分離領域１２は制御層４に印加され
た高電圧に影響され、その下方にチャネルが形成されて
しまうことがある。素子分離領域１２の下方にチャネル
が形成されてしまうと、素子分離が完全に行なわれなく
なってしまう。この素子分離が完全に行なわれないと、
複数のトラップ型メモリが接続されている場合に、隣接
するメモリとの間で前記寄生トランジスタがＯＮの状態
になってしまい、所望のトラップ型メモリに書込みが行
なえなくなってしまう。

【０００９】次に、複数のトラップ型メモリが接続され
た場合の等価回路を図１０に示して、所望のトラップ型
メモリに書込が行なえなくなるメカニズムを説明する。
例えば書込選択セル（トラップ型メモリ）をＣ１２と
し、他のセルには書込を行なわないこととする。情報書
込の際は、第一ワードラインＷ１に高電圧（図中”Ｈ”
で示す）が印加され、書込選択セルＣ１２の制御ゲート
Ｓ１２及び非選択セルＣ１４の制御ゲートＳ１４に高電
圧が印加される。

【００１０】この時、非選択セルＣ１４のドレインには
書込禁止電圧（制御層への電圧の約半分程度の電圧）Ｖ
ｉが印加され、非選択セルＣ１４への情報の書込を禁止
している。なお、第二ワードワードラインＷ２には０Ｖ
が印加されるので、他の非選択セルＣ１１及びＣ１３に
書込は行なわれない。第一ワードラインＷ１には、高電
圧が印加される寄生トランジスタＰＴｒ１０の制御ゲー
トＧ１に接続されているので、寄生トランジスタＰＴｒ
１０がＯＮ状態になる。

【００１１】寄生トランジスタＰＴｒ１０がＯＮ状態に
なると、ドレインに印加されている書込禁止電圧Ｖｉ
は、矢印ＡＲ１２のように流れ、寄生トランジスタＰＴ
ｒ１０を介して書込選択セルＣ１２のソースに印加され
るようになる。書込選択セルＣ１２のソースに書込禁止
電圧Ｖｉが印加されると、ソースからは電子を放出でき
なくなる。したがって、書込選択セルＣ１２において、
情報の書込を行なうことが出来なくなってしまう。

【００１２】上記の寄生トランジスタＰＴｒ１０をＯＮ
状態にさせないようにするには、以下の方法がある。一
つ目としては、素子分離領域の厚さ（図１１Ｃにおい
て”Ｗ”で示す）を厚く形成する方法がある。また、二
つ目としては、素子分離領域の長さ（図１１Ｃにおい
て”Ｌ”で示す）を長く形成する方法があり、さらに、
三つ目としては、素子分離領域の下方にチャネルストッ
パーを形成する方法がある。

【００１３】しかし、いずれの方法においても半導体装
置自体の面積を増大させてしまうという問題があった。
つまり、一つ目の方法では、厚みが増すことによる面積
増大という問題があり、二つ目の方法では長さによる面
積増大が発生する。さらに、三つ目の方法では、チャネ
ルストッパー形成によって素子領域減少を招くため、こ
れを補うための面積増大が発生してしまう。また、二つ
目の方法の問題点としては、いわゆるバーズビークが発
生しやすくなるという問題がある。すなわち、従来の半
導体装置において確実な書込を行なおうとすると、半導
体装置の面積が増大してしまうという問題があった。

【００１４】そこで、本発明は、集積化を図っても確実
な書込みを行なうことが可能な半導体装置の提供を目的
とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
素子分離領域上において選択層を介して制御層を形成す
ることを特徴としている。

【００１６】

【作用】本発明に係る半導体装置においては、素子分離
領域上において選択層を介して制御層を形成している。

【００１７】したがって、制御層に高電圧を印加して
も、素子分離領域に直接高電圧が印加されず、素子分離
領域近傍に素子分離を阻害するチャネルが形成されるこ
とがない。

【００１８】

【実施例】発明に係る半導体装置の一実施例を図に基づ
いて説明する。トラップ型メモリの書込動作は、上記に
述べた通りである。つまり、ソース、ドレイン間に電圧
差を生じさせることにより、電子をソースからドレイン
に対して放出させる。この時、選択層と基板間に電界を
生じさせて電子をホットエレクトロンにする。また、制
御層に高電圧を印加し、ＯＮＯ膜のＮ膜にホットエレク
トロン電子をトラップさせる（図１１Ａ参照）。

【００１９】本実施例に係るトラップ型メモリが複数接
続されている場合の平面図を図１に掲げ、構成を簡単に
説明する。基板１には素子分離領域１２が形成されてお
り、それと直交するように選択層２及び制御層である制
御ゲート４が一部分重なり合って形成されている。ま
た、素子分離領域１２間には、コンタクト３５が設けら
れている点で、図１２の従来例に係るトラップ型メモリ
の構成と共通する。

【００２０】本実施例に係る図１と従来例に係る図１２
を比較すると、素子分離領域１２上おいて制御ゲート４
は選択層２を介して形成されている。このような構造の
違いを、図１の断面構造図である図８及び図９に基づき
説明する。図９Ａは図１のＢーＢ´断面を示す断面構造
図である。この図９Ａと、図１２のＢーＢ´断面である
図１１Ｂを比較すると、図９Ａの素子分離領域１２にお
ける選択層２は制御ゲート４よりも長く形成されてい
る。

【００２１】また、図８Ａは図１のＤーＤ´断面を示す
断面構造図である。この図８Ａと、図１２のＤーＤ´断
面である図１１Ｃを比較すると、図１１Ｃにおいては、
制御ゲート４は選択層２を介さずに形成されている。一
方、図８Ａに示す本実施例の素子分離領域１２上におけ
る制御ゲート４は、選択層２を介して形成されている。
したがって、情報書込み時に制御ゲート４に高電圧が印
加されても、素子分離領域１２に影響を与えず、素子分
離領域１２の下にチャネルが形成されることがない。

【００２２】すなわち、制御ゲート４に高電圧が印加さ
れた場合でも、選択層２を制御することにより素子分離
領域１２の下にチャネルが形成されず、素子分離が完全
に行なわれ、寄生トランジスタがＯＮの状態になること
がない（図１０参照）。これによって、複数のトラップ
型メモリが接続されている場合であっても、所望のトラ
ップ型メモリに情報の書込を行なうことが可能となる。

【００２３】なお、図９Ｂは図１のＣーＣ´断面を示す
断面構造図であり、図８Ｂは図１のＥ−Ｅ´断面を示す
断面構造図である。図８Ｂにおいても、素子分離領域１
２上における制御ゲート４は、選択層２を介して形成さ
れていることが判る。

【００２４】次に、図７に本発明に係るトラップ型メモ
リが複数接続された等価回路を示す。この図７と従来の
トラップ型メモリの等価回路を示す図１０を比較し、本
実施例によって所望のトラップ型メモリに書込が行なえ
るメカニズムを説明する。例えばトラップ型メモリＣ２
２を書込選択セルとし、他のセルには書込を行なわない
こととする。

【００２５】従来のトラップ型メモリの寄生トランジス
タＴｒ１０のゲートＧ１及び選択セルＣ１２の制御ゲー
ト（制御ゲート）Ｓ１２は、共に第一ワードラインＷ１
に接続されていた（図１０参照）。これにより、書込時
においては、制御ゲートＳ１２への高電圧（Ｈで示す）
によって寄生トランジスタＴｒ１０のゲートＧ１にも高
電圧が印加される。ゲートＧ１への高電圧印加により寄
生トランジスタＴｒ１０はＯＮ状態になる。このＯＮ状
態によって、書込禁止電圧Ｖｉが矢印ＡＲ１２のように
流れ、寄生トランジスタＴｒ１０を介して選択セルＣ１
２に印加されていた。

【００２６】したがって、本来書込を行なおうとする選
択セルＣ１２に対し書込禁止電圧が印加されてしまうの
で、情報の書込を正確に行なうことが出来なかった。

【００２７】一方、図７に示す本実施例に係るトラップ
型メモリにおいて、選択層２は図１、図９及び図８に示
すような構造によって形成されている。これを等価回路
で表わすと、寄生トランジスタＰＴｒ２０の制御ゲート
Ｇ１０は、書込選択セルＣ２２の制御ゲート（制御ゲー
ト）に接続されていることになる（図７）。

【００２８】これにより、書込選択セルＣ２２に書込を
行なう際に、寄生トランジスタＰＴｒ２０の制御ゲート
Ｇ１０には、０Ｖが印加され、寄生トランジスタＰＴｒ
２０がＯＮ状態になることがない。寄生トランジスタＰ
Ｔｒ２０がＯＮ状態にならないことから、書込禁止電圧
Ｖｉは書込選択セルＣ２２に印加されることはなく、第
一ワードラインＷ１に印加された高電圧によって、書込
選択セルＣ２２だけに、書込を行なう事ができる。

【００２９】次に、本実施例の製造方法について図に基
づき以下に説明する。まず、基板１にＬＯＣＯＳ法によ
り、素子分離領域であるフィールド酸化膜１２を図２Ａ
に示すよう形成する。このように形成したフィールド酸
化膜１２の基板１のＰーＰ′での断面図を図２Ｂに掲げ
る。

【００３０】フィールド酸化膜１２を形成した後、基板
１の全面に熱酸化により酸化絶縁膜２０を形成し、酸化
絶縁膜２０上に第一ポリシリコン層２２を設ける。この
状態を図２ＡでのＱーＱ′断面で表わした図を図３Ａに
掲げる。また、第一ポリシリコン膜２２が、基板１上に
形成された際の平面図を図６Ａに掲げる。

【００３１】第一ポリシリコン膜２２は、素子分離領域
１２を覆い、さらに素子形成領域をも覆っている。

【００３２】図３Ａに示された酸化絶縁膜２０及び第一
ポリシリコン膜２２の一部をエッチングにより図６Ｂの
ように除去し、選択層２を形成する。選択層２は、素子
分離領域１２上のみにおいて、他の部分より長く形成さ
れている。すなわち、選択層２が図１に示すような形状
に形成されるのである。この構造により、上述したよう
に確実な書込が可能となるのである。図３Ｂにエッチン
グ後の図２ＡでのＱーＱ′での断面図を掲げる。こうし
て、第一ポリシリコン膜をエッチングすることにより、
図６Ｂに示した形状の選択層２が形成された。

【００３３】次に、選択層２形成後の基板の全面に第一
酸化膜を熱酸化によって形成する。また、第一酸化膜
（Ｏ膜）上に、ＬＰＣＶＤによって窒化膜（Ｎ膜）を形
成した後、さらに窒化膜上にウェット酸化によって第二
酸化膜を形成する（図３Ｃ）。こうして、絶縁性電荷保
持層であるＯＮＯ膜６の三層構造が得られた。

【００３４】上記のようにして形成されたＯＮＯ膜６上
に第二ポリシリコン膜２５を形成する（図４Ａ）。図４
Ａに示した第二ポリシリコン層をリアクティブイオンエ
ッチング（ＲＩＥ）によってエッチバックし、制御ゲー
ト４を形成した後、ＯＮＯ膜６をエッチングによって除
去する。このエッチング後の状態を示す図が図４Ｂであ
る。

【００３５】ＯＮＯ膜６、選択層２及び制御ゲート４を
形成した後の基板１に対し、今度は燐をイオン注入する
（図５Ａ）。次に、イオン注入後の基板１に、ＢＰＳＧ
（層間）膜３０を形成し、第一領域であるソース３及び
第二領域であるドレイン５を熱拡散によって形成する
（図５Ｂ）。

【００３６】このような工程後、ＢＰＳＧ（層間）膜３
０に開口を設けてコンタクト３５を設け、パッシベーシ
ョン膜４０のデポジションによって図５Ｃに掲げる構造
が得られる。このようにして、図１、図８、図９に示す
構造のトラップ型メモリが形成される。

【００３７】

【発明の効果】本発明に係る半導体装置においては、素
子分離領域上において選択層を介して制御層を形成して
いる。すなわち、制御層に高電圧を印加しても、素子分
離領域に直接高電圧が印加されず、素子分離領域近傍に
素子分離を阻害するチャネルが形成されることがない。

【００３８】したがって、集積化を図っても確実な書込
みを行なうことが可能となる。

【図面の簡単な説明】

【図１】本実施例に係るトラップ型メモリが複数接続さ
れている場合の平面図である。

【図２】図１に示すトラップ型メモリの素子分離領域を
示す図である。

【図３】図１に示すトラップ型メモリの製造方法を示す
図である。

【図４】図１に示すトラップ型メモリの製造方法を示す
図である。

【図５】図１に示すトラップ型メモリの製造方法を示す
図である。

【図６】図１に示すトラップ型メモリの素子分離領域に
おける選択層を示す図である。

【図７】図１に示すトラップ型メモリの等価回路図であ
る。

【図８】図１に示すトラップ型メモリの断面構造図であ
る。

【図９】図１に示すトラップ型メモリの断面構造図であ
る。

【図１０】従来のトラップ型メモリの等価回路を示す図
である。

【図１１】従来のトラップ型メモリの断面構造図であ
る。

【図１２】従来のトラップ型メモリが複数接続されてい
る場合の平面図である。

【符号の説明】 ２・・・・・ 選択層 ４・・・・・制御ゲート ６・・・・・ＯＮＯ膜 １２・・・・・素子分離領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板内に形成された第一領域、 基板内に形成され、第一領域に対し電路形成可能領域を
   形成するように設けられた第二領域、 電路形成可能領域上に形成され、電路形成可能領域から
   の電荷を保持する絶縁性電荷保持層、 絶縁性電荷保持層上に形成された制御層、 電路形成可能領域内であって制御層近傍に形成された選
   択層、 制御層及び選択層配設方向とほぼ直交するように設けら
   れた素子分離領域、 を備えた半導体装置において、 前記素子分離領域上においては選択層を介して制御層を
   形成すること、 を特徴とする半導体装置。