JPH06268381A - 多層配線構造体及びその製造方法 - Google Patents

多層配線構造体及びその製造方法

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JPH06268381A
JPH06268381A JP5050373A JP5037393A JPH06268381A JP H06268381 A JPH06268381 A JP H06268381A JP 5050373 A JP5050373 A JP 5050373A JP 5037393 A JP5037393 A JP 5037393A JP H06268381 A JPH06268381 A JP H06268381A
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layer
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修 三浦
Kunio Miyazaki
邦夫 宮崎
Akio Takahashi
昭雄 高橋
Motoyo Wajima
元世 和嶋
Ryuji Watanabe
隆二 渡辺
Takao Miwa
崇夫 三輪
Yuuichi Satsuu
祐一 佐通
Shigeo Amagi
滋夫 天城
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】電子計算機，ワークステーション等に使用され
る電子部品を搭載する多層配線構造体に係わり、特に微
細配線層を有する寸法安定性にすぐれた高信頼性の高多
層実装基板及びその製造方法を提供することにある。 【構成】低熱膨張金属からなるコア材の両面に絶縁層を
介して面積率が対応するように配線層が形成された構造
を有するサブアセンブリの少なくとも２組以上の複合体
であり、前記サブアセンブリ間が貫通孔を介し導体接続
されていることを特徴とする多層配線構造体。 【効果】低熱膨張率のコア材を有する配線構造をベース
としているため、基板の寸法変化が小さく、微細な配線
層が形成でき、サブアセンブリ間の接続信頼性の向上に
効果がある。また、基板が安価に製造できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子計算機，ワークス
テーション等に使用される電子部品を搭載する多層配線
構造体に係わり、特に高多層の配線層を有する実装基板
及びその製造方法に関する。
【０００２】
【従来の技術】電子計算機等に使用される実装基板は、
ＬＳＩ間を渡る信号伝送の高速化を図るため、複数のＬ
ＳＩを高密度に実装し、かつ、基板内での信号遅延を小
さくすることが重要な課題となっている。
【０００３】このような課題に対し、ＷやＭｏ等の配線
層を厚膜プロセスで形成し積層焼結したセラミック基板
上にポリイミド層間絶縁膜を形成し、ＣｕやＡｌにより
導体層を薄膜プロセスで形成した薄膜，厚膜混合基板が
提案されている。薄膜配線部におけるポリイミドの誘電
率がセラミックスより小さく、低抵抗のＣｕやＡｌを使
用できる半導体プロセスを用いることによって、信号伝
送の高速化と高密度化を達成できるが、単位面積当りの
実装ゲート数が増大し、これに対応するためには薄膜配
線層の積層数が増すことになる。薄膜多層配線を形成す
る技術の基本的プロセスはセラミック基板やＳｉ基板上
に導体層，スルーホール及びポリイミド層のパターニン
グをフォトレジストの露光，現像によって行う。しか
し、この薄膜多層形成プロセスは配線の微細化には適し
ているが、導体とスルーホールを一層ずつ形成するいわ
ゆる逐次積層方式となるため、積層数の多い薄膜配線を
形成する場合には膨大な時間を必要とし、さらに最終の
プロセス段階で生じる不良によって、基板全体が不良に
なり、歩留りが低く製品コストが高いものになる。ま
た、薄膜配線では配線抵抗を低いレベルに抑えるため、
配線幅を微細化すると配線厚さを大きくすることにより
断面積を確保する必要がある。
【０００４】そのため、配線層の厚さが線幅と同一かそ
れ以上になり、流動性をもつポリイミドワニスを用いて
も平坦性の確保が困難となり、積層数の増大とともに配
線パターンの精度が悪くなり、断線やシヨートが多くな
る問題がある。さらに、入出力用の端子を有するセラミ
ック基板や、下層の薄膜配線部は繰返し熱履歴や水，薬
品等への浸せきを受けることになり、界面の劣化や不純
物イオンによる汚染が生じ、信頼性が低下する。
【０００５】また、別の方法として配線が形成されたポ
リイミドフィルムを一括積層し、スルーホール部を熱圧
着する方法（特開昭63−274199号公報）がある。
【０００６】この方法はスループット時間を短縮化する
上で効果が大きいが、積層プロセスで薄膜状のポリイミ
ドフィルムを扱うことになり、位置合せ精度の向上が困
難で、接続点数が極めて膨大になり、接続部の信頼性が
低いという欠点がある。
【０００７】
【発明が解決しようとする課題】セラミック基板上に薄
膜配線層を積層した多層配線基板は、セラミック基板と
高多層配線部との熱膨張率の差が大きいため、薄膜配線
層の高多層化と大型化に際して、積層時に基板が破壊し
たり、薄膜配線層にクラックが生じるなど製品の信頼性
に問題があった。また、予め表面に配線形成された表面
層を有するセラミック基板上に高多層薄膜多層配線を積
層して形成する場合、表面層と高多層薄膜多層配線部の
配線ピッチ寸法とが整合しない問題がある。また他の課
題として、ＬＳＩが直接数個以上搭載されているマルチ
チップモジュール基板には、セラミックをベースにして
いる場合、または有機材料をベースにしている場合の二
通りがある。前者の場合には、基板は低熱膨張性のた
め、ＬＳＩとの熱膨張率の差は小さいが、セラミック基
板固有の問題点として、焼結時に各々のグリーンシート
が異方向収縮するため、配線の微細化、とりわけ配線ピ
ッチの低減が困難である。このため、セラミック基板上
に直接ＬＳＩを搭載することはできず、薄膜配線を別に
設けることによって、ＬＳＩの出力ピンの端子ピッチと
整合できるようにしている。一方、後者の場合、有機材
料固有の問題として、吸湿性が高いため、大気中に放置
する間にも湿潤膨張により寸法変化を起こす。また積層
接着時にも接着材の影響を受け寸法変化を起こす。この
ため、セラミック基板と同様に配線の微細化が困難であ
る。そこで、この場合にも有機材料基板上にＬＳＩの出
力ピンの端子ピッチと整合できる薄膜配線を基板上に設
けることが必要となる。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたもので、その要旨は次のとおりで
ある。
【０００９】本発明の第１の手段は、低熱膨張金属から
なるコア材の表面に絶縁層を介して面積率が対応するよ
うに配線層が形成された構造を有するサブアセンブリの
少なくとも２組以上の複合体であり、前記サブアセンブ
リ間が貫通孔を介し導体接続されていることを特徴とす
る多層配線構造体。
【００１０】第２の手段は、１×１０-5／℃〜１×１０
-7／℃の熱膨張率を有する基板上に、低熱膨張金属から
なるコア材の表面に絶縁層を介して面積率が対応するよ
うに配線層が形成された構造を有するサブアセンブリの
少なくとも２組以上の複合体であり、前記サブアセンブ
リ間が貫通孔を介し導体接続されている多層配線の構造
体が形成されてなることを特徴とする実装基板。
【００１１】第３の手段は、１×１０-5／℃〜１×１０
-7／℃の熱膨張率を有する基板上に、低熱膨張金属から
なるコア材の表面に絶縁層を介して面積率が対応するよ
うに配線層が形成された構造を有するサブアセンブリの
少なくとも２組以上の複合体であり、前記サブアセンブ
リ間が貫通孔を介し導体接続されている多層配線の構造
体が形成されてなる実装基板上に電子部品が搭載されて
なることを特徴とする電子部品実装基板を提供すること
にある。
【００１２】前記において、コア材が厚さ０.０１〜１m
mのタングステン,モリブデン，鉄−ニッケル合金，鉄−
ニッケル−コバルト合金、及びその単体，銅及び銅合金
の中から選ばれた金属フィルムであり、貫通孔の深さが
貫通孔の内径より大きく、多層配線層に占める貫通孔の
面積占有率が１０％以下であり、絶縁層の誘電率は２.
２〜４.７である。
【００１３】また、本発明において第４の手段は、弾性
率が銅より高い金属箔からなるコア材が表面に絶縁層を
介して配線層が形成された構造を有するサブアセンブリ
の少なくとも２組以上の複合体であり、前記サブアセン
ブリ間が貫通孔を介し導体接続されていることを特徴と
する多層配線構造体。
【００１４】第５の手段は、弾性率が銅より高い金属箔
からなるコア材の表面に絶縁層を介して配線層が形成さ
れた構造を有するサブアセンブリの少なくとも２組以上
の複合体であり、前記サブアセンブリは熱膨張率が銅よ
り小さく、かつサブアセンブリ間が貫通孔を介し導体接
続されていることを特徴とする多層配線構造体。
【００１５】第６の手段は、基板内部に２層以上の配線
を有する基板と該基板の片面もしくは両面に多層配線の
構造体が貫通孔を介して導体接続されてなる実装基板で
あって、前記多層配線の構造体は弾性率が銅より高い金
属箔からなるコア材の表面の絶縁層を介して配線層が形
成された構造を有するサブアセンブリの少なくとも２組
以上の複合体であり、前記サブアセンブリ間が貫通孔を
介し導体接続されていることを特徴とする実装基板。
【００１６】第７の手段は、基板内部に２層以上の配線
を有する基板と該基板の片面もしくは両面に多層配線の
構造体が貫通孔を介して導体接続されてなる実装基板上
に電子部品が搭載されてなる電子部品実装基板であっ
て、前記多層配線の構造体は弾性率が銅より高い金属箔
からなるコア材の表面の絶縁層を介して配線層が形成さ
れた構造を有するサブアセンブリの少なくとも２組以上
の複合体であり、前記サブアセンブリ間が貫通孔を介し
導体接続されていることを特徴とする電子部品実装基
板。
【００１７】更に本発明において第８の手段は、低熱膨
張金属からなるコア材の両面に絶縁層を介して面積率が
対応するように配線層が形成された構造を有するサブア
センブリを作成する工程（Ａ）、前記サブアセンブリの
少なくとも２組以上を逐次もしくは一括に積層・接着し
複合体を得る工程（Ｂ）、前記複合体に貫通孔を形成
し、メッキ処理によりサブアセンブリ間を導体接続する
工程（Ｃ）を含むことを特徴とする多層配線の構造体の
製造方法を提供することにある。サブアセンブリの少な
くとも２組以上を逐次もしくは一括に積層・接着し複合
体を得る工程(Ｂ)が、接着過程におけるサブアセンブリ
の寸法変位をモニタリングしつつ、各サブアセンブリに
引張り荷重、あるいは圧縮荷重を加えて、サブアセンブ
リ間の寸法変位のバラツキを±０.１〜±０.００１
（％）の範囲に制御する工程を含むことを特徴とする第
８の手段に記載の多層配線の構造体の製造方法を提供す
ることにある。
【００１８】第９の手段は、低熱膨張金属からなるコア
材の両面に絶縁層を介して面積率が対応するように配線
層が形成された構造を有するサブアセンブリを作成する
工程（Ａ）、前記サブアセンブリの少なくとも２組以上
を逐次もしくは一括に積層・接着し複合体を得る工程
（Ｂ）、前記複合体に貫通孔を形成し、サブアセンブリ
間を導体接続して多層配線の構造体を作成する工程
（Ｃ）、前記多層配線の構造体を１×１０-5／℃〜１×
１０-7／℃の熱膨張率を有する基板の片面もしくは両面
に積層・接着する工程（Ｄ）、前記積層基板に貫通孔を
形成し多層配線構造体と基板間を導体接続する工程
（Ｅ）を含むことを特徴とする実装基板の製造方法を提
供することにある。多層配線の構造体を基板の片面もし
くは両面に積層・接着する工程（Ｄ）が、積層・接着す
る過程における多層配線構造体と基板の寸法変位をモニ
タリングしつつ、多層配線構造体もしくは基板に引張り
荷重、あるいは圧縮荷重を加えて、多層配線構造体と基
板間の寸法変位のバラツキを±０.１〜±０.００１
(％）の範囲に制御する工程を含むことを特徴とする第
９の手段に記載の実装基板の製造方法を提供することに
ある。
【００１９】ＬＳＩを直接搭載する基板としては、セラ
ミック系の基板材料がある。しかし、セラミック材料自
体の誘電率が高いこと、基板作成時の成形温度が高いこ
とから配線導体として銅よりも抵抗の高いタングステン
やモリブデンを使用することになり、この場合には電気
信号の伝幡速度の向上を計る点で不利となる。本発明者
は新たな実装方法として、配線導体に銅が使用でき、か
つ誘電率の低い有機高分子を絶縁層とする多層回路板が
適用でき、しかもベアチップ実装を可能にするには、多
層回路板の熱膨張率をＬＳＩチップ(Ｓｉの熱膨張率：
３.０×１０-6）に近づけることが必要と考えた。本発
明は多層回路板の線熱膨張率を低熱膨張率化するため、
低熱膨張率の配線シート材料を多層化することにより、
本発明の目的を達成した。本発明は多層配線構造体、及
び該多層配線構造体、及びセラミック又はシリコン基板
上下に多層の微細な薄膜配線部を有する多層配線構造体
を形成してなるＬＳＩ実装基板であって、低熱膨張シー
ト積層基板すなわち多層配線構造体が複数の配線層から
なるサブアセンブリに分割されている。サブアセンブリ
は電源層とＸＹ信号層からなる一つの独立した配線構造
体と成っている。このサブアセンブリはセラミック又は
シリコン基板などの低熱膨張率の基板に積層した場合、
基板との熱膨張率のミスマッチにより生じる熱応力の発
生を防止するため、基板と熱膨張率を整合させることを
目的として、低熱膨張率のコア材をベースに作製されて
いる。コア材としては、１×１０-5／℃〜１×１０-7／
℃の低熱膨張率の金属材料が望ましく、タングステン，
モリブデン，鉄−ニッケル合金，鉄−ニッケル−コバル
ト合金単体及び、銅及び銅合金との複合体が適する。特
に、鉄−ニッケル合金の一つであるインバー合金は低熱
膨張率化が容易で、その組成範囲を変えることにより、
熱膨張率を制御できるため、最も望ましい。またインバ
ー合金は銅もしくは銅合金とのクラッド化等による方法
で複合体を形成できる。その一つであるＣＩＣ(Cu Inva
r Cu）合金は表面に被覆された銅が磁性体のインバーを
シールドする効果を有しているため、ＬＳＩ実装基板の
薄膜配線部の中で電源層などの配線部位に適応できるメ
リットがある。低熱膨張率のコア材をベースとして作製
されたサブアセンブリの大きなメリットは、サブアセン
ブリ同士もしくは、サブアセンブリを基板に積層する場
合に生じる寸法変化（パターン形成に用いるマスク上の
パターンとサブアセンブリを多層化し、最終的に得られ
る配線のパターン間隔が異なる）を大幅に低減できるこ
とにある。この寸法変化もサブアセンブリと基板との熱
膨張率のミスマッチが大きいほど、また接着温度が大き
いほど大きくなる。
【００２０】図１はパターン形成された配線シート１
(コア材の低熱膨張性金属は含まない)を基板上に積層す
る工程を示す。配線シートは銅と熱膨張率（以下αと記
す）を整合させたポリイミド膜２（α：１９×１０-6／
℃，２５μｍ厚）の両面に銅配線３が形成されている。
この配線シートを接着フィルム４（接着温度２５０℃，
α：６０×１０／℃，２５μｍ厚）により、基板（ムラ
イトセラミック、α：４.０×１０-6／℃，３mm厚 ）上
に１層〜１０層まで積層し配線シートの多層積層板６を
作製した。図２は配線シートを１層，５層，１０層積層
した場合の寸法変化を示している。寸法変化率（積層後
の配線のパターン間隔／積層前の配線のパターン間隔−
１）は、１層では０.０５％と小さいが、５層では０.１
５％，１０層では０.３０％ と積層数が増すにつれて、
寸法変化も比例して増大した。図３は配線シート（１
層，５層，１０層）及びムライト基板を加熱した場合の
変位量を示している。この曲線の積分値からαを求める
と、配線シート１層では１９×１０-6／℃，５層では３
０×１０-6/℃，１０層では５０×１０-6／℃ となっ
た。一方、ムライトは４.０×１０-6／℃ であるため、
多層化するにつれαのミスマッチが増加する。このよう
に、αのミスマッチと寸法変化には相関性があるため、
ムライトのような低熱膨張率の基板に配線シートを積層
する場合には、配線シートを低熱膨張化し、基板と熱膨
張率を整合させることにより、寸法変化を低減すること
が必要である。配線シートの構成材料として銅と熱膨張
率がほぼ等しいポリイミドを用いた２層フィルムが市販
されている。しかし、これらの銅張りポリイミドシート
の熱膨張率は１８×１０-6／℃であり、ムライト基板と
の熱膨張率のミスマッチが存在し、この銅張りポリイミ
ドシートをムライト基板上に積層した場合、基板にクラ
ックや割れなどの損傷が生じる。この問題を解決するた
め、熱膨張率１×１０-5／℃〜１×１０-7／℃のコア
材、例えばインバー箔（Ｆｅ３６−Ｎｉ合金）を銅張り
ポリイミドシートの間に挿入し、低熱膨張化を図ること
を考案した。この場合のコア材には１×１０-5／℃〜１
×１０-7／℃の低熱膨張性で、高い弾性率を有している
ことが必要である。これにより銅張りポリイミドシート
とムライト基板との熱膨張率のミスマッチを低減でき
る。
【００２１】表１はコア材としてインバー箔を用いたと
き銅張りポリイミドシートの厚さを変えた場合の熱膨張
率の変動を示している。
【００２２】
【表１】
【００２３】銅張りポリイミドシートとインバー箔を組
み合わせることにより、低熱膨張化されるだけでなく、
銅箔の厚さを変えることにより、所望の熱膨張率を提供
でき、ムライト基板の熱膨張率(４.５×１０-6／℃）に
近い値を有するシートが提供できる。図４は銅張りポリ
イミドシートをムライト基板上に積層した場合の反りを
示している。インバー箔を挿入しない銅張りポリイミド
シートだけで積層すると、多層化するにつれ、反りが増
大し、４００μｍ厚さで約５０μｍの反りを生じ、基板
にマイクロクラックが発生した。一方、インバー箔を挿
入した銅張りポリイミドシートでは、インバー箔を挿入
しない場合に比べ、反りは約１／５に低減し、１mm厚さ
積層した段階でも５０μｍ以下の反りに留まり、基板に
全く損傷がみられなかった。
【００２４】また、本発明では配線シートを低熱膨張率
化をするため、コア材となる厚さ０.０１〜１mm の低熱
膨張率の金属箔の両面に絶縁膜が被着されたシートを作
製し、このシートの表面に配線パターンをアディティブ
法により低温（１００℃以下）で形成して得られる配線
構造体（以下サブアセンブリと記す）を提供する。配線
の構成としては、コア材を電源層として用いる場合に
は、その両面に１層もしくは２層からなる信号配線層を
設ける。サブアセンブリの熱膨張率はコア材の熱膨張率
や厚さに支配され、前述の金属材料を選択することによ
り、１×１０-5／℃〜１×１０-7／℃の範囲に制御する
ことが可能である。したがって、本発明では基板との熱
膨張率のミスマッチを最大１×１０-6／℃に抑えること
が可能となり、基板寸法を２００mmサイズとした場合、
寸法変化を０.１〜０.００１％，±２０μｍ以下に低減
できる。このように、寸法変化量を低減できることは、
実装基板の配線密度の向上をもたらす。従来の多層プリ
ント基板でも本発明と同様に予め配線パターンが形成さ
れたシートを一括あるいは逐次に積層して多層配線板を
得る手段があるが、シート材料の熱膨張率の制御が困難
で、積層前後で0.1％以上の寸法変化が生じる。そこ
で、この寸法変化による配線パターンの位置ずれを解消
するため、配線層間を結ぶスルーホールを受けるパッド
部の面積を電気的特性から要求される面積より必要以上
に広くして対応している。本発明では従来の技術に比
べ、寸法変化を１／５以下とできるため、パッド部の面
積を１／２５以下とできる。この結果、パッド部に割り
当てられる総面積の比率を１％以下にできる。すなわ
ち、最も効率よくパターン設計した場合、ランドレスの
スルーホールによって層間の電気的接続を得ることも可
能である。この結果、基板からＬＳＩチップまでの信号
回路を冗長回路を経ずに上下貫通したペデスタル型のス
ルーホールにより、接続することも可能である。以下、
実際にサブアセンブリを作製して行った実験データを基
に説明する。図５はコア材として、低熱膨張率の金属箔
（厚さ５０μｍ）を用いたサブアセンブリの熱膨張率を
示している。図中のタイプＡはインバー合金、タイプＢ
は銅とインバー合金の複合体、タイプＣは銅とタングス
テンの複合体を各々コア材として用いたサブアセンブリ
の熱膨張率であり、また比較のためにタイプＤは銅をコ
ア材としたサブアセンブリの熱膨張率を示す。いずれの
サブアセンブリにおいても、外層に形成される信号層の
体積により熱膨張率は変動するため、銅配線の面積率に
対する熱膨張率の変化を示した。一般的な多層プリント
基板の信号回路における銅配線部の面積率は５〜２０％
である。タイプＡは３種の中で最も低熱膨張率のサブア
センブリで、面積率５〜２０％の領域での熱膨張率は
２.４×１０-6／℃〜３.８×１０-6／℃となった。同様
にタイプＢでは３.６×１０-6／℃〜４.８×１０-6／
℃、またタイプＣではタングステンの弾性率が大きいた
め、銅配線部の面積率にほとんど依存せず、４.８×１
０-6／℃ 〜４.９×１０-6／℃ の値が得られた。同様
にタイプＤでも熱膨張率の変動はなく、ほぼ一定で１.
８×１０-6／℃ の値が得られた。図６（Ａ）（Ｂ）は
前述の図５のタイプＢとタイプＤの２種類のサブアセン
ブリ（コア材厚さ５０μｍ，外層銅配線厚さ１８μｍ，
総厚さ１００μｍ）を接着フィルム（日立化成工業
（株）製Ｎ４，接着温度２５０℃）を用いてムライトセ
ラミック基板（厚さ３mm，２００mm角サイズ，熱膨張
率：４.０×１０-6／℃ ）に積層して得られる多層配線
構造体７，８を示している。積層に供した一つのサブア
センブリ９，１０の信号回路の銅配線部１１，１２の面
積率は、タイプＢ，Ｄのいずれも１０％となるように作
製した。
【００２５】図７はサブアセンブリの多層化に伴う基板
の反りと基板の損傷の発生（基板の剥がれ，割れ）につ
いて示す。この場合の基板との熱膨張率のミスマッチ
は、タイプＢでは１.０×１０-6／℃、タイプＤでは１.
４×１０-6／℃となった。タイプＤではサブアセンブリ
４組、積層厚さ４００μｍで５０μｍの反りがみられ、
基板の表面層でマイクロクラックが生じ、基板の端面か
ら剥がれが発生した。さらに積層厚さ８００μｍを越え
ると反りは１００μｍ以上となり、積層厚さ１mmで基板
に割れが発生した。一方、タイプＢではサブアセンブリ
１０組、積層厚さ１mmでも反りは５０μｍであり、基板
にクラック等の損傷はみられなかった。タイプＢにみら
れるように、基板との熱膨張率のミスマッチが１.０×
１０-6／℃の範囲内ではサブアセンブリの多層化が可能
である。
【００２６】次にサブアセンブリを用いてセラミック基
板に多層化した場合の寸法変化について調べた。使用し
たサブアセンブリの構成は前述の図７と同様（コア材厚
さ５０μｍ，外層銅配線厚さ１８μｍ，銅配線部面積率
１０％,総厚さ１００μｍ)である。各サブアセンブリの
熱膨張率はタイプＡ：３.３×１０-6／℃，タイプＢ：
４.１×１０-6／℃，タイプＣ：４.９×１０-6／℃，タ
イプＤ：１.８×１０-6／℃、となった。図８はこれら
のサブアセンブリを接着フィルム（日立化成工業（株）
製Ｎ４，接着温度２５０℃）を用いてセラミック基板
（厚さ３mm，２００mm角サイズ）に積層した場合の寸法
変化を示している。セラミック基板はムライト（熱膨張
率：４.０×１０-6／℃），アルミナ(同：６.５×１０
-6／℃)，コージェライト(同：３.５×１０-6／℃）の
３種類である。寸法変化の値は、 寸法変化率＝積層後の外層銅配線のパターン間隔−積層
前の外層銅配線のパターン間隔／積層前の外層銅配線の
パターン間隔×１００(％) とし、測定した標点間の距離は１５０mmとした。
【００２７】アルミナ基板に積層した場合の寸法変化は
タイプＣが最も小さく、０.０２％となる。これは基板
との熱膨張率のミスマッチが１.６×１０-6／℃ と小さ
いためである。また、他のセラミック基板でも同様に熱
膨張率のミスマッチの小さい場合にサブアセンブリの寸
法変化が小さくなる傾向を示す。ムライト基板ではタイ
プＢ（ミスマッチ：１.０×１０-6／℃）が０.００５
％，コージェライト基板ではタイプＡ（同：２.０×１
０-6／℃）が０.０１％と最も小さい寸法変化を示す。
このように、いずれのセラミック基板を用いた場合で
も、サブアセンブリのコア材の選択を適正化することに
より、基板との熱膨張率を整合させ、寸法変化を低減で
きる。以上のことからセラミック基板上に多層配線を形
成する場合、セラミック材料と整合できるサブアセンブ
リ材料を選択することが重要である。さらにコア材の体
積分率，熱膨張係数，弾性率などの材料特性値から判断
し、サブアセンブリの層構成の適正化を図ることができ
る。一例として、基板の反りが生じないようにするため
に、サブアセンブリの構造としては積層材料を対称に配
置すること、及び、膜間に応力が集中しないようにする
ために積層材料をなるべく均一に分散させることが必要
である。
【００２８】次に従来のマルチチップモジュール基板で
はＬＳＩを搭載するためには、基板上に別途薄膜配線を
設けることが必要であった。しかし、サブアセンブリの
構造の場合、寸法変化がきわめて小さい為、配線の微細
化が可能となる。このため、サブアセンブリの複合体か
らなる多層配線構造体上にＬＳＩの出力ピンのピッチに
整合できる微細配線を表面に形成でき、ＬＳＩを直接搭
載することが可能となる。またサブアセンブリを有機材
料から成る基板やセラミツク基板などの片面もしくは両
面に接着することにより、チップキャリアとしても利用
でき、必ずしもＬＳＩと熱膨張率の整合がなされていな
い基板上にもサブアセンブリを介してＬＳＩを直接搭載
することが可能となる。
【００２９】以上述べたように、サブアセンブリのコア
材を低熱膨張率化することにより、寸法変化を低減する
ことが達成できる。しかし、サブアセンブリを構成する
材料（銅，ポリイミド，接着材，コア材金属）や接着さ
れる基板の熱膨張率や弾性率は材料ロットの違いによ
り、微妙に変動する。また信号回路の電気的な特性上、
コア材の材料や厚さが限定され、基板とサブアセンブリ
の熱膨張率を完全に整合させることが困難な場合があ
る。そこで、熱膨張率が異なる材料を接着する場合に
も、寸法変化を低減する方法が必要となる。そこで、実
際に積層基板を作製する工程でのハード面の対策とし
て、寸法変化を低減できるように積層過程で加熱時の各
材料の寸法変位をIn situ でモニタリングし、最終的に
得られる寸法変化を一定化することができる。
【００３０】
【作用】薄膜配線を複数の配線層を有するサブアセンブ
リに分け、サブアセンブリ間をスルーホールを介して接
続する構造とした理由は薄膜配線層をサブアセンブリ毎
に分割して作製でき、サブアセンブリ間の接続を行う前
に良品と不良品の選別を行うことによつて最終歩留りを
大幅に向上できるためである。また各サブアセンブリを
並列して作製することにより、実装基板を作製する時間
を大幅に短縮できる。サブアセンブリの構造として電源
層もしくはグランド層をコアとし、その外層に信号層を
設けた理由は、電源層及びグランド層が基本的にベタ膜
であるため、この部位に低熱膨張率でかつ剛性の高い金
属箔を配置することにより、信号配線層形成時の寸法変
化を抑制できるためと、スルーホール部の接続の信頼性
を高めることができる。
【００３１】
【実施例】［実施例１］サブアセンブリを用いることに
より、セラミック基板上に寸法変化をほとんど生ぜずに
多層配線を形成できることが確認できた。そこで、以下
サブアセンブリを多層化して得られるＬＳＩチップ実装
用のモジュール基板について説明する。図９はＬＳＩチ
ップをフリップチップボンディング法でセラミック基板
上の多層配線上に搭載したマルチチップモジュールの断
面の一部を表している。このモジュールはサブアセンブ
リを２組積層して得られるが、さらに２組以上高多層化
してもＬＳＩチップ接続部等の信頼性は損なわれない。
このモジュールの作製工程の実施例を説明する。コア材
として、ＣＩＣ(Cu Invar Cu）合金箔１３（銅５μｍ
厚，計１０μｍ厚，インバー４０μｍ厚）を選び、最初
にスルーホール１４（φ５０μｍ）をＹＡＧレーザもし
くはエッチング（塩化第二鉄溶液中で溶解する）により
開口した。次にコア材の両面に絶縁性のフィルム１５
（膜厚２５μｍ，計５０μｍ）を形成した。これにはコ
ア材の両面にポリイミドワニス（日立化成工業（株）
製，ＰＩＱ−Ｌ１００，硬化適正温度３５０〜４００
℃）を塗布し、熱硬化する方法や、ポリイミドフィルム
を接着フィルムで接着する方法などで得られる。続いて
絶縁性のフィルムに層間接続用のスルーホール１６（φ
５０μｍ）をエキシマレーザを用いて開口し、スルーホ
ール接続１７及び絶縁性のフィルムの上下面にＸ及びＹ
方向の信号配線層１８，１９を選択めっき法により作製
した。このようにして得られたサブアセンブリ２組を接
着フィルム２０（日立化成工業（株）製Ｎ４，接着温度
２５０℃）により接着した。この接着工程では上下のサ
ブアセンブリ２１，２２の位置合わせを行うため、光学
的に上下のサブアセンブリのスルーホール部２３，２４
を位置認識した後、接着温度より低い温度で仮付けした
後、本接着を行った。この２組のサブアセンブリを同様
の工程（仮付け後本接着）で接着フィルム２５を用いて
ムライトセラミック基板２６上に積層した。さらに、ド
ライエッチング法（例：ＲＦプラズマ、反応ガス：Ｏ2
−ＣＦ4 ）により接着フィルム残渣をクリーニングした
後、サブアセンブリ部と基板上の内層配線２７とを電気
的に接続するため、スルーホール部に化学めっき法によ
り銅膜２８を充填した。さらに最上部に表面層２９(Ｃ
ｒ／Ｎｉ／Ａｕ)を形成した後、フリップチップボンデ
ィング法ではんだボール３０により、ＬＳＩチップ３１
を接続した。
【００３２】［実施例２］図１０はサブアセンブリによ
る他のＬＳＩチップ実装用のモジュール基板の作製工程
として、マイクロバンプを用いてセラミック基板に積層
した構造を示している。図９と同様の工程を用いてサブ
アセンブリ４組を接着して得られた配線構造体３２のス
ルーホール部３３に化学めっき法により銅膜３４を充填
した。この場合、他の方法として銅ペーストをスルーホ
ール部に充填し、焼成することによっても同様スルーホ
ール接続が得られる。同様のプロセスによりサブアセン
ブリ２組同士を接着し、導体接続して得られた多層配線
構造体３を作製した。次にマイクロバンプ３６（Ａｕ）
をムライトセラミック基板３７の内層配線３８上に形成
し、圧接法（圧力：３０〜５０ｇ／バンプ，接着温度：
２００〜４００℃）により基板と接着した。さらに、接
続部の信頼性を向上させるため、サブアセンブリと基板
との間隙に絶縁性の樹脂膜３９を充填した。最後に表面
層４０（Ｃｒ／Ｎｉ／Ａｕ）を形成した後、フリップチ
ップボンディング法ではんだボール４１により、ＬＳＩ
チップ４２を接続した。
【００３３】サブアセンブリの構造の場合、寸法変化が
きわめて小さい為、配線の微細化が可能となる。このた
め、サブアセンブリの複合体からなる多層配線構造体上
にＬＳＩの出力ピンのピッチに整合できる微細配線を表
面に形成でき、ＬＳＩを直接搭載することが可能とな
る。またサブアセンブリを有機材料から成る基板やセラ
ミツク基板などの片面もしくは両面に接着することによ
り、チップキャリアとしても利用でき、必ずしもＬＳＩ
と熱膨張率の整合がなされていない基板上にもサブアセ
ンブリを介してＬＳＩを直接搭載することが可能とな
る。
【００３４】［実施例３］図１１はサブアセンブリだけ
でマルチチップモジュールを形成した応用例である。サ
ブアセンブリ４組で構成された多層配線構造体４３上の
表面層４４上にＬＳＩチップ４５をハンダボール４６に
より、フリップチップボンディングで搭載し、電源基板
４７と出力ピン４８によって接続している。
【００３５】［実施例４］図１２はサブアセンブリを用
いたモジュール基板の量産プロセスの一例を示してい
る。このプロセスはコア材のＣＩＣ箔４９をロール５０
で連続して供給することにより、省力化が図られる。こ
の方法ではコア材の穴明け５１，絶縁層５２の形成，ス
ルーホール５３の開口はすべてロールツーロールプロセ
スの一貫工程で行われる。最終工程では表面層５４を形
成した後、はんだバンプ５５，５６によって、セラミッ
ク基板５７，ＬＳＩ５８を接着した後、ロール５９から
切断した。
【００３６】［実施例５］図１３はサブアセンブリを用
いた両面ＬＳＩ実装基板の作製工程を示す。銅張りポリ
イミドフィルム６０（以下ＭＣＦと記す、ポリイミド膜
厚１０〜５０μｍ，銅箔厚さ１０〜５０μ、，５０〜２
００mm角）上にレジスト膜６１を設け、露光，現像後、
銅のエッチングを行い、銅配線のパターン６２を形成し
た。さらに銅配線に対して、接着性向上のため、前処理
（例えば黒化処理）６３を施した。次に、このパターン
形成された二枚のＭＣＦの間に予め、スルーホール加工
された銅／インバー／銅クラッドシート６４（膜厚２５
〜５０μｍ）配置し、パターン位置合わせを光学的に行
った後、仮付け（はんだ，紫外線硬化樹脂などを用い
る）し、接着フィルムにより、プレスにより接着一体形
成６５する。この複合体同士または同様のプロセスを用
いて、接着し、配線構造体６６を得る。この配線構造体
に対し、直径３０〜７０μｍのスルーホール６７をＫｒ
Ｆエキシマレーザを用いて開口した。次にパラジウム触
媒溶液で処理した後、銅配線側にレジスト膜を形成し、
露光現像して、スルホール部のレジストを除去した後、
該スルーホール部分に無電解めっきによって、導体層を
形成し、２層間の金属配線を電気的に接続した。
【００３７】上記の工程を繰返して、銅配線層，銅／イ
ンバー／銅配線層を積層して、金属配線層が２０層の上
下両面にＬＳＩ６８，６９が実装された５０〜２００mm
角の厚膜−薄膜多層配線基板を作製した。
【００３８】
【発明の効果】以上、本発明によれば積層数の多い薄膜
多層配線をサブアセンブリ毎に分割して作製でき、か
つ、各サブアセンブリ毎に検査ができるので全体として
の歩留りが飛躍的に向上し、かつスループツトを短くで
きる効果がある。
【００３９】また、低熱膨張率のコア材を有する配線構
造体をベースとしているため、寸法変化が小さいため、
外層に微細な線幅をもつ信号層の形成が容易になり、か
つ各サブアセンブリ間の接続のための位置合せ作製の精
度が向上し、接続の信頼性を高める効果がある。さらに
本発明の実装基板を用いて計算機を作製することにより
計算機全体の信頼性を高めることができる。またサブア
センブリのベース材料であるコア材をロールツーロール
プロセスの一貫工程で供給できるため、マルチチップモ
ジュール基板が安価に製造でき、パソコン，ワークステ
ーション等の適用も可能となった。
【図面の簡単な説明】
【図１】配線シートの多層化プロセスを示す図。
【図２】配線シートを接着フィルムを用いてセラミック
基板に積層した場合の寸法変化を示す図。
【図３】配線シートの多層化に伴う熱膨張率の変動を示
す図。
【図４】配線シートの多層化に伴う基板の反りと基板の
損傷の発生を示す図。
【図５】コア材として、低熱膨張率の金属箔（厚さ５０
μｍ）を用いた場合のサブアセンブリの熱膨張率を示す
図。
【図６】コア材に低熱膨張率の金属箔及び銅箔を用いた
サブアセンブリの構造を示す図。
【図７】サブアセンブリの多層化に伴う基板の反りと基
板の損傷の発生を示す図。
【図８】サブアセンブリを接着フィルムを用いてセラミ
ック基板に積層した場合の寸法変化を示す図。
【図９】サブアセンブリを用いたマルチチップモジュー
ルの作製工程を示す図。
【図１０】サブアセンブリとマイクロバンプ接続技術を
組み合わせて得られるマルチチップモジュールの作製工
程を示す図。
【図１１】サブアセンブリ単独で形成されるマルチチッ
プモジュールを示す図。
【図１２】ロール・ツー・ロールプロセスで生産される
サブアセンブリを用いたマルチチップモジュールを示す
図。
【図１３】サブアセンブリの複合成形体から成る両面Ｌ
ＳＩ実装基板。
【符号の説明】
１…コア材を含まない配線シート、２…ポリイミド膜、
３…銅配線、４…接着フィルム、５…ムライトセラミッ
ク基板、６…配線シートの多層積層板、７…ＣＩＣをコ
ア材としたサブアセンブリの多層配線構造体、８…銅を
コア材としたサブアセンブリの多層配線構造体、９…Ｃ
ＩＣをコア材としたサブアセンブリ、１０…銅をコア材
としたサブアセンブリ、１１…ＣＩＣをコア材としたサ
ブアセンブリの銅配線、１２…銅をコア材としたサブア
センブリの銅配線、１３…サブアセンブリのコア材のＣ
ＩＣ箔、１４…コア材のスルーホール、１５…絶縁性フ
ィルム、１６…エキシマレーザで開口したスルーホー
ル、１７…スルーホール接続部、１８…サブアセンブリ
の信号配線（Ｘ方向）、１９…サブアセンブリの信号配
線（Ｙ方向）、２０，２５…接着フィルム、２１…サブ
アセンブリ（上部）２２…サブアセンブリ（下部）、２
３…上部サブアセンブリのスルーホール、２４…下部サ
ブアセンブリのスルーホール、２６…ムライトセラミッ
ク基板、２７…セラミックの内層配線、２８…スルーホ
ール部の化学めっき銅膜、２９，４０，４４，５４…表
面層、３０，４１，４６…はんだボール、３１，４２，
４５，５８，６８，６９…ＬＳＩチップ、３２，４３…
サブアセンブリ４組から成る多層配線構造体、３３…サ
ブアセンブリのスルーホール、３４…スルーホール部の
化学めっき、３５…多層配線構造体、３６…マイクロバ
ンプ、３７…ムライトセラミック基板、３８…ムライト
セラミックの内層配線、３９…絶縁性樹脂、４７…電源
基板、４８…出力ピン、４９…ＣＩＣ箔、５０…ＣＩＣ
ロール、５１…穴あけ部、５２…絶縁層、５３…スルー
ホール開口部、５５，５６…はんだバンプ、５７…セラ
ミック基板、５９…切断されたＣＩＣロール、６０…銅
張りポリイミドフィルム、６１…レジスト膜、６２…エ
ッチングで得られた銅配線パターン、６３…前処理され
た銅配線パターン、６４…銅／インバー／銅クラッドシ
ート、６５…一体成形された配線シート、６６…配線構
造体、６７…スルーホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和嶋 元世 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 渡辺 隆二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 三輪 崇夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 佐通 祐一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 天城 滋夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】低熱膨張金属からなるコア材の両面に絶縁
    層を介して面積率が対応するように配線層が形成された
    構造を有するサブアセンブリの少なくとも２組以上の複
    合体であり、前記サブアセンブリ間が貫通孔を介し導体
    接続されていることを特徴とする多層配線構造体。
  2. 【請求項２】１×１０-5／℃〜１×１０-7／℃の熱膨張
    率を有する基板上に、低熱膨張金属からなるコア材の両
    面に絶縁層を介して面積率が対応するように配線層が形
    成された構造を有するサブアセンブリの少なくとも２組
    以上の複合体であり、前記サブアセンブリ間が貫通孔を
    介し導体接続されている多層配線の構造体が形成されて
    なることを特徴とする実装基板。
  3. 【請求項３】１×１０-5／℃〜１×１０-7／℃の熱膨張
    率を有する基板上に、低熱膨張金属からなるコア材の両
    面に絶縁層を介して面積率が対応するように配線層が形
    成された構造を有するサブアセンブリの少なくとも２組
    以上の複合体であり、前記サブアセンブリ間が貫通孔を
    介し導体接続されている多層配線の構造体が形成されて
    なる実装基板上に電子部品が搭載されてなることを特徴
    とする電子部品実装基板。
  4. 【請求項４】請求項１〜３に記載のコア材が厚さ０.０
    １〜１mmのタングステン,モリブデン，鉄−ニッケル合
    金，鉄−ニッケル−コバルト合金、及びその単体，銅及
    び銅合金の中から選ばれた金属フィルムであることを特
    徴とする。
  5. 【請求項５】請求項１〜３に記載の貫通孔の深さが貫通
    孔の内径より大きいことを特徴とする。
  6. 【請求項６】請求項１〜３に記載の多層配線層に占める
    貫通孔の面積占有率が１０％以下であることを特徴とす
    る。
  7. 【請求項７】請求項１〜３に記載の絶縁層が誘電率２.
    ２〜４.７であることを特徴とする。
  8. 【請求項８】請求項３に記載の電子部品が半導体装置で
    あることを特徴とする。
  9. 【請求項９】請求項３に記載の電子部品が樹脂封止型大
    規模集積回路であることを特徴とする。
  10. 【請求項１０】請求項３に記載の電子部品がベアの大規
    模集積回路であることを特徴とする。
  11. 【請求項１１】弾性率が銅より高い金属箔からなるコア
    材が表面に絶縁層を介して配線層が形成された構造を有
    するサブアセンブリの少なくとも２組以上の複合体であ
    り、前記サブアセンブリ間が貫通孔を介し導体接続され
    ていることを特徴とする多層配線構造体。
  12. 【請求項１２】弾性率が銅より高い金属箔からなるコア
    材の表面に絶縁層を介して配線層が形成された構造を有
    するサブアセンブリの少なくとも２組以上の複合体であ
    り、前記サブアセンブリは熱膨張率が銅より小さく、か
    つサブアセンブリ間が貫通孔を介し導体接続されている
    ことを特徴とする多層配線構造体。
  13. 【請求項１３】基板内部に２層以上の配線を有する基板
    と該基板の片面もしくは両面に多層配線の構造体が貫通
    孔を介して導体接続されてなる実装基板であって、前記
    多層配線の構造体は弾性率が銅より高い金属箔からなる
    コア材の上下両面の絶縁層を介して配線層が形成された
    構造を有するサブアセンブリの少なくとも２組以上の複
    合体であり、前記サブアセンブリ間が貫通孔を介し導体
    接続されていることを特徴とする実装基板。
  14. 【請求項１４】基板内部に２層以上の配線を有する基板
    と該基板の片面もしくは両面に多層配線の構造体が貫通
    孔を介して導体接続されてなる実装基板上に電子部品が
    搭載されてなる電子部品実装基板であって、前記多層配
    線の構造体は弾性率が銅より高い金属箔からなるコア材
    の上下両面の絶縁層を介して配線層が形成された構造を
    有するサブアセンブリの少なくとも２組以上の複合体で
    あり、前記サブアセンブリ間が貫通孔を介し導体接続さ
    れていることを特徴とする電子部品実装基板。
  15. 【請求項１５】低熱膨張金属からなるコア材の表面に絶
    縁層を介して面積率が対応するように配線層が形成され
    た構造を有するサブアセンブリを作成する工程（Ａ）、
    前記サブアセンブリの少なくとも２組以上を逐次もしく
    は一括に積層・接着し複合体を得る工程（Ｂ）、前記複
    合体に貫通孔を形成し、メッキ処理によりサブアセンブ
    リ間を導体接続する工程（Ｃ）を含むことを特徴とする
    多層配線構造体の製造方法。
  16. 【請求項１６】サブアセンブリの少なくとも２組以上を
    逐次もしくは一括に積層・接着し複合体を得る工程
    （Ｂ）が、接着過程におけるサブアセンブリの寸法変位
    をモニタリングしつつ、各サブアセンブリに引張り荷
    重、あるいは圧縮荷重を加えて、サブアセンブリ間の寸
    法変位のバラツキを±０.１〜±０.００１（％）の範囲
    に制御する工程を含むことを特徴とする請求項１５に記
    載の多層配線構造体の製造方法。
  17. 【請求項１７】低熱膨張金属からなるコア材の表面に絶
    縁層を介して面積率が対応するように配線層が形成され
    た構造を有するサブアセンブリを作成する工程（Ａ）、
    前記サブアセンブリの少なくとも２組以上を逐次もしく
    は一括に積層・接着し複合体を得る工程（Ｂ）、前記複
    合体に貫通孔を形成し、サブアセンブリ間を導体接続し
    て多層配線の構造体を作成する工程（Ｃ）、前記多層配
    線の構造体を１×１０-5／℃〜１×１０-7／℃の熱膨張
    率を有する基板の片面もしくは両面に積層・接着する工
    程（Ｄ）、前記積層基板に貫通孔を形成し多層配線構造
    体と基板間を導体接続する工程（Ｅ）を含むことを特徴
    とする実装基板の製造方法。
  18. 【請求項１８】多層配線の構造体を基板の片面もしくは
    表面に積層・接着する工程（Ｄ）が、積層・接着する過
    程における多層配線構造体と基板の寸法変位をモニタリ
    ングしつつ、多層配線構造体もしくは基板に引張り荷
    重、あるいは圧縮荷重を加えて、多層配線構造体と基板
    間の寸法変位のバラツキを±０.１〜±０.００１（％）
    の範囲に制御する工程を含むことを特徴とする請求項１
    ７に記載の実装基板の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288564A (ja) * 1995-04-11 1996-11-01 Matsushita Electric Ind Co Ltd バイモルフ圧電アクチュエータ
US6159586A (en) * 1997-09-25 2000-12-12 Nitto Denko Corporation Multilayer wiring substrate and method for producing the same
US6226862B1 (en) * 1998-04-30 2001-05-08 Sheldahl, Inc. Method for manufacturing printed circuit board assembly
US6335076B1 (en) 1999-07-14 2002-01-01 Nitto Denko Corporation Multi-layer wiring board and method for manufacturing the same
US6373000B2 (en) 1999-12-14 2002-04-16 Nitto Denko Corporation Double-sided circuit board and multilayer wiring board comprising the same and process for producing double-sided circuit board
WO2007010705A1 (ja) * 2005-07-21 2007-01-25 Murata Manufacturing Co., Ltd. コンデンサ、コンデンサの製造方法、コンデンサ内蔵基板、およびコンデンサ内蔵基板の製造方法
JP2008263220A (ja) * 2008-06-20 2008-10-30 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP2017191874A (ja) * 2016-04-14 2017-10-19 新光電気工業株式会社 配線基板及びその製造方法
JP2020198432A (ja) * 2019-06-03 2020-12-10 三菱電機株式会社 プリント配線板装置およびその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5876842A (en) * 1995-06-07 1999-03-02 International Business Machines Corporation Modular circuit package having vertically aligned power and signal cores
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US6074895A (en) * 1997-09-23 2000-06-13 International Business Machines Corporation Method of forming a flip chip assembly
US5986217A (en) * 1997-10-22 1999-11-16 Hewlett-Packard Company Printed circuit board for mitigating thermally-induced mechanical damage of solder joints connecting electronic components
US6132852A (en) * 1998-03-13 2000-10-17 Hitachi, Ltd. Multilayer wiring substrate and method for production thereof
US6281573B1 (en) 1998-03-31 2001-08-28 International Business Machines Corporation Thermal enhancement approach using solder compositions in the liquid state
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
US6224965B1 (en) * 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
US6146924A (en) * 1999-08-06 2000-11-14 Vanguard International Semiconductor Corporation Magnetic insert into mold cavity to prevent resin bleeding from bond area of pre-mold (open cavity) plastic chip carrier during molding process
US6518509B1 (en) * 1999-12-23 2003-02-11 International Business Machines Corporation Copper plated invar with acid preclean
US7152315B1 (en) 2001-03-20 2006-12-26 Visteon Global Technologies, Inc. Method of making a printed circuit board
US6815709B2 (en) * 2001-05-23 2004-11-09 International Business Machines Corporation Structure having flush circuitry features and method of making
US6504111B2 (en) * 2001-05-29 2003-01-07 International Business Machines Corporation Solid via layer to layer interconnect
SE0200297L (sv) * 2002-02-01 2003-08-02 Strand Interconnect Ab Förfarande för att anordna kiselstrukturer ovanpå varandra jämte anordning härför
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
US7293355B2 (en) * 2005-04-21 2007-11-13 Endicott Interconnect Technologies, Inc. Apparatus and method for making circuitized substrates in a continuous manner
JP5185622B2 (ja) * 2005-10-11 2013-04-17 富士通株式会社 多層配線基板
TW200742665A (en) * 2006-05-02 2007-11-16 Teamchem Company Substrate of flexible printed circuit board
JP2008147499A (ja) * 2006-12-12 2008-06-26 Fujitsu Ltd プリント基板
KR101232691B1 (ko) * 2008-02-29 2013-02-13 니혼 하츠쵸 가부시키가이샤 배선기판 및 프로브 카드
TWI347810B (en) * 2008-10-03 2011-08-21 Po Ju Chou A method for manufacturing a flexible pcb and the structure of the flexible pcb
US10194537B2 (en) * 2013-03-25 2019-01-29 International Business Machines Corporation Minimizing printed circuit board warpage

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133597A (en) * 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
JPH023631Y2 (ja) * 1984-12-28 1990-01-29
JPS61220499A (ja) * 1985-03-27 1986-09-30 株式会社日立製作所 混成多層配線基板
US4777060A (en) * 1986-09-17 1988-10-11 Schwarzkopf Development Corporation Method for making a composite substrate for electronic semiconductor parts
US4997698A (en) * 1987-05-04 1991-03-05 Allied-Signal, Inc. Ceramic coated metal substrates for electronic applications
US4803450A (en) * 1987-12-14 1989-02-07 General Electric Company Multilayer circuit board fabricated from silicon
US4868350A (en) * 1988-03-07 1989-09-19 International Business Machines Corporation High performance circuit boards
US4854038A (en) * 1988-03-16 1989-08-08 International Business Machines Corporation Modularized fabrication of high performance printed circuit boards
US5229550A (en) * 1990-10-30 1993-07-20 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
JP2966972B2 (ja) * 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
US5282312A (en) * 1991-12-31 1994-02-01 Tessera, Inc. Multi-layer circuit construction methods with customization features
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288564A (ja) * 1995-04-11 1996-11-01 Matsushita Electric Ind Co Ltd バイモルフ圧電アクチュエータ
US6159586A (en) * 1997-09-25 2000-12-12 Nitto Denko Corporation Multilayer wiring substrate and method for producing the same
US6328201B1 (en) 1997-09-25 2001-12-11 Nitto Denko Corporation Multilayer wiring substrate and method for producing the same
US6226862B1 (en) * 1998-04-30 2001-05-08 Sheldahl, Inc. Method for manufacturing printed circuit board assembly
US6335076B1 (en) 1999-07-14 2002-01-01 Nitto Denko Corporation Multi-layer wiring board and method for manufacturing the same
US6373000B2 (en) 1999-12-14 2002-04-16 Nitto Denko Corporation Double-sided circuit board and multilayer wiring board comprising the same and process for producing double-sided circuit board
WO2007010705A1 (ja) * 2005-07-21 2007-01-25 Murata Manufacturing Co., Ltd. コンデンサ、コンデンサの製造方法、コンデンサ内蔵基板、およびコンデンサ内蔵基板の製造方法
JP2008263220A (ja) * 2008-06-20 2008-10-30 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP2017191874A (ja) * 2016-04-14 2017-10-19 新光電気工業株式会社 配線基板及びその製造方法
JP2020198432A (ja) * 2019-06-03 2020-12-10 三菱電機株式会社 プリント配線板装置およびその製造方法

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