KR100388564B1 - 고성능 비지에이 기판 및 이의 제조방법 - Google Patents

Abstract

본 발명은 고성능 비지에이 기판 및 이의 제조방법에 관한 것으로, 각종 모든 반도체 칩 또는 이외의 칩 부품을 포함한 전자부품을 탑재하기 위해 이용되는 다층 인쇄회로기판으로 이루어진 비지에이 기판을 제조함에 있어서 상층으로부터 제2층 기판의 두께 및 각 기판들을 적층시키는 접착제의 두께를 조정하여 제조된 고성능 비지에이(high-performance ball grid array, 이하 HP-BGA라 칭함) 기판 및 이의 제조방법에 관한 것이다. 본 발명에 따라 제조된 비지에이 기판은 내부 캐비티를 보호하기 위해 최후에 제거되는 최외각 층의 캐비티 형성을 위해 사용하는 라우터에 의한 스크래치를 방지할 수 있어 본딩 패드의 불량 발생율을 저감시키고 전체 기판에 발생되는 전체 두께편차에 대한 허용오차를 여유있게 두어 HP-BGA의 제작을 용이하게 할 수 있다.

Description

고성능 비지에이 기판 및 이의 제조방법 {High performance ball grid array substrate and method for preparing the same}

본 발명은 고성능 비지에이 기판 및 이의 제조방법에 관한 것으로, 각종 모든 반도체 칩 또는 이외의 칩 부품을 포함한 전자부품을 탑재하기 위해 이용되는 다층 인쇄회로기판으로 이루어진 비지에이 기판을 제조함에 있어서 상층으로부터 제2층 기판의 두께 및 각 기판들을 적층시키는 접착제의 두께를 조정하여 제조된 고성능 비지에이(high-performance ball grid array, 이하 HP-BGA라 칭함) 기판 및 이의 제조방법에 관한 것이다.

전자산업의 지속적인 발전으로 인하여 이에 귀속되어 있는 전자부품 산업도 발전하게 되고 이에 따라 전자부품이 상당히 조밀한 응집도를 갖게 됨으로써 고밀화된 기판이 요구되고 있다. 이와 같이, 전자부품의 소형화, 고성능화를 추구하는데 있어서 한 몫을 담당하는 것이 다층 인쇄회로의 기판이다.

상기 다층 인쇄 회로기판은 이를 구성하는 복수의 기판에 미리 도체 회로를 형성해 두고, 상기 기판을 서로 접합시킴으로써 고집적 전자부품의 실장에 대응할 수 있도록 한 것이다. 이와 같은 다층 인쇄회로기판은 다양한 형태를 가지며 또한 다양한 방법에 의해 제조되고 있다.

예를 들어 일본국 특개평 5-183272호에는 전자부품 탑재용 요부와 도체 패턴을 형성시킨 최하단 기판과 접착층, 개구부를 둔 상층용 기판을 접합시켜서 다층판을 준비하고 이 다층판에 관통홀을 뚫은 후 최상층에 상기 개구부를 덮을 수 있는 시트상 마스크를 열압착하고 이 다층판의 전면에 동도금을 실시하며, 계속하여 상하부 판에 에칭공정을 실시하여 상하부에 도체패턴을 형성시킨 후 마스크를 제거하여 다층전자부품 탑재용 기판의 제조방법이 기재되어 있다.

또한, 일본국 특개평 7-106769호에는 전자부품 탑재용 다층기판의 제조방법으로서, 복수의 절연기판에 배선패턴과 전자부품 탑재용 탑재홀을 형성하고 본딩패드 등의 표면에 무전해 도금법에 의해 Ni/Au 도금막을 입히고 상기 복수의 절연기판을 적층하여 적층체를 얻은 후 적층체에 관통홀을 뚫고 나서 모든 표면에 동도금을 실시하고 동도금부의 불필요한 부분을 에칭하고 Ni/Au 도금막과 동도금막의 노출표면에 다시 무전해도금법으로 Ni/Au 도금막을 입히는 방법이 기재되어 있다.

그러나 상기와 같은 방법에 의해 제조된 기판은, 반도체 칩(chip)에서의 IO수가 다핀화됨에 따라 발생하는 많은 열과 발생된 열에 의한 전기신호의 속도저하를 효과적으로 막지 못하기 때문에 고속 및 고전력의 IC 칩의 성능을 제대로 발휘할 수 없는 문제가 있다.

따라서 이러한 종래의 기판으로는 대응이 어렵기 때문에 이를 더욱 만족시키기 위하여 고다층 및 열적 성능이 우수한 기판이 연구되어 왔다. 이러한 기판에는 반도체 칩이 기판의 본딩 패드(bond pad)에 계단식으로 결합되고 또한 칩 자체가 방열판 위에 접착됨으로써 전술한 바와 같이 발생되는 문제를 해결할 수 있게 되었다. 이러한 기판의 제조방법으로는, 일본국 특개평 10-116933호에 방열판을 납땜에 의해 적층체에 강하게 고정시킬 수 있고, 또한 IC를 수지접착제를 이용하여 방열판에 강하게 고정되도록 제조된 IC 탑재용 다층 인쇄배선판이 기재되어 있다. 그러나 최외층 기판도 포함하여 각 기판에 미리 개구부를 설치해 두며, 이것들을 적층하고 관통홀을 뚫으며 관통홀의 안과 기판의 외층표면에 금속도금을 형성하고, 최외층 기판으로 도체회로의 형성을 실시하고 있다. 이 최외층 기판으로의 도체회로의 형성은 상기와 같이 최외층 기판의 표면에 형성한 금속 도금막을 에칭액으로 에칭함으로써 실시된다. 그러나, 상기 방법에 따른 경우에는 상기 관통홀로의 금속 도금, 최외층 기판으로의 도체회로의 형성시에, 다층 인쇄회로기판에 있어서의 상기 개구부 및 탑재부의 표면에 상기 금속 도금의 도금액, 도체회로 형성시의 에칭액이 침입한다. 이 때문에 상기 개구부 및 탑재부가 오염되는 악영향이 있었다. 또한 상기 개구부에는 각 기판에 설치된 내층회로의 본딩패드가 형성되어 있기 때문에, 상기 오염에 의한 악영향을 회피할 수 없다.

또한 내층회로의 본딩 패드를 보호하기 위해, 개구된 탑재부의 내부를 미리 도금 레지스트막에 의해 피복해 두고, 계속하여 금속도금, 에칭에 의한 도체회로의 형성을 실시하며 그 후 상기 도금 레지스트막을 제거하는 방법이나, 또는 도 1과 같이, 마스크 또는 회로가 형성되지 않은 최외곽층의 기판을 이용하여 캐비티를 덮어서 내부회로의 본딩패드를 보호하고 나서, 라우터 비트(router bit) 등의 장비를 이용하여 라우터 가공부위(A)를 제거함으로써 최외곽층에 캐비티를 형성하는 방법을 사용한다.

좀 더 구체적으로 설명하면, 도 1에서와 같이, 다층 회로기판을 제조하기 위해 각각 동일한 두께로, 회로 및 캐비티가 형성되어 있는 기판들(2, 3, 4, 5)과 그 상하부에 캐비티가 형성되어 있지 않은 기판(1, 6)을 위치시켜 접착제(7)를 이용하여 적층하여 다층 인쇄회로기판을 제조한 후에, 상기 라우터 등의 장비를 이용하여 라우터 가공부위(A)를 제거하여 캐비티를 형성하게 된다. 일반적으로 각 기판(1 내지 6)의 두께는 0.3mm 이내로 사용되며 통상 0.1mm의 것을 사용한다. 또한, 상기 기판은 양면에 구리(copper)가 적층되어 있으며, 양면에 적층되어 있는 구리의 두께는 대략적으로 17∼19㎛이며 통상적으로 18㎛로 사용된다. 상기 기판들을 접착시키기 위한 접착제의 두께는 일반적으로 0.11∼0.13mm이며 통상 0.12mm의 두께로 사용된다. 그러나, 이 때 기판의 두께 편차 및 장비의 가공 허용오차로 인해 이미 도체회로가 형성되어 있는 본딩 패드(B)에 스크래치 등을 발생시켜 불량이 발생되는 문제가 있다.

따라서 본 발명의 목적은 최외곽층의 캐비티 형성시에 본딩 패드에서 발생하는 불량율을 저감시키고 전체 기판에 발생되는 전체 두께편차에 대한 허용오차를 여유있게 두어 HP-BGA의 제작을 용이하게 할 수 있는 고성능 비지에이 기판을 제공하는데 있다.

본 발명의 다른 목적은, 전술한 고성능 비지에이 기판의 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 고성능 비지에이 기판는, 칩을 포함하는 전자부품과 전기적으로 접속되는 도체 패턴이 형성된 복수장의 기판을 포함하면서 캐비티를 형성하는 다층 인쇄회로기판으로 이루어진 비지에이(BGA) 기판에 있어서, 상층으로부터 제2층 기판의 두께를 나머지 기판의 두께에 대해 3∼4배로 두껍게 형성하고, 각 기판들을 적층시키는 접착제의 두께를 50∼70㎛로 하여 이루어진다.

상기 다른 목적을 달성하기 위한 본 발명에 따른 고성능 비지에이 기판의 제조방법은, 칩을 포함하는 전자부품과 전기적으로 접속되는 도체 패턴이 형성된 복수장의 기판을 포함하면서 캐비티를 형성한 다층 인쇄회로기판에 도금관통홀을 형성하고 노광, 현상 및 에칭을 포함하는 외층처리로 패턴을 형성하며 하부에 위치되어 상기 칩을 실장하고 열발생을 억제할 수 있는 방열판을 적층시키는 비지에이(BGA) 기판의 제조방법에 있어서, 상부로부터 제2층을 제외한 나머지 층들의 두께는 같으며 제2층의 두께는 나머지 기판의 두께에 대해 3∼4배로 두껍게 형성하여 다층구조를 형성하는 각각의 기판을 준비하는 단계; 및 준비된 각 기판들을 50∼70㎛의 두께를 갖는 접착제로 적층시키는 단계로 이루어진다.

도 1은 일반적인 BGA 기판의 구조를 개략적으로 도시한 측단면도이며,

도 2는 본 발명의 구체예에 따라 제조되는 HP-BGA 기판 구조를 개략적으로 도시한 측단면도이고,

도 3은 본 발명의 다른 구체예에 따라 제조되는 HP-BGA 기판 구조를 개략적으로 도시한 측단면도이다.

*도면부호의 간단한 설명*

1, 10: 최상층 기판, 2. 20: 제2층 기판

3, 30: 제3층 기판, 4, 40: 제4층 기판

5, 50: 제5층 기판, 6, 60: 제6층 기판

70: 접착제, A: 라우터 가공부위

B: 불량발생 예상영역

이하, 본 발명을 첨부된 도면을 참조하면서 구체적으로 설명하지만, 이에 한정되는 것은 아니다.

도 2는 본 발명의 구체예에 따른 6층 구조의 HP-BGA 기판의 측단면도이고, 도 3은 본 발명의 다른 구체예에 따른 5층 구조의 HP-BGA 기판의 측단면도이다.

본 발명에서 얻고자는 열적 성능이 우수하고 고속 및 고전력에도 대응가능한 기판은 와이어 본딩 영역(wire bonding area)이 최소한 두 부분 이상이 되어야 하기 때문에 여러 층의 기판이 라미네이션(lamination)되어야 하며 바람직하게는 다핀화에 대응하기 위해서는 층수가 4개 이상이 되어야 한다. 본 발명에서는 구체적으로 6층 기판 및 5층 기판을 사용한 것을 예시한다.

우선, 도 2를 참조하여 설명하면 본 발명에 따른 HP-BGA는 칩을 포함하는 전자부품과 전기적으로 접속되는 도체 패턴이 형성된 복수장의 기판을 포함하면서 캐비티를 형성하는 6층 구조의 다층 인쇄회로기판으로 이루어진 비지에이(BGA) 기판에 있어서, 각각의 층(10, 20, 30, 40, 50, 60)마다 필요한 회로를 형성하거나 각각의 층에 맞는 캐비티(cavity)를 기계적으로 가공하여 완료하게 되며, 준비된 복수층의 기판들을 프리프레그(prepreg)를 포함하는 접착제(70)를 이용하여 접착가공시키게 된다.

이 때 본 발명에서 사용가능한 기판은 유리에폭시 수지, 유리비스 머레이미드 트리아진 수지, 유리 폴리이미드 수지, 폴리에킬렌테레프탈레이트, 폴리페닐술폰, 폴리이미드 등을 사용할 수 있으며, 특히 유리 에폭시수지가 바람직하지만, 이에 한정되는 것은 아니다. 또한 본 발명에서 사용하는 접착제로서는 프리프레그, 에폭시 수지에 NBR 등의 고무, 아크릴수지, 폴리비닐부티랄 수지, 페놀수지 등을 배합하여 필름상으로 제막하여 얻어진 필름상 접착시트를 사용할 수 있으며, 흐름성이 적은 폴리비닐부티랄 수지, 아크릴계 수지, 페놀 수지의 배합에 의한 필름상 접착제가 바람직하다. 또한, 접착제는 바람직하게는 기판과 동재질의 것이 좋으며, 예를 들어 유리에폭시 수지판에는 유리 에폭시를 침적시킨 프리프레그가 바람직하다.

전술한 바와 같이, 종래에는 일반적으로 각 기판(1 내지 6)의 두께는 0.3mm 이내로 사용되며 통상 0.1mm의 것을 사용하고, 양면에 적층된 구리는 대략적으로 17∼19㎛의 두께를 가지며 통상적으로 18㎛의 두께로 사용되어 왔고, 기판들을 접착시키기 위한 접착제의 두께는 일반적으로 0.11∼0.13mm이며 통상 0.12mm의 두께로 사용되어 왔다. 예를 들어, 도 1에서, 제1층 내지 제6층의 두께를 0.1mm로 하고, 양면의 적층 구리두께를 18㎛로 하며, 접착제를 0.12mm로 하였을 때, 전체 회로기판의 두께는 1.416mm가 된다.

반면에, 상기 복수층에서 회로형성 층들을 보호하기 위해 상기 최상단 기판과 접촉하는 하부 기판, 즉 제2층 기판에는 회로가 형성되지 않는 층이 형성하게 되는 점에 착안하여, 본 발명에 따른 회로기판은, 각 기판(10, 30, 40, 50 및 60)의 두께는 통상적인 0.3mm 이내의 기판으로서 바람직하게는 0.1mm의 것을 사용하고, 양면에 적층된 구리는 대략적으로 17∼19㎛의 두께를 가지며 바람직하게는 18㎛의 두께로 사용하되, 상부로부터 제2층(20)의 두께는 나머지 기판의 두께에 대해 3∼4배로 두껍게 형성하여 준비하고, 바람직하게는 나머지 기판 두께의 4배가 적당하다. 또한, 준비된 각 기판들을 50∼70㎛, 바람직하게는 60㎛의 두께를 갖는 접착제로 적층시키게 된다. 이러한 범위에서는 전체 회로기판의 두께가 종래의 전체 회로기판의 두께에서 크게 변화되지 않으면서도 종래의 문제점인 라우터 장치에 의한 불량발생을 방지할 수 있다. 예를 들어, 도 2에서, 제1층(10), 제3층(30), 제4층(40), 제5층(50) 및 제6층(60)의 두께를 0.1mm로 하고, 제2층(20)의 두께는 0.4mm로 하며, 양면의 적층 구리두께를 18㎛로 하며, 접착제를 60㎛로 하였을 때, 전체 회로기판의 두께는 1.416mm가 된다. 상기 제2층의 두께가 나머지 기판두께의 3배 미만이면 스크래치를 방지하고자 하는 본 발명의 효과가 미비하며, 나머지 기판두께의 4배를 초과하면 제한된 두께를 넘는 문제가 있다. 또한, 상기 접착제의 두께가 50㎛ 미만이면 반도체 칩을 실장할 경우 계단식으로 하기 때문에 서로 뒤엉키는 문제가 발생하며, 70㎛를 초과하면 회로의 전기적 성능을 떨어뜨리는 문제가 발생하게 된다.

따라서, 본 발명에서와 같이, 회로가 없는 제2층의 두께를 나머지 기판의 두께보다 3∼4배 정도 두껍게 형성하되 접착제의 두께를 감소시킴으로써, 전체 두께를 일정하게 유지하면서도 라우터를 이용하여 라우터 가공부위(A)를 제거하면 도체회로가 형성되어 있는 본딩패드(B)에 스크래치 등을 발생시키지 않아 불량 발생율이 저감된다. 또한 전체 두께 편차에 대한 허용오차가 커지면 반도체 실장시 여러 가지 변수들을 제어하기 곤란해지지만, 본 발명에 따른 방법에 의해 두께 편차의 허용오차가 감소한다.

또한 상기 다층 인쇄회로기판의 적층 및 캐비티 형성후의 단계는 일반적인 HP-BGA의 제조방법과 동일하며, 이에 대한 설명은 생략한다. 또한, 도 3에 나타난 바와 같이, 5층으로 구성된 다층 인쇄회로기판의 경우에도 적용방법은 전술한 바와 같다.

본 발명에 따라 제조된 비지에이 기판은 내부 캐비티를 보호하기 위해 최후에 제거되는 최외각층의 캐비티 형성시 라우터에 의한 스크래치를 방지할 수 있어 본딩 패드의 불량 발생율을 저감시키고 전체 기판에 발생되는 전체 두께편차에 대한 허용오차를 여유있게 두어 HP-BGA의 제작을 용이하게 할 수 있다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (5)

1. 칩을 포함하는 전자부품과 전기적으로 접속되는 도체 패턴이 형성된 복수장의 기판을 포함하면서 캐비티를 형성하는 다층 인쇄회로기판으로 이루어진 비지에이(BGA) 기판에 있어서,

   상층으로부터 제2층 기판의 두께를 나머지 기판의 두께에 대해 3∼4배로 두껍게 형성하고, 각 기판들을 적층시키는 접착제의 두께를 50∼70㎛로 한 것을 특징으로 하는 고성능 비지에이 기판.
2. 제1항에 있어서, 상기 제2층 기판의 두께가 0.3∼0.4mm인 것을 특징으로 하는 고성능 비지에이 기판.
3. 칩을 포함하는 전자부품과 전기적으로 접속되는 도체 패턴이 형성된 복수장의 기판을 포함하면서 캐비티를 형성한 다층 인쇄회로기판에 도금관통홀을 형성하고 노광, 현상 및 에칭을 포함하는 외층처리로 패턴을 형성하며 하부에 위치되어 상기 칩을 실장하고 열발생을 억제할 수 있는 방열판을 적층시키는 비지에이(BGA) 기판의 제조방법에 있어서,

   상부로부터 제2층을 제외한 나머지 층들의 두께는 같으며 제2층의 두께는 나머지 기판의 두께에 대해 3∼4배로 두껍게 형성하여 다층구조를 형성하는 각각의 기판을 준비하는 단계; 및

   준비된 각 기판들을 50∼70㎛의 두께를 갖는 접착제로 적층시키는 단계를 포함하는 것을 특징으로 하는 고성능 비지에이 기판의 제조방법.
4. 제3항에 있어서, 상기 제2층 기판의 두께가 0.3∼0.4mm인 것을 특징으로 하는 고성능 비지에이 기판의 제조방법.
5. 제3항에 있어서, 상기 복수층에서 회로형성 층들을 보호하기 위해 상기 최상단 기판과 접촉하는 제2층 기판이 회로가 형성되지 않는 층인 것을 특징으로 하는 고성능 비지에이 기판의 제조방법.