JPH06275645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06275645A JPH06275645A JP6557793A JP6557793A JPH06275645A JP H06275645 A JPH06275645 A JP H06275645A JP 6557793 A JP6557793 A JP 6557793A JP 6557793 A JP6557793 A JP 6557793A JP H06275645 A JPH06275645 A JP H06275645A
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- JP
- Japan
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- semiconductor layer
- layer
- impurity
- film
- silicide
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Abstract
(57)【要約】
【目的】 シリサイドを形成するためのアニール処理工
程の短縮。 【構成】 基板１上に半導体層を積層し、該半導体層上
に所望パターンの金属層１０７を形成したあと、該金属
層１０７を介して半導体層に不純物イオン１００の注入
を行い不純物半導体層（６ａ及び６ｂ）を形成し、かつ
同時に該不純物半導体層（６ａ及び６ｂ）の表面層に金
属シリサイド層（７ａ及び７ｂ）を形成することを特徴
とする半導体装置の製造方法。
程の短縮。 【構成】 基板１上に半導体層を積層し、該半導体層上
に所望パターンの金属層１０７を形成したあと、該金属
層１０７を介して半導体層に不純物イオン１００の注入
を行い不純物半導体層（６ａ及び６ｂ）を形成し、かつ
同時に該不純物半導体層（６ａ及び６ｂ）の表面層に金
属シリサイド層（７ａ及び７ｂ）を形成することを特徴
とする半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。更に詳しくは、液晶表示装置等に使用される
アクティブマトリクス基板に対しスイッチング素子とし
て使用される半導体装置の製造方法に関する。
に関する。更に詳しくは、液晶表示装置等に使用される
アクティブマトリクス基板に対しスイッチング素子とし
て使用される半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】薄膜ト
ランジスタ等の半導体装置は、液晶表示装置等にスイッ
チング素子として使用されている。また、液晶表示装置
の大画面化や高精細化に伴い、微細化、プロセスの簡略
化及び大面積における特性の均一化等の高性能化が進め
られている。この高性能化する際に、トランジスタの小
型化、成膜回数の低減及び大面積製造プロセス技術の確
立が必要となる。
ランジスタ等の半導体装置は、液晶表示装置等にスイッ
チング素子として使用されている。また、液晶表示装置
の大画面化や高精細化に伴い、微細化、プロセスの簡略
化及び大面積における特性の均一化等の高性能化が進め
られている。この高性能化する際に、トランジスタの小
型化、成膜回数の低減及び大面積製造プロセス技術の確
立が必要となる。
【０００３】薄膜トランジスタのソース・ドレイン電極
のコンタクト領域となる不純物半導体層は、ＰＣＶＤ装
置等を用いて積層する方法と、イオンシャワードーピン
グ装置等を用いて注入する方法で形成される。ＰＣＶＤ
装置等を用いて積層する方法では、大面積での均一な膜
厚や膜質の制御が問題となる。また、イオンシャワード
ーピング装置等を用いて注入する方法では、不純物半導
体層を構成するｎ+ 層を積層する必要がなく、高性能化
に有利であるが、不純物半導体層での抵抗が高く、低抵
抗化するための処理が必要である。
のコンタクト領域となる不純物半導体層は、ＰＣＶＤ装
置等を用いて積層する方法と、イオンシャワードーピン
グ装置等を用いて注入する方法で形成される。ＰＣＶＤ
装置等を用いて積層する方法では、大面積での均一な膜
厚や膜質の制御が問題となる。また、イオンシャワード
ーピング装置等を用いて注入する方法では、不純物半導
体層を構成するｎ+ 層を積層する必要がなく、高性能化
に有利であるが、不純物半導体層での抵抗が高く、低抵
抗化するための処理が必要である。
【０００４】従来、この低抵抗化のために、イオン注入
法で不純物半導体層を形成後、金属層を積層し、アニー
ル等によるシリサイド化により、不純物半導体層の低抵
抗化を行ってきた（特開昭第63-158875号公報、特開昭
第63-168052号公報、特開平第3-4566号公報及びJapan D
isplay ′92 第205〜208頁等参照）。上記のような薄
膜トランジスタを図１２及び図１３に示す。ここで図１
２は、薄膜トランジスタの平面図であり、図１３は図１
２のＡ−Ａ線間の断面図を示している。この薄膜トラン
ジスタの製造方法は、例えば次の方法による。まず、透
明な絶縁性基板２１の上に、ゲート電極２２及びゲート
絶縁膜２３をこの順で形成する。ゲート絶縁膜２３の上
方部分には、非晶質半導体層２４、不純物半導体層２６
ａ及び２６ｂが形成されている。上記不純物半導体層２
６ａ及び２６ｂは、図１４に示す方法によって形成する
ことができる。
法で不純物半導体層を形成後、金属層を積層し、アニー
ル等によるシリサイド化により、不純物半導体層の低抵
抗化を行ってきた（特開昭第63-158875号公報、特開昭
第63-168052号公報、特開平第3-4566号公報及びJapan D
isplay ′92 第205〜208頁等参照）。上記のような薄
膜トランジスタを図１２及び図１３に示す。ここで図１
２は、薄膜トランジスタの平面図であり、図１３は図１
２のＡ−Ａ線間の断面図を示している。この薄膜トラン
ジスタの製造方法は、例えば次の方法による。まず、透
明な絶縁性基板２１の上に、ゲート電極２２及びゲート
絶縁膜２３をこの順で形成する。ゲート絶縁膜２３の上
方部分には、非晶質半導体層２４、不純物半導体層２６
ａ及び２６ｂが形成されている。上記不純物半導体層２
６ａ及び２６ｂは、図１４に示す方法によって形成する
ことができる。
【０００５】すなわち、ゲート絶縁膜２３上に、後に非
晶質半導体層２４、不純物半導体層２６ａ及び２６ｂを
形成するための半導体層のうち、非晶質半導体層２４と
する部分のみをチャネル保護膜２５で覆い、上から不純
物イオン３００の注入を行う。イオン注入によってチャ
ネル保護膜２５で覆われていない領域に、不純物が注入
され、不純物半導体層２６ａ及び２６ｂが形成される。
晶質半導体層２４、不純物半導体層２６ａ及び２６ｂを
形成するための半導体層のうち、非晶質半導体層２４と
する部分のみをチャネル保護膜２５で覆い、上から不純
物イオン３００の注入を行う。イオン注入によってチャ
ネル保護膜２５で覆われていない領域に、不純物が注入
され、不純物半導体層２６ａ及び２６ｂが形成される。
【０００６】次に、シリサイド化しやすい金属を積層し
た後に、アニール処理を行い、シリサイド層２７ａ及び
２７ｂを形成する。更に図８に示すように、シリサイド
層上にソース電極２８及びドレイン電極２９がチャネル
保護膜２５の両側に形成される。またドレイン電極２９
は絵素電極３０に電気的に接続されている。しかしなが
ら、上記図１２及び図１３に示したような従来の薄膜ト
ランジスタの場合では、シリサイドを形成するためにア
ニール処理工程が必要であり、工程の増加を招いてい
た。
た後に、アニール処理を行い、シリサイド層２７ａ及び
２７ｂを形成する。更に図８に示すように、シリサイド
層上にソース電極２８及びドレイン電極２９がチャネル
保護膜２５の両側に形成される。またドレイン電極２９
は絵素電極３０に電気的に接続されている。しかしなが
ら、上記図１２及び図１３に示したような従来の薄膜ト
ランジスタの場合では、シリサイドを形成するためにア
ニール処理工程が必要であり、工程の増加を招いてい
た。
【０００７】
【課題を解決するための手段及び作用】かくして本発明
によれば、基板上に半導体層を積層し、該半導体層上に
所望パターンの金属層を形成したあと、該金属層を介し
て半導体層に不純物イオンの注入を行い不純物半導体層
を形成し、かつ同時に該不純物半導体層の表面層に金属
シリサイド層を形成することを特徴とする半導体装置の
製造方法が提供される。
によれば、基板上に半導体層を積層し、該半導体層上に
所望パターンの金属層を形成したあと、該金属層を介し
て半導体層に不純物イオンの注入を行い不純物半導体層
を形成し、かつ同時に該不純物半導体層の表面層に金属
シリサイド層を形成することを特徴とする半導体装置の
製造方法が提供される。
【０００８】本発明の製造方法は、公知の半導体装置に
適用が可能であるが、例えば薄膜トランジスタ、ダイオ
ード等が挙げられる。使用できる基板としては、特に限
定されないが、シリコン等の半導体基板、あるいはガラ
ス、石英、高分子フィルム、樹脂等の絶縁性基板を使用
することができる。半導体層としては、例えばアモルフ
ァスシリコンからなるシリコン層が使用できる。この半
導体層は、例えばＰＣＶＤ法、蒸着法、スパッタリング
法等によって形成することができる。
適用が可能であるが、例えば薄膜トランジスタ、ダイオ
ード等が挙げられる。使用できる基板としては、特に限
定されないが、シリコン等の半導体基板、あるいはガラ
ス、石英、高分子フィルム、樹脂等の絶縁性基板を使用
することができる。半導体層としては、例えばアモルフ
ァスシリコンからなるシリコン層が使用できる。この半
導体層は、例えばＰＣＶＤ法、蒸着法、スパッタリング
法等によって形成することができる。
【０００９】半導体層上の所望の領域に、ホトレジス
ト，ＳｉＮX 等の保護膜を利用して、Ｔａ，Ｔｉ，Ａ
ｌ，Ｃｒ，Ｎｉ，Ｐｄ，Ｃｏ，Ｐｔ，Ｆｅ，Ｖ，Ｒｈ等
のシリサイド化しやすい金属を、スパッタリング法、蒸
着法、ＣＶＤ法等で積層し、金属層を形成する。この金
属層の層厚は、次に示すイオン注入の条件によっても変
わるが、シリサイド層を好適に形成するには、１０〜１
００Åが好ましい。
ト，ＳｉＮX 等の保護膜を利用して、Ｔａ，Ｔｉ，Ａ
ｌ，Ｃｒ，Ｎｉ，Ｐｄ，Ｃｏ，Ｐｔ，Ｆｅ，Ｖ，Ｒｈ等
のシリサイド化しやすい金属を、スパッタリング法、蒸
着法、ＣＶＤ法等で積層し、金属層を形成する。この金
属層の層厚は、次に示すイオン注入の条件によっても変
わるが、シリサイド層を好適に形成するには、１０〜１
００Åが好ましい。
【００１０】次に、金属層上に、不純物イオンの注入を
行う。ここで、不純物半導体層をｎ型とする場合は、第
Ｖ族元素又はその化合物を使用することができる。第Ｖ
族元素には、Ｐ、Ａｓ、Ｓｂ等が挙げられ、更にこれら
を含む化合物も挙げられる。また、不純物半導体層をｐ
型とする場合は、第III 族元素又はその化合物を使用す
ることができる。第III 族元素には、Ｂ、Ａｌ、Ｇａ等
が挙げられ、更にこれらを含む化合物も挙げられる。イ
オン注入は、加速電圧１〜１００ｋｅＶで行われる。こ
のイオン注入によって、金属層に覆われている領域は、
金属層を突き抜けた不純物イオンが注入され、不純物半
導体層が形成される。更に、同時に注入時の不純物イオ
ンの運動エネルギーにより、金属層と半導体層の両層が
加熱されて、半導体層の表面層に、シリサイド層が形成
される。また保護膜に覆われた領域は、不純物イオンが
注入されず、そのまま残るので不純物半導体層、シリサ
イド層及び半導体層が同時に形成される。こののち金属
層を取り除き、更に不純物半導体層上に電極を形成し、
半導体装置を形成することができる。
行う。ここで、不純物半導体層をｎ型とする場合は、第
Ｖ族元素又はその化合物を使用することができる。第Ｖ
族元素には、Ｐ、Ａｓ、Ｓｂ等が挙げられ、更にこれら
を含む化合物も挙げられる。また、不純物半導体層をｐ
型とする場合は、第III 族元素又はその化合物を使用す
ることができる。第III 族元素には、Ｂ、Ａｌ、Ｇａ等
が挙げられ、更にこれらを含む化合物も挙げられる。イ
オン注入は、加速電圧１〜１００ｋｅＶで行われる。こ
のイオン注入によって、金属層に覆われている領域は、
金属層を突き抜けた不純物イオンが注入され、不純物半
導体層が形成される。更に、同時に注入時の不純物イオ
ンの運動エネルギーにより、金属層と半導体層の両層が
加熱されて、半導体層の表面層に、シリサイド層が形成
される。また保護膜に覆われた領域は、不純物イオンが
注入されず、そのまま残るので不純物半導体層、シリサ
イド層及び半導体層が同時に形成される。こののち金属
層を取り除き、更に不純物半導体層上に電極を形成し、
半導体装置を形成することができる。
【００１１】本発明の製造方法を、薄膜トランジスタに
適用する場合には以下のような条件で用いられる。ま
ず、基板上に膜厚２０００〜４０００Åでゲート電極を
形成する。用いる基板は透明性絶縁基板が好ましい。こ
のような基板として、ガラス、石英、高分子フィルム等
が挙げられる。またゲート電極は、Ｔａ，Ｔｉ，Ａｌ，
Ｃｒ等を、スパッタリング法等で単層又は多層に堆積
し、パターニングして形成することができる。また上記
パターニングと同時にゲートバスラインを形成すること
もできる。
適用する場合には以下のような条件で用いられる。ま
ず、基板上に膜厚２０００〜４０００Åでゲート電極を
形成する。用いる基板は透明性絶縁基板が好ましい。こ
のような基板として、ガラス、石英、高分子フィルム等
が挙げられる。またゲート電極は、Ｔａ，Ｔｉ，Ａｌ，
Ｃｒ等を、スパッタリング法等で単層又は多層に堆積
し、パターニングして形成することができる。また上記
パターニングと同時にゲートバスラインを形成すること
もできる。
【００１２】次に、ゲート電極及び基板上に、膜厚２０
００〜５０００Åでゲート絶縁膜を形成する。ゲート絶
縁膜には、ＳｉＮX 、ＳｉＯ2 等をＰＣＶＤ法、スパッ
タリング等で堆積したものを使用することができる。更
に、ゲート絶縁膜上に半導体層を層厚１００〜１０００
Åで積層する。ここで半導体層には非晶質であるアモル
ファスシリコンを使用することが好ましく、ＰＣＶＤ
法、スパッタリング法等で積層することができる。
００〜５０００Åでゲート絶縁膜を形成する。ゲート絶
縁膜には、ＳｉＮX 、ＳｉＯ2 等をＰＣＶＤ法、スパッ
タリング等で堆積したものを使用することができる。更
に、ゲート絶縁膜上に半導体層を層厚１００〜１０００
Åで積層する。ここで半導体層には非晶質であるアモル
ファスシリコンを使用することが好ましく、ＰＣＶＤ
法、スパッタリング法等で積層することができる。
【００１３】続いて、半導体層上にチャネル領域に不純
物イオンが注入されることを防ぐためのチャネル保護膜
を成膜する。チャネル保護膜にはＳｉＮX 、ホトレジス
ト、ポリイミド等を使用することが好ましい。チャネル
保護膜にＳｉＮX 等を使用する場合、ＰＣＶＤ法、熱Ｃ
ＶＤ法等で膜厚１０００〜３０００Åで積層し、ホトレ
ジスト等を使用してパターニングしたあと、ドライエッ
チングあるいはウエットエッチング等の方法によって、
ゲート電極の上部領域に、所望の形状で形成される。更
に、チャネル保護膜にホトレジストを使用する場合、ス
ピンコーターで１〜２μｍの膜厚で塗布することによっ
て成膜し、パターニングすることによって、ゲート電極
の上部領域に、所望の形状で形成される。
物イオンが注入されることを防ぐためのチャネル保護膜
を成膜する。チャネル保護膜にはＳｉＮX 、ホトレジス
ト、ポリイミド等を使用することが好ましい。チャネル
保護膜にＳｉＮX 等を使用する場合、ＰＣＶＤ法、熱Ｃ
ＶＤ法等で膜厚１０００〜３０００Åで積層し、ホトレ
ジスト等を使用してパターニングしたあと、ドライエッ
チングあるいはウエットエッチング等の方法によって、
ゲート電極の上部領域に、所望の形状で形成される。更
に、チャネル保護膜にホトレジストを使用する場合、ス
ピンコーターで１〜２μｍの膜厚で塗布することによっ
て成膜し、パターニングすることによって、ゲート電極
の上部領域に、所望の形状で形成される。
【００１４】次に、チャネル保護膜及び半導体層上に、
既述したシリサイド化しやすい金属を、層厚１０〜１０
０Åで積層し、金属層を形成する。この金属層は保護膜
を介した状態で、ドライエッチングあるいはウエットエ
ッチング等の方法によって、半導体層と同一の形状に形
成する。この後、金属層上から既述のようにイオン注入
する。このイオン注入によって不純物半導体層、シリサ
イド層及び半導体層が同時に形成できる。イオン注入の
後、金属層をウエットエッチング法等によって取り除
く。更にソース電極及びドレイン電極を、層厚２０００
〜４０００Åで、蒸着、スパッタリング等の方法によっ
て積層する。このソース・ドレイン電極は、前記保護膜
上にその端部を重ねて積層することもできるが、低抵抗
のシリサイド層が形成されているので、保護膜に重ね合
わせることなしに積層することもできる。重ね合わせる
ことなしに積層することによって、薄膜トランジスタの
小型化を図ることができ、より好ましい。更にチャネル
保護膜にホトレジストを使用した場合には、リフトオフ
することによってソース・ドレイン電極を形成すること
もできる。
既述したシリサイド化しやすい金属を、層厚１０〜１０
０Åで積層し、金属層を形成する。この金属層は保護膜
を介した状態で、ドライエッチングあるいはウエットエ
ッチング等の方法によって、半導体層と同一の形状に形
成する。この後、金属層上から既述のようにイオン注入
する。このイオン注入によって不純物半導体層、シリサ
イド層及び半導体層が同時に形成できる。イオン注入の
後、金属層をウエットエッチング法等によって取り除
く。更にソース電極及びドレイン電極を、層厚２０００
〜４０００Åで、蒸着、スパッタリング等の方法によっ
て積層する。このソース・ドレイン電極は、前記保護膜
上にその端部を重ねて積層することもできるが、低抵抗
のシリサイド層が形成されているので、保護膜に重ね合
わせることなしに積層することもできる。重ね合わせる
ことなしに積層することによって、薄膜トランジスタの
小型化を図ることができ、より好ましい。更にチャネル
保護膜にホトレジストを使用した場合には、リフトオフ
することによってソース・ドレイン電極を形成すること
もできる。
【００１５】上記ドレイン電極と、膜厚５００〜１００
０Åのインジウム錫酸化膜（ＩＴＯ）からなる絵素電極
を、電気的に接続することによって薄膜トランジスタを
形成できる。
０Åのインジウム錫酸化膜（ＩＴＯ）からなる絵素電極
を、電気的に接続することによって薄膜トランジスタを
形成できる。
【００１６】
【実施例】以下に、本発明の実施例を示す。なお本発明
は以下の材料、工程及びその条件等に限定されるもので
はない。 実施例１ 本発明の製造方法を図１に示すように薄膜トランジスタ
の製造に適用した。
は以下の材料、工程及びその条件等に限定されるもので
はない。 実施例１ 本発明の製造方法を図１に示すように薄膜トランジスタ
の製造に適用した。
【００１７】まず、ガラス等からなる透明性絶縁基板１
上に、Ａｌを層厚３０００Åでスパッタリング法によっ
て積層した。次にホトレジストを用いて、パターニング
することによって、ゲート電極２を形成した。このゲー
ト電極２上に、ＳｉＮX からなるゲート絶縁膜３を、膜
厚３０００ÅでＰＣＶＤ法によって形成した。ゲート絶
縁膜３上にＰＣＶＤ法によって、層厚６００Åのアモル
ファスシリコンからなる非晶質半導体層を積層し、更に
非晶質半導体層上に非晶質半導体層と同様の方法によっ
て、膜厚２０００ÅのＳｉＮX からなる膜を成膜した。
この膜をホトレジストを用いてパターニングし、ウエッ
トエッチングによって、ゲート電極２上にチャネル保護
膜５を形成した。次に、非晶質半導体層及びチャネル保
護膜５上に、シリサイド化しやすい金属であるＭｏを層
厚１００Åで、スパッタリング法によって積層した。更
に保護膜５を介したままの状態で、非晶質半導体層の形
状と同一になるように、ホトレジストを用いてパターニ
ングし、ウエットエッチングによって、金属層１０７を
形成した。
上に、Ａｌを層厚３０００Åでスパッタリング法によっ
て積層した。次にホトレジストを用いて、パターニング
することによって、ゲート電極２を形成した。このゲー
ト電極２上に、ＳｉＮX からなるゲート絶縁膜３を、膜
厚３０００ÅでＰＣＶＤ法によって形成した。ゲート絶
縁膜３上にＰＣＶＤ法によって、層厚６００Åのアモル
ファスシリコンからなる非晶質半導体層を積層し、更に
非晶質半導体層上に非晶質半導体層と同様の方法によっ
て、膜厚２０００ÅのＳｉＮX からなる膜を成膜した。
この膜をホトレジストを用いてパターニングし、ウエッ
トエッチングによって、ゲート電極２上にチャネル保護
膜５を形成した。次に、非晶質半導体層及びチャネル保
護膜５上に、シリサイド化しやすい金属であるＭｏを層
厚１００Åで、スパッタリング法によって積層した。更
に保護膜５を介したままの状態で、非晶質半導体層の形
状と同一になるように、ホトレジストを用いてパターニ
ングし、ウエットエッチングによって、金属層１０７を
形成した。
【００１８】次に、上記金属層１０７を介して不純物イ
オン１００の注入を行った。このイオン注入条件は、不
純物イオンを第Ｖ族元素であるＰイオンとし、加速電圧
を３０ｋｅＶとした。この注入によって、チャネル保護
膜５で覆われていない部分には金属層１０７を突き抜け
てイオンが打ち込まれ、ｎ型の不純物半導体層６ａ及び
６ｂが形成された。また不純物半導体層の形成と同時
に、注入時のイオンの運動エネルギーによる加熱でセル
フアニールが起こり、不純物半導体層の上層部分に、シ
リサイド層７ａ及び７ｂが形成された。更にチャネル保
護膜５で覆われた部分には、イオンが注入されず半導体
層４が形成された。
オン１００の注入を行った。このイオン注入条件は、不
純物イオンを第Ｖ族元素であるＰイオンとし、加速電圧
を３０ｋｅＶとした。この注入によって、チャネル保護
膜５で覆われていない部分には金属層１０７を突き抜け
てイオンが打ち込まれ、ｎ型の不純物半導体層６ａ及び
６ｂが形成された。また不純物半導体層の形成と同時
に、注入時のイオンの運動エネルギーによる加熱でセル
フアニールが起こり、不純物半導体層の上層部分に、シ
リサイド層７ａ及び７ｂが形成された。更にチャネル保
護膜５で覆われた部分には、イオンが注入されず半導体
層４が形成された。
【００１９】この後、金属層１０７をウエットエッチン
グによって除去した。次にこの基板１上にＡｌを層厚２
０００Åで、スパッタリング法によって積層した。更に
ホトレジストを用いてウエットエッチングすることによ
って、チャネル保護膜５の上に端部を載せた状態で、ソ
ース電極８とドレイン電極９を積層した。次に基板１上
に前記ドレイン電極９と電気的に接続させるようにし
て、絵素電極１０を形成した。この絵素電極１０は、Ｉ
ＴＯからなり、層厚１０００Åでスパッタリング法によ
って積層した。このようにして図２及び図３に示すよう
な薄膜トランジスタを得た。図３は図２のＢ−Ｂ間の断
面図を示している。また、図２にはゲートバスライン２
ａが形成されているが、これはゲート電極２の形成時に
同時に形成した。
グによって除去した。次にこの基板１上にＡｌを層厚２
０００Åで、スパッタリング法によって積層した。更に
ホトレジストを用いてウエットエッチングすることによ
って、チャネル保護膜５の上に端部を載せた状態で、ソ
ース電極８とドレイン電極９を積層した。次に基板１上
に前記ドレイン電極９と電気的に接続させるようにし
て、絵素電極１０を形成した。この絵素電極１０は、Ｉ
ＴＯからなり、層厚１０００Åでスパッタリング法によ
って積層した。このようにして図２及び図３に示すよう
な薄膜トランジスタを得た。図３は図２のＢ−Ｂ間の断
面図を示している。また、図２にはゲートバスライン２
ａが形成されているが、これはゲート電極２の形成時に
同時に形成した。
【００２０】また、本実施例ではソース・ドレイン電極
の端部が、チャネル保護膜５と重なった形状をしている
が、図４〜６（図５は図２のＣ−Ｃ間の断面図を示して
いる。）に示したようにチャネル保護膜５と重ならない
形状とすることもできる。これは、低抵抗のシリサイド
層７ａ及び７ｂが形成されていることによって可能とな
り、薄膜トランジスタの小型化に貢献することができ
る。
の端部が、チャネル保護膜５と重なった形状をしている
が、図４〜６（図５は図２のＣ−Ｃ間の断面図を示して
いる。）に示したようにチャネル保護膜５と重ならない
形状とすることもできる。これは、低抵抗のシリサイド
層７ａ及び７ｂが形成されていることによって可能とな
り、薄膜トランジスタの小型化に貢献することができ
る。
【００２１】実施例２ 本発明の製造方法を図７に示すように薄膜トランジスタ
の製造に適用した。まず、ガラス等からなる透明性絶縁
基板１１上に、Ａｌを層厚３０００Åでスパッタリング
法によって積層した。次にホトレジストを用いて、パタ
ーニングすることによって、ゲート電極１２を形成し
た。このゲート電極１２上に、ＳｉＮ X からなるゲート
絶縁膜１３を、膜厚３０００ÅでＰＣＶＤ法によって形
成した。ゲート絶縁膜１３上にＰＣＶＤ法によって、層
厚６００Åのアモルファスシリコンからなる非晶質半導
体層を積層した。この非晶質半導体層上に、スピンコー
ト法によってホトレジストを１．２μｍの膜厚で成膜し
た。更にこのホトレジストをパターニングすることによ
って、ゲート電極１２上にチャネル保護膜１５を形成し
た。次に、非晶質半導体層及びチャネル保護膜１５上
に、シリサイド化しやすい金属であるＭｏを層厚１００
Åで、スパッタリング法によって積層した。更に保護膜
１５を介したままの状態で、非晶質半導体層の形状と同
一になるように、ホトレジストを用いてパターニング
し、ウエットエッチングによって、金属層１１７を形成
した。
の製造に適用した。まず、ガラス等からなる透明性絶縁
基板１１上に、Ａｌを層厚３０００Åでスパッタリング
法によって積層した。次にホトレジストを用いて、パタ
ーニングすることによって、ゲート電極１２を形成し
た。このゲート電極１２上に、ＳｉＮ X からなるゲート
絶縁膜１３を、膜厚３０００ÅでＰＣＶＤ法によって形
成した。ゲート絶縁膜１３上にＰＣＶＤ法によって、層
厚６００Åのアモルファスシリコンからなる非晶質半導
体層を積層した。この非晶質半導体層上に、スピンコー
ト法によってホトレジストを１．２μｍの膜厚で成膜し
た。更にこのホトレジストをパターニングすることによ
って、ゲート電極１２上にチャネル保護膜１５を形成し
た。次に、非晶質半導体層及びチャネル保護膜１５上
に、シリサイド化しやすい金属であるＭｏを層厚１００
Åで、スパッタリング法によって積層した。更に保護膜
１５を介したままの状態で、非晶質半導体層の形状と同
一になるように、ホトレジストを用いてパターニング
し、ウエットエッチングによって、金属層１１７を形成
した。
【００２２】次に、上記金属層１１７を介して不純物イ
オン２００の注入を行った。このイオン注入条件は、不
純物イオンを第Ｖ族元素であるＰイオンとし、加速電圧
を３０ｋｅＶとした。この注入によって、チャネル保護
膜１５で覆われていない部分には金属層１１７を突き抜
けてイオンが打ち込まれ、ｎ型の不純物半導体層１７ａ
及び１７ｂが形成された。また不純物半導体層の形成と
同時に、注入時のイオンの運動エネルギーによる加熱で
セルフアニールが起こり、不純物半導体層の上層部分
に、シリサイド層１７ａ及び１７ｂが形成された。更に
チャネル保護膜１５で覆われた部分には、イオンが注入
されず半導体層１４が形成された。
オン２００の注入を行った。このイオン注入条件は、不
純物イオンを第Ｖ族元素であるＰイオンとし、加速電圧
を３０ｋｅＶとした。この注入によって、チャネル保護
膜１５で覆われていない部分には金属層１１７を突き抜
けてイオンが打ち込まれ、ｎ型の不純物半導体層１７ａ
及び１７ｂが形成された。また不純物半導体層の形成と
同時に、注入時のイオンの運動エネルギーによる加熱で
セルフアニールが起こり、不純物半導体層の上層部分
に、シリサイド層１７ａ及び１７ｂが形成された。更に
チャネル保護膜１５で覆われた部分には、イオンが注入
されず半導体層１４が形成された。
【００２３】この後、金属層１１７をウエットエッチン
グによって除去し、チャネル保護膜１５を取り除いた。
次にこの基板１１上にＡｌを層厚２０００Åで、スパッ
タリング法によって積層した。更にホトレジストを用い
てウエットエッチングすることによって、ソース電極１
８とドレイン電極１９を積層した。次に基板１１上に前
記ドレイン電極１９と電気的に接続させるようにして、
絵素電極２０を形成した。この絵素電極２０は、ＩＴＯ
からなり、層厚１０００Åでスパッタリング法によって
積層した。このようにして図８及び図９に示すような薄
膜トランジスタを得た。図９は図８のＤ−Ｄ間の断面図
を示している。また、図８中ゲートバスライン１２ａが
形成されているが、これはゲート電極１２の形成時に同
時に形成した。
グによって除去し、チャネル保護膜１５を取り除いた。
次にこの基板１１上にＡｌを層厚２０００Åで、スパッ
タリング法によって積層した。更にホトレジストを用い
てウエットエッチングすることによって、ソース電極１
８とドレイン電極１９を積層した。次に基板１１上に前
記ドレイン電極１９と電気的に接続させるようにして、
絵素電極２０を形成した。この絵素電極２０は、ＩＴＯ
からなり、層厚１０００Åでスパッタリング法によって
積層した。このようにして図８及び図９に示すような薄
膜トランジスタを得た。図９は図８のＤ−Ｄ間の断面図
を示している。また、図８中ゲートバスライン１２ａが
形成されているが、これはゲート電極１２の形成時に同
時に形成した。
【００２４】また、上記実施例２ではチャネル保護膜１
５の除去とソース・ドレイン電極の形成を別々に行った
が、図１０及び図１１（図１１は図１０のＥ−Ｅ間の断
面図を示している。）に示すようにチャネル保護膜１５
を利用して、リフトオフによりソース・ドレイン電極の
形成を行うこともできる。
５の除去とソース・ドレイン電極の形成を別々に行った
が、図１０及び図１１（図１１は図１０のＥ−Ｅ間の断
面図を示している。）に示すようにチャネル保護膜１５
を利用して、リフトオフによりソース・ドレイン電極の
形成を行うこともできる。
【００２５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、非晶質半導体層上に、イオン注入法を用いて、不純
物半導体層を形成する工程において、非晶質半導体層上
に金属層を形成し、その上より不純物をイオン注入する
ことにより、不純物半導体層と注入時のセルフアニール
によりシリサイドを同時に形成するので、アニール等の
プロセスの数を増やすことなく、半導体装置を形成する
ことが可能になる。
ば、非晶質半導体層上に、イオン注入法を用いて、不純
物半導体層を形成する工程において、非晶質半導体層上
に金属層を形成し、その上より不純物をイオン注入する
ことにより、不純物半導体層と注入時のセルフアニール
によりシリサイドを同時に形成するので、アニール等の
プロセスの数を増やすことなく、半導体装置を形成する
ことが可能になる。
【００２６】この結果として、シリサイドにより低抵抗
な不純物半導体層を形成することができるので、良好な
特性を持つ半導体装置を形成することができ、例えばア
クティブマトリクス型の液晶表示装置に適用できる優れ
た効果を有する。また、半導体装置の小型化、裏面露光
或いは自己整合を実現するのに有効な製造方法を提供で
きる。
な不純物半導体層を形成することができるので、良好な
特性を持つ半導体装置を形成することができ、例えばア
クティブマトリクス型の液晶表示装置に適用できる優れ
た効果を有する。また、半導体装置の小型化、裏面露光
或いは自己整合を実現するのに有効な製造方法を提供で
きる。
【図１】本発明の半導体装置の製造方法を示す概略断面
図である。
図である。
【図２】本発明の方法で製造された半導体装置の概略平
面図である。
面図である。
【図３】図２の半導体装置のＢ−Ｂ間の概略断面図であ
る。
る。
【図４】本発明の方法で製造された半導体装置の概略平
面図である。
面図である。
【図５】図４の半導体装置のＣ−Ｃ間の概略断面図であ
る。
る。
【図６】本発明の方法で製造された半導体装置の概略平
面図である。
面図である。
【図７】本発明の半導体装置の製造方法を示す概略断面
図である。
図である。
【図８】本発明の方法で製造された半導体装置の概略平
面図である。
面図である。
【図９】図８の半導体装置のＤ−Ｄ間の概略断面図であ
る。
る。
【図１０】本発明の方法で製造された半導体装置の概略
平面図である。
平面図である。
【図１１】図１０の半導体装置のＥ−Ｅ間の概略断面図
である。
である。
【図１２】従来の方法で製造された半導体装置の概略平
面図である。
面図である。
【図１３】図１２の半導体装置のＡ−Ａ間の概略断面図
である。
である。
【図１４】従来の半導体装置の製造方法を示す概略断面
図である。
図である。
１，１１ 基板 ２，１２ ゲート電極 ２ａ，１２ａ ゲートバスライン ３，１３ ゲート絶縁膜 ４，１４ 非晶質半導体層 ５，１５ チャネル保護膜 ６ａ，６ｂ，１６ａ，１６ｂ 不純物半導体層 ７ａ，７ｂ，１７ａ，１７ｂ シリサイド層 ８，１８ ソース電極 ９，１９ ドレイン電極 １０，２０ 絵素電極 １１，２１ 基板 １２，２２ ゲート電極 １３，２３ ゲート絶縁膜 １４，２４ 非晶質半導体層 １００，２００，３００ 不純物イオン １０７，１１７ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 7376−4Ｍ 29/46 Ｓ 7376−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｈ
Claims (1)
- 【請求項１】 基板上に半導体層を積層し、該半導体層
上に所望パターンの金属層を形成したあと、該金属層を
介して半導体層に不純物イオンの注入を行い不純物半導
体層を形成し、かつ同時に該不純物半導体層の表面層に
金属シリサイド層を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6557793A JPH06275645A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6557793A JPH06275645A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275645A true JPH06275645A (ja) | 1994-09-30 |
Family
ID=13291002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6557793A Pending JPH06275645A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275645A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355512B1 (en) | 1994-11-11 | 2002-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US6421216B1 (en) | 1996-07-16 | 2002-07-16 | Ewd, Llc | Resetable overcurrent protection arrangement |
| WO2005048354A1 (en) * | 2003-11-14 | 2005-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same |
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7361931B2 (en) | 1995-11-17 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US7413937B2 (en) | 1995-12-14 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7598129B2 (en) | 2003-11-14 | 2009-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US7633085B2 (en) | 1999-03-29 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1993
- 1993-03-24 JP JP6557793A patent/JPH06275645A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355512B1 (en) | 1994-11-11 | 2002-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7361931B2 (en) | 1995-11-17 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US7413937B2 (en) | 1995-12-14 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6421216B1 (en) | 1996-07-16 | 2002-07-16 | Ewd, Llc | Resetable overcurrent protection arrangement |
| US7633085B2 (en) | 1999-03-29 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2005048354A1 (en) * | 2003-11-14 | 2005-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same |
| US7598129B2 (en) | 2003-11-14 | 2009-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US8053780B2 (en) | 2003-11-14 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same |
| US8518728B2 (en) | 2003-11-14 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same |
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