JPS62259471A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜！・ランジスタの製造方法に係り、特に
自己整合型の薄膜［・ランジスクに関づる。

（従来技術およびその問題点） 半導体層としてアモルファスシリコン薄膜等のｉｎ３層
を用いた薄膜トランジスタは、ガラス基板のように低廉
な大面積基板上に２次元的に集積してアクティブマトリ
クスにまとめられ、これと液晶等と組み合わせて、パネ
ル型ディスプレイを実現する等、近年注目を集めている
デバイスである。

従来の薄膜トランジスタの素子構造の代表］？］として
は、第２図に示す如く、半導体活花層に対して、ゲート
電極とソース・ドレイン電極とを異なる側に形成するス
タガ構造があげられる。

かかる構造の薄膜トランジスタは、例えばガラス基板１
０１上にｆ４４１０２を形成し、この上にゲート絶縁膜
１０３を形成した後、半導体活性層としてのアモルファ
スシリコン１Ｗ１０４およびオーミック接触（形成）層
としてのアモルファスシリコンｎ”　層１０５を形成し
て、最後にソース電極１０６およびドレイン電ｇ！１０
７を形成することによって作成される。

ここで、ソースおよびドレイン電極の内方の端縁がゲー
ト電極の端縁の外方にあると、チャネルができない部分
が生じて該トランジスタはオフのままであり、内方にく
るとソースドレイン電極がゲート電極とオーバラップす
るため、両者の間の結合容量が増大して応答速度が遅く
なるという問題が生じてくる。

従って、ソース電＆　ｔ３よびドレイン電４−のパター
ニングに際して、ソースおよびドレイン電庵の内方の端
縁がゲート電極の端縁と一致し整合しているのが望まし
く、マスクアライメントに高い１６度が要求される。

そこで、本光明者は、高精度のマスクアライメントを必
要とすることなく、ゲート電４ヤとソース・ドレイン電
極のオーバラップによる寄生容量を減少させ応答速度の
速い薄膜トランジスタを提供することを目的として、次
に示すような構造を１星案している。（特顆５９−２６
１５１８）この薄膜トランジスタは、第３図に示す如く
、ソース・ドレイン領域に対応する部分のアモルファス
シリコンｎ”　喘（オーミック接触形成層）が、これら
の間に介在せしめられた上部絶縁膜によって規定され、
ソース・ドレイン領域の内方の端縁とゲート電極の端縁
とが一致するように構成されている。

製造に際しては、例えばまず、第４図（ａ）に示す如く
、送光性のガラス基板２０１上にクロム層からなるゲー
ト電極２０２をパターニングした後、ゲート絶縁膜２０
３としての酸化シリコン膜又は窒化シリコン躾を形成す
る。

次いで、第４図（ｂ）に示す如く、半導体活性層として
アモルファスシリコン１図２０４を形成する。

そして、酸化シリコン膜又は窒化シリコン膜２０６の堆
積後、ポジレジスト２０９を塗布した状態で、第４図（
Ｃ）に示す如く基板側から露光し、ゲート電極２０２の
＃ｌＧを該ポジレジスト２０９内に結（象せしめる。

続いて、該ポジレジスト２０９の現像および資化シリコ
ン摸又は窒化シリコン嘆のエツチングを経て、第４図（
ｄ＞に示す如くポジレジストパターン２０９および上部
絶縁膜２０６が形成される。

更に、第４図（ｅ）に示す如くオーミック接触形成５２
０５としてのアモルファスシリコンｎ＋層およびソース
・ドレイン電・ｉΦ形成用の薄いクロム層２０８′を形
成する。

この後、第４図（ｆ）に示す如く、リフトオフ法により
、該上部絶縁膜２０６上すなわちゲート電（仮２０２の
上部のアモルファスシリコンｎ″署２０５およびクロム
層２０８−を除去し、オーミック接触形成層およびソー
ス・ドレイン電））２０７．２０８のパターニングを行
ない、そしてソース・ドレイン電（）配、１用のアルミ
ニウム苦２１０′を形成する。

そしてｉｆにフｔトリソン去によりパターニングして、
前記オーミック接触層および半導体活性層の外縁を除去
すると共にソース・ドレイン電極配線２１０を形成する
。（第３図） ここで、ソース・ドレイン電１々２０７，２０８と電極
配線２１０を別工程で形成したのは、次のような理由に
よる。すなわちリフトオフ法去によるパターニング工程
では、レジストパターンよりも十分に薄い腰のパターニ
ングしかできないため、ここで、同時にアモルファスシ
リコン　＋　ｅとクロム層とをリフトオフするには、ク
ロム層は薄くしなければならない。ソース・ドレイン電
極としては、ある程度薄い習でも良いが、配、礫が長く
なる場合は、抵抗が増大するため、相当の膜厚が必要と
なる。そこで、上述の様な方法がとられている。

しかしながら、この方法では、ソース・ドレイン電極（
配線）の形成に、２回の金属膜形成工程が必要であり、
工数が増大し作業性が悪いという欠点があった。

本弁明は、前記実情に鑑みてなされたもので、自己整合
型の１躾トランジスタの製造に際し、工程を低減し、製
造を容易にすることを目的とする。

（問題点を解決するための手段） そこで、本発明ではソースおよびドレイン領域に対応す
る部分のアモルファスシリコン１１上に形成される接触
層であるドープされたアモルファスシリコン層の内縁が
これらの間に介在せしめられた上部絶縁膜によって規定
され、ソースおよびドレイン領域の内方の端縁とゲート
電極の端縁とが一致づるように形成されたスタガ構造の
薄膜トランジスタのソース・ドレイン７４４にの形成工
程が、金属膜の成膜工程と、前記アモルファスシリコン
層表面に反応層（金属拡散層）を形成すべく加熱する熱
処理工程と、フォトリソ法により前記金、属膜を選択的
に除去しソース、ドレイン電極をパターニングするパタ
ーニング工程とを含むにうにしている。

〔作用］ すなわち、本光明の薄膜トランジスタの％Ｕ漬方法では
、例えばまず、透光ｉ生の基１反上にゲート電極、ゲー
ト絶縁膜およびアモルファスシリコンｉ層（半導体活性
層）を順次、通常の方法によって形成する。

次いで、該アモルファスシリコン１層上に上部絶縁膜を
形成し、この上層にポジレジストを塗１ｔ５した後に基
板側から露光づることにより、ゲート電極による像を該
ボジレジス１−上に結象せしめ、セルフアライメントに
よる上部絶縁膜パターンを形成する。

そして、ポジレジストパターンを残したままこの上層に
アモルファスシリコンｎ中層を形成し、リフトオフ法に
よりポジレジストパターンと共に、上部絶縁膜上のアモ
ルファスシリコンｎ”ｌｌを除去する。

続いて、電極金属層を所望の厚さに成膜し、熱処理によ
り、下地とアモルファスシリコンｎ中層と電極金属層と
の間に界面反応を生ぜしめ金属拡散層を形成する。

そして最後に、通常のフｔトリソ工程によって電唖金属
饗を選択的に除去しソース・ドレイン電極のパターニン
グを行なう。このとき、上記金属拡散層層は、電極金属
層のエツチング液にはおかされることなくアモルファス
シリコン１層表面に残留し、実質的にリフトオフ工程で
形成するのと同様の薄い低抵抗図が形成されている。従
ってソース・ドレイン電（々がチャネル部分より離れて
も、電極とチャネル部間の抵抗は充分低く保たれる。

このように、ソース・ドレイン電極のパターニングに先
立ち、熱処理を施すことによりアモルファスシリコンｎ
中層と電極金属層との間に界面反応を生ぜしめ、アモル
ファスシリコン１１上にのみ不溶ｍを形成しておくこと
により、成膜工程を項六せしめることなり１３めて容易
に従来例の如く、リフトオフ法により薄い金属層を形成
したのと同様の効果を得ることができる。

〔実施例〕

以下、本光明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至（ｈ）は、本メチ明実施汐：１の薄膜
トランジスタの製造工程図である。

まず、透光性のガラス基板１上にクロム（Ｃ「゛）蒸Ｗ
Ｉ１９を形成した後、これをフ法トリソエツチング法に
よりパターニングし、ゲート電４）２を形成する。

次いで、第１図（ａ）に示す如く、プラズマＣＶＤ法に
より、ゲート絶縁膜３としてのらす七シリコン膜を成膜
する。

そして、第１図（ｂ）に示す如く、モノシラン（ＳｉＨ
４）の高周波グロー敢電分解法により咲ｎ１００〜１０
００人のアモルファスシリコン・１層４を成膜する。

続いて、第１図（Ｃ）に示す如く、上部絶縁膜６として
ポリイミド摸を形成した後、ポジレジスト（東京応１ヒ
製の０ＦＰＲ−８００）を塗布した状態で基板側から露
光し、ゲート電極２のｌｉＧを該ポジレジスト９内に結
縁せしめる。

更に、該ポジレジスト９の現像を行ない、これによって
得られたポジレジストパターン９をマスクとしてポリイ
ミド膜をパターニングし、第１図（ｄ）に示す如く上部
絶縁膜６を形成する。

この後、該ポジレジストパターン９をそのままにして、
モノシランの高周波グロー放電分解により第１図（ｅ）
に示す如く、約６００人のアモルファスシリコンｎ＋層
を堆積する。このときドーピングガスどしてはフォスフ
ァ（ＰＨ３）を用いる。

続いて、リフトオフ法により、該ポジレジストパターン
つと共に、このパターンの上層にある該アモルファスシ
リコンｎ＋層を選択的に除去する。

（第１図（ｆ）） そして、真空蒸着により、膜厚１μｍのアルミニウム蒸
着膜７′を形成し、２００℃３０分間の熱処理を経て、
第１図（ｑ）に示す如く前記アモルファスシリコンｎ＋
層との界面にのみアルミニウムシリコン（Ａ　Ｉ　−８
ｉ　）　層１０を形成せしめろ。

最後に、通常のフォトリソエツチング法により第１図（
ｈ）に示す如く、アルミニウム蒸希喚７−をパターニン
グし、ソース・ドレイン電極および配線層７，８を形成
すると共にアモルファスシリコンｉ闇、ｎ＋層およびＡ
ｌ−Ｓｉ層の外縁をエツチング除去する。

かかる方法によれば、ゲート電極とソース・ドレイン電
）（とのオーバラップがなく、応答速度の速い薄膜トラ
ンジスタの形成が、高ｖｉ度のマスクアライメントを必
要とすることなく容易に可能となる。

また、リフトオフによるソース・ドレイン電楡の薄いコ
ンタクト（金属）層の形成が不要となり工数が低減され
る。ここで、ソース・ドレイン電極９，１０とチャネル
部分との間が、わずかに離間していても低抵抗のＡｌ−
Ｓｉ＠が整合しているため、ソース・ドレイン７４４と
チャネル部分の抵抗は充分に低く保たれ冑る。

なお、実施例では、ソース・ドレイン電極形成用の金属
膜としてアルミニウムを用いたがアルミニウムに限定さ
れることなく、金（ＡｕＬ、クロム（Ｃｒ）、ニッケル
（Ｎ　ｉ　）　、タングステン（Ｗ）、モリブデン（Ｍ
Ｏ）等、他の材料でも良いことはいうまでもない。ただ
し、これらの材料のうちでも、シリコンと低温で反応す
る材料がより望ましい。

また、ゲート電極についても、クロムの他、ニッケル（
１＼ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ　＞
など、他の材料から瀬宜選択可能である。

更に、上部絶縁膜としては、ポリイミド膜の他、開化シ
リコン躾等、他の材料の使用も可能である。

（効果） 以上説明してきたように、本発明の方法によれば、ソー
ス・ドレイン領域へのオーミック接触層が絶縁膜を隔て
て形成される薄膜トランジスタのソース・トレイン電極
を形成するに際し、金属膜を成膜した後パターニングに
先立ち、熱処理を行なうことにより、オーミック接触層
と金属膜との間に界面反応を生ずしめ、全にぬのパータ
ーニングに対して不要な低抵抗層となすようにしている
ため、１回の金属膜成膜工程で、極めて容易に作業性良
く、オーミック接触層と整合した薄い低抵抗層が形成さ
れた信頼性の高い薄膜トランジスタが提供される。

【図面の簡単な説明】

第１図（ａ）乃至（ｈ）は、本弁明実施例の薄膜トラン
ジスタの￥Ｊ造工程図、第２図は、従来のスタガ構造の
薄膜トランジスタの構造を示す図、第３図は、従来の薄
膜トランジスタの改良例を示す図、第４図（ａ＞乃至（
ｆ）は、同薄膜トランジスタの製造工程図である。 １．１０１．２０１・・・ガラス基板、２，１０２゜２
０２・・・ゲート電極１．３，１０３，２０３・・・ゲ
ート絶縁膜、４，１０４，２０４・・・半導体活四層、
５．１０５，２０５・・・オーミンク接触層、１０６・
・・ソース電極、１０７・・・ドレイン型外、６゜２０
６・・・上部絶縁膜、７，２０７・・・ソース電極、８
．２０８・・・ドレイン電極、９，２０９・・・ボジレ
シスト、１０・・・アルミニウムシリサイド層（反応層
）。 第３図 第１図（（１） ム 第１図（ｂ） ＋１１ 第１図（ｃ） 第１図（ｄ） 第１図（ｆ） 第１図（９） 第１図（ｈ） 第４図（Ｑ） 第４図（ｂ） ＋１＋ 第４図（Ｃ） 第４図（ｄ） 第４図（ｅ） 第４図（ｆ）

Claims (2)

【特許請求の範囲】
1. （１）ソース・ドレイン領域へのオーミック接触層とし
   ての高濃度にドープされたアモルファスシリコン層の内
   方の端縁がこれらの間に介在せしめられた絶縁膜によっ
   て規定されているスタガ構造の薄膜トランジスタの製造
   方法において、該アモルファスシリコン層上にソース・
   ドレイン電極を形成する工程が金属層を形成する成膜工
   程と、 該金属層と前記アモルファスシリコン層との間に界面反
   応を生ぜしめ反応層を形成すべく加熱する熱処理工程と
   、 フオトリソ法により、前記金属層を選択的に除去しソー
   ス・ドレイン電極を形成するパターニング工程と を含むことを特徴とする薄膜トランジスタの製造方法。
2. （２）前記金属層は、アルミニウム層からなり、前記反
   応層は、アルミニウム−シリコン（Ａｌ−Ｓｉ）層であ
   ることを特徴とする特許請求の範囲第（１）項記載の薄
   膜トランジスタの製造方法。