JPH06276433A - ピクチャー・イン・ピクチャー信号処理回路 - Google Patents
ピクチャー・イン・ピクチャー信号処理回路Info
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- JPH06276433A JPH06276433A JP5977693A JP5977693A JPH06276433A JP H06276433 A JPH06276433 A JP H06276433A JP 5977693 A JP5977693 A JP 5977693A JP 5977693 A JP5977693 A JP 5977693A JP H06276433 A JPH06276433 A JP H06276433A
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Abstract
(57)【要約】
【目的】 従来より簡単な構造かつ少ない部品点数でマ
ルチ表示時のアスペクト比補正をする手段を有するピク
チャー・イン・ピクチャー信号処理回路を提供するこ
と。 【構成】 本発明に係る子画面表示用クロックを使用す
るマルチ表示手段を有するピクチャー・イン・ピクチャ
ー信号処理回路において、発振周波数の異なる複数個の
ゲーテッド・オシレータを備え、所定の条件に基づいて
前記ゲーテッド・オシレータのうちの１つのゲーテッド
・オシレータを選択し、選択されたゲーテッド・オシレ
ータの出力を子画面表示用クロックとして用いることに
より、子画面表示用クロック周波数を可変できることを
特徴とする。
ルチ表示時のアスペクト比補正をする手段を有するピク
チャー・イン・ピクチャー信号処理回路を提供するこ
と。 【構成】 本発明に係る子画面表示用クロックを使用す
るマルチ表示手段を有するピクチャー・イン・ピクチャ
ー信号処理回路において、発振周波数の異なる複数個の
ゲーテッド・オシレータを備え、所定の条件に基づいて
前記ゲーテッド・オシレータのうちの１つのゲーテッド
・オシレータを選択し、選択されたゲーテッド・オシレ
ータの出力を子画面表示用クロックとして用いることに
より、子画面表示用クロック周波数を可変できることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ピクチャー・イン・ピ
クチャー信号処理回路に関し、特に、ＮＴＳＣ／ＰＡＬ
マルチ表示時のアスペクトが補正されたピクチャー・イ
ン・ピクチャー信号処理回路に関する。
クチャー信号処理回路に関し、特に、ＮＴＳＣ／ＰＡＬ
マルチ表示時のアスペクトが補正されたピクチャー・イ
ン・ピクチャー信号処理回路に関する。
【０００２】
【従来の技術】ピクチャー・イン・ピクチャー信号処理
回路において、親画面と子画面の方式がそれぞれＮＴＳ
Ｃ／ＰＡＬのように異なった方式であるマルチ表示の場
合、それぞれの走査線数の違いにより、子画面のアスペ
クト比が３：４ではなくなる。例えば、親画面がＮＴＳ
Ｃ、子画面がＰＡＬの場合、図３（ａ）のように子画面
が縦に伸長され、一方、親画面がＰＡＬ、子画面がＮＴ
ＳＣの場合、図３（ｂ）のように子画面が縦に圧縮され
る。
回路において、親画面と子画面の方式がそれぞれＮＴＳ
Ｃ／ＰＡＬのように異なった方式であるマルチ表示の場
合、それぞれの走査線数の違いにより、子画面のアスペ
クト比が３：４ではなくなる。例えば、親画面がＮＴＳ
Ｃ、子画面がＰＡＬの場合、図３（ａ）のように子画面
が縦に伸長され、一方、親画面がＰＡＬ、子画面がＮＴ
ＳＣの場合、図３（ｂ）のように子画面が縦に圧縮され
る。
【０００３】従来はこれを補正するために、図４に示す
ようなＰＬＬを用いて、子画面が図３（ａ）のように縦
に伸びた場合、子画面の表示用クロック周波数を下げ、
図３（ｃ）のように横方向に表示範囲を広げて、アスペ
クト比を３：４に保っており、図３（ｂ）のように縦に
縮んだ場合、そのクロック周波数を上げ、図３（ｄ）の
ように横方向の表示範囲を狭めて、アスペクト比を３：
４に保つように補正を行っていた。
ようなＰＬＬを用いて、子画面が図３（ａ）のように縦
に伸びた場合、子画面の表示用クロック周波数を下げ、
図３（ｃ）のように横方向に表示範囲を広げて、アスペ
クト比を３：４に保っており、図３（ｂ）のように縦に
縮んだ場合、そのクロック周波数を上げ、図３（ｄ）の
ように横方向の表示範囲を狭めて、アスペクト比を３：
４に保つように補正を行っていた。
【０００４】しかし、マルチ表示時の子画面のアスペク
ト比の補正手段として、子画面の表示用クロック周波数
を上下するためのＰＬＬを用いていることから、その制
御回路が複雑になる欠点があった。
ト比の補正手段として、子画面の表示用クロック周波数
を上下するためのＰＬＬを用いていることから、その制
御回路が複雑になる欠点があった。
【０００５】また、図５および図６の外付けＶＣＯ回路
例に示されるように、ＬＳＩ化した場合にＰＬＬを構成
するローパスフィルタおよびＶＣＯは内臓化が困難なた
め、多数の外付け部品を要する欠点があった。
例に示されるように、ＬＳＩ化した場合にＰＬＬを構成
するローパスフィルタおよびＶＣＯは内臓化が困難なた
め、多数の外付け部品を要する欠点があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、従来より簡単な構造かつ少な
い部品点数でマルチ表示時のアスペクト比補正機能を有
するピクチャー・イン・ピクチャー信号処理回路を提供
することを目的とする。
考慮してなされたもので、従来より簡単な構造かつ少な
い部品点数でマルチ表示時のアスペクト比補正機能を有
するピクチャー・イン・ピクチャー信号処理回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明における課題解決
手段は、子画面表示用クロックを使用するマルチ表示手
段を有するピクチャー・イン・ピクチャー信号処理回路
において、発振周波数の異なる複数個のゲーテッド・オ
シレータを備え、所定の条件に基づいて前記ゲーテッド
・オシレータのうちの１つのゲーテッド・オシレータを
選択し、選択されたゲーテッド・オシレータの出力を子
画面表示用クロックとして用いることにより、子画面表
示用クロック周波数を可変できることを特徴とする。
手段は、子画面表示用クロックを使用するマルチ表示手
段を有するピクチャー・イン・ピクチャー信号処理回路
において、発振周波数の異なる複数個のゲーテッド・オ
シレータを備え、所定の条件に基づいて前記ゲーテッド
・オシレータのうちの１つのゲーテッド・オシレータを
選択し、選択されたゲーテッド・オシレータの出力を子
画面表示用クロックとして用いることにより、子画面表
示用クロック周波数を可変できることを特徴とする。
【０００８】
【作用】マルチ表示時の子画面補正のための表示用クロ
ック周波数制御を、複数個の周波数の異なったゲーテッ
ド・オシレータを用いて、発振させるゲーテッド・オシ
レータをマルチ表示時の条件により切り替えることによ
り、表示用クロック周波数を可変し、子画面のアスペク
ト比補正を行う。
ック周波数制御を、複数個の周波数の異なったゲーテッ
ド・オシレータを用いて、発振させるゲーテッド・オシ
レータをマルチ表示時の条件により切り替えることによ
り、表示用クロック周波数を可変し、子画面のアスペク
ト比補正を行う。
【０００９】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係る子画面表示クロッ
ク発生装置である。
る。図１は、本発明の一実施例に係る子画面表示クロッ
ク発生装置である。
【００１０】この装置は、外部から与えられる親画面Ｎ
ＴＳＣ／ＰＡＬ判定信号（以下、親画面信号という）お
よび子画面ＮＴＳＣ／ＰＡＬ判定信号（以下、子画面信
号という）に応答して、出力信号線１１，出力信号線１
２または出力信号線１３のいずれか１本のみに所定の信
号を出力するためのマルチ表示条件判定回路２と、前記
第１の出力信号線からの信号および外部から与えられる
水平同期信号に応答して第１の子画面表示用クロックを
出力する第１のゲーテッド・オシレータ４ａと、前記第
２の出力信号線からの信号および前記水平同期信号に応
答して第２の子画面表示用クロックを出力する第２のゲ
ーテッド・オシレータ４ｂと、前記第３の出力信号線か
らの信号および前記水平同期信号に応答して第３の子画
面表示用クロックを出力する第３のゲーテッド・オシレ
ータ４ｃと，前記第１，第２および第３のゲーテッド・
オシレータ４ａ，４ｂ，４ｃの出力を入力とする３入力
ＮＡＮＤ回路６とを具備してなる。
ＴＳＣ／ＰＡＬ判定信号（以下、親画面信号という）お
よび子画面ＮＴＳＣ／ＰＡＬ判定信号（以下、子画面信
号という）に応答して、出力信号線１１，出力信号線１
２または出力信号線１３のいずれか１本のみに所定の信
号を出力するためのマルチ表示条件判定回路２と、前記
第１の出力信号線からの信号および外部から与えられる
水平同期信号に応答して第１の子画面表示用クロックを
出力する第１のゲーテッド・オシレータ４ａと、前記第
２の出力信号線からの信号および前記水平同期信号に応
答して第２の子画面表示用クロックを出力する第２のゲ
ーテッド・オシレータ４ｂと、前記第３の出力信号線か
らの信号および前記水平同期信号に応答して第３の子画
面表示用クロックを出力する第３のゲーテッド・オシレ
ータ４ｃと，前記第１，第２および第３のゲーテッド・
オシレータ４ａ，４ｂ，４ｃの出力を入力とする３入力
ＮＡＮＤ回路６とを具備してなる。
【００１１】前記親画面信号および子画面信号は、いず
れも論理レベル“０”の場合は親画面や子画面がＮＴＳ
Ｃ方式であることを示し、論理レベル“１”の場合は親
画面や子画面がＰＡＬ方式であることを示す。
れも論理レベル“０”の場合は親画面や子画面がＮＴＳ
Ｃ方式であることを示し、論理レベル“１”の場合は親
画面や子画面がＰＡＬ方式であることを示す。
【００１２】前記マルチ表示条件判定回路２は、前記親
画面信号が“０”かつ子画面信号が“１”の場合に前記
第１の出力信号線に“１”を出力し、前記親画面信号お
よび子画面信号がともに“１”またはともに“０”の場
合に前記第２の出力信号線に“１”を出力し、前記親画
面信号が“１”かつ子画面信号が“０”の場合に前記第
３の出力信号線に“１”を出力するようなロジックを有
する組み合わせ論理回路である。例えば、このマルチ表
示条件判定回路２は、親画面信号および子画面信号を入
力とし、出力信号線１２に信号を出力するＥＸ−ＮＯＲ
回路３ａと、前記親画面信号および前記ＥＸ−ＮＯＲ回
路３ａの出力を入力とし、出力信号線１１に信号を出力
するＮＯＲ回路３ｂと、前記子画面信号および前記ＥＸ
−ＮＯＲ回路３ａの出力を入力とし、出力信号線１３に
信号を出力するＮＯＲ回路３ｃにより構成されてもよ
い。
画面信号が“０”かつ子画面信号が“１”の場合に前記
第１の出力信号線に“１”を出力し、前記親画面信号お
よび子画面信号がともに“１”またはともに“０”の場
合に前記第２の出力信号線に“１”を出力し、前記親画
面信号が“１”かつ子画面信号が“０”の場合に前記第
３の出力信号線に“１”を出力するようなロジックを有
する組み合わせ論理回路である。例えば、このマルチ表
示条件判定回路２は、親画面信号および子画面信号を入
力とし、出力信号線１２に信号を出力するＥＸ−ＮＯＲ
回路３ａと、前記親画面信号および前記ＥＸ−ＮＯＲ回
路３ａの出力を入力とし、出力信号線１１に信号を出力
するＮＯＲ回路３ｂと、前記子画面信号および前記ＥＸ
−ＮＯＲ回路３ａの出力を入力とし、出力信号線１３に
信号を出力するＮＯＲ回路３ｃにより構成されてもよ
い。
【００１３】前記第１のゲーテッド・オシレータ４ａ
は、前記第１の出力信号線からの信号および前記水平同
期信号を入力する３入力ＮＡＮＤ回路８ａと、この３入
力ＮＡＮＤ回路８ａの出力端とＧＮＤとの間に連結され
ているコンデンサーＣ１２と、ＮＡＮＤ回路８ａの出力
端と入力端との間に連結されている可変コイルＬ１と、
ＮＡＮＤ回路８ａの入力端とＧＮＤとの間に連結されて
いるコンデンサーＣ１１とを有する。同様に、前記第２
のゲーテッド・オシレータ４ｂは、前記第１の出力信号
線に連結されているＮＡＮＤ回路８ｂと、コンデンサー
Ｃ２２と、可変コイルＬ２と、コンデンサーＣ２１とを
有し、前記第２のゲーテッド・オシレータ４ｃは、前記
第３の出力信号線に連結されているＮＡＮＤ回路８ｃ
と、コンデンサーＣ３２と、可変コイルＬ３と、コンデ
ンサーＣ３１とを有する。
は、前記第１の出力信号線からの信号および前記水平同
期信号を入力する３入力ＮＡＮＤ回路８ａと、この３入
力ＮＡＮＤ回路８ａの出力端とＧＮＤとの間に連結され
ているコンデンサーＣ１２と、ＮＡＮＤ回路８ａの出力
端と入力端との間に連結されている可変コイルＬ１と、
ＮＡＮＤ回路８ａの入力端とＧＮＤとの間に連結されて
いるコンデンサーＣ１１とを有する。同様に、前記第２
のゲーテッド・オシレータ４ｂは、前記第１の出力信号
線に連結されているＮＡＮＤ回路８ｂと、コンデンサー
Ｃ２２と、可変コイルＬ２と、コンデンサーＣ２１とを
有し、前記第２のゲーテッド・オシレータ４ｃは、前記
第３の出力信号線に連結されているＮＡＮＤ回路８ｃ
と、コンデンサーＣ３２と、可変コイルＬ３と、コンデ
ンサーＣ３１とを有する。
【００１４】前記各ゲーテッド・オシレータ４ａ〜４ｃ
は、それぞれ２つのディセイブル端子すなわちＮＡＮＤ
回路８ａ〜８ｃの２つの入力端子を有し、１つは水平同
期信号によりディセイブルされ、他の１つは親子画面の
方式条件に従ってマルチ表示条件判定回路２によりディ
セイブルされる。水平同期信号が“１”になり、第１〜
第３の出力信号線からの出力のいずれかが“１”になる
と、該当するゲーテッド・オシレータ４ａ〜４ｃのいず
れか１つのみが、予め設定された所定の子画面表示用ク
ロックを発振させる。すなわち、親子画面の方式条件に
より、発振されるゲーテッド・オシレータが切り替えら
れ、他のゲーテッド・オシレータはディセイブルされ
て、クロック同士の干渉を防いでいる。
は、それぞれ２つのディセイブル端子すなわちＮＡＮＤ
回路８ａ〜８ｃの２つの入力端子を有し、１つは水平同
期信号によりディセイブルされ、他の１つは親子画面の
方式条件に従ってマルチ表示条件判定回路２によりディ
セイブルされる。水平同期信号が“１”になり、第１〜
第３の出力信号線からの出力のいずれかが“１”になる
と、該当するゲーテッド・オシレータ４ａ〜４ｃのいず
れか１つのみが、予め設定された所定の子画面表示用ク
ロックを発振させる。すなわち、親子画面の方式条件に
より、発振されるゲーテッド・オシレータが切り替えら
れ、他のゲーテッド・オシレータはディセイブルされ
て、クロック同士の干渉を防いでいる。
【００１５】具体的には、図１の回路において、親子画
面の方式がＮＴＳＣ・ＰＡＬ同一方式の場合は、マルチ
表示条件判定回路に入力される親画面ＮＴＳＣ／ＰＡＬ
判定信号および子画面ＮＴＳＣ／ＰＡＬ判定信号によ
り、１番目と３番目のゲーテッド・オシレータはディセ
イブルされ、２番目のゲーテッド・オシレータが発振
し、子画面表示用クロックとなる。
面の方式がＮＴＳＣ・ＰＡＬ同一方式の場合は、マルチ
表示条件判定回路に入力される親画面ＮＴＳＣ／ＰＡＬ
判定信号および子画面ＮＴＳＣ／ＰＡＬ判定信号によ
り、１番目と３番目のゲーテッド・オシレータはディセ
イブルされ、２番目のゲーテッド・オシレータが発振
し、子画面表示用クロックとなる。
【００１６】同様にして、親画面ＮＴＳＣ、子画面ＰＡ
Ｌの場合は、２番目と３番目のゲーテッド・オシレータ
はディセイブルされ、１番目のゲーテッド・オシレータ
が発振し、子画面表示用クロックとなる。
Ｌの場合は、２番目と３番目のゲーテッド・オシレータ
はディセイブルされ、１番目のゲーテッド・オシレータ
が発振し、子画面表示用クロックとなる。
【００１７】また、親画面ＰＡＬ、子画面ＮＴＳＣの場
合は、１番目と２番目のゲーテッド・オシレータはディ
セイブルされ、３番目のゲーテッド・オシレータが発振
し、子画面表示用クロックとなる。
合は、１番目と２番目のゲーテッド・オシレータはディ
セイブルされ、３番目のゲーテッド・オシレータが発振
し、子画面表示用クロックとなる。
【００１８】これらの場合、親子画面の方式がＮＴＳＣ
・ＰＡＬ同一方式の場合を基準としてアスペクト比を同
一とするためには、ＮＴＳＣ・ＰＡＬの１フィールド走
査線（ＮＴＳＣ：２６２．５本／１フィールド，ＰＡ
Ｌ：３１２．５本／１フィールド）より、親画面ＮＴＳ
Ｃ、子画面ＰＡＬの場合の１番目のゲーテッド・オシレ
ータの発振周波数は、２番目のゲーテッド・オシレータ
の発振周波数に比べて、 １−３１２．５／２６２．５＝−約１９％ より、約１９％程度、周波数を下げておけばよい。ま
た、親画面ＰＡＬ、子画面ＮＴＳＣの場合の３番目のゲ
ーテッド・オシレータの発振周波数は、２番目のゲーテ
ッド・オシレータの発振周波数に比べて、 １−２６２．５／３１２．５＝約１６％ より、約１６％程度、周波数を上げておけばよい。な
お、発振周波数の設定はＬＣの値を可変することにより
設定すればよい。図では、可変コイルを用いているが、
可変コンデンサーを用いてもよい。
・ＰＡＬ同一方式の場合を基準としてアスペクト比を同
一とするためには、ＮＴＳＣ・ＰＡＬの１フィールド走
査線（ＮＴＳＣ：２６２．５本／１フィールド，ＰＡ
Ｌ：３１２．５本／１フィールド）より、親画面ＮＴＳ
Ｃ、子画面ＰＡＬの場合の１番目のゲーテッド・オシレ
ータの発振周波数は、２番目のゲーテッド・オシレータ
の発振周波数に比べて、 １−３１２．５／２６２．５＝−約１９％ より、約１９％程度、周波数を下げておけばよい。ま
た、親画面ＰＡＬ、子画面ＮＴＳＣの場合の３番目のゲ
ーテッド・オシレータの発振周波数は、２番目のゲーテ
ッド・オシレータの発振周波数に比べて、 １−２６２．５／３１２．５＝約１６％ より、約１６％程度、周波数を上げておけばよい。な
お、発振周波数の設定はＬＣの値を可変することにより
設定すればよい。図では、可変コイルを用いているが、
可変コンデンサーを用いてもよい。
【００１９】ここで、前記コンデンサーＣ１１〜３２お
よび前記可変コイルＬ１〜３以外の部分は、ＬＳＩ化さ
れてもよい。この場合、前記コンデンサーＣ１１〜３２
および前記可変コイルＬ１〜３は外付け部分となる。ま
た、複数の論理回路は、適宜合体および分離して、他の
論理回路に置き換えることが可能である。次に、図５に
他の実施例を示す。この回路は、さらに回路を簡略化し
て、部品点数を削減したものである。
よび前記可変コイルＬ１〜３以外の部分は、ＬＳＩ化さ
れてもよい。この場合、前記コンデンサーＣ１１〜３２
および前記可変コイルＬ１〜３は外付け部分となる。ま
た、複数の論理回路は、適宜合体および分離して、他の
論理回路に置き換えることが可能である。次に、図５に
他の実施例を示す。この回路は、さらに回路を簡略化し
て、部品点数を削減したものである。
【００２０】この回路は、親画面信号および子画面信号
に応答して、出力信号線２１および出力信号線２２のい
ずれか１本のみに所定の信号を出力するためのマルチ表
示条件判定回路２２と、前記出力信号線２１からの信号
および外部から与えられる水平同期信号に応答して子画
面表示用クロックＡを出力するゲーテッド・オシレータ
２４ａと、前記出力信号線２２からの信号および前記水
平同期信号に応答して子画面表示用クロックＢを出力す
るゲーテッド・オシレータ２４ｂと、前記ゲーテッド・
オシレータ２４ａ，２４ｂの出力を入力とする２入力Ｎ
ＡＮＤ回路２６とを具備してなる。
に応答して、出力信号線２１および出力信号線２２のい
ずれか１本のみに所定の信号を出力するためのマルチ表
示条件判定回路２２と、前記出力信号線２１からの信号
および外部から与えられる水平同期信号に応答して子画
面表示用クロックＡを出力するゲーテッド・オシレータ
２４ａと、前記出力信号線２２からの信号および前記水
平同期信号に応答して子画面表示用クロックＢを出力す
るゲーテッド・オシレータ２４ｂと、前記ゲーテッド・
オシレータ２４ａ，２４ｂの出力を入力とする２入力Ｎ
ＡＮＤ回路２６とを具備してなる。
【００２１】前記マルチ表示条件判定回路２２は、前記
親画面信号および子画面信号がともに“１”もしくはと
もに“０”の場合または前記親画面信号が“１”かつ子
画面信号が“０”の場合に前記出力信号線２１に“１”
を出力し、前記親画面信号が“０”かつ子画面信号が
“１”の場合に前記出力信号線２２に“１”を出力する
ようなロジックを有する組み合わせ論理回路である。例
えば、このマルチ表示条件判定回路２は、親画面信号お
よび子画面信号を入力とするＥＸ−ＮＯＲ回路２３ａ
と、前記親画面信号および前記ＥＸ−ＮＯＲ回路２３ａ
の出力を入力とし、前記出力信号線２２に信号を出力す
るＮＯＲ回路２３ｂと、前記子画面信号および前記ＥＸ
−ＮＯＲ回路２３ａの出力を入力とするＮＯＲ回路２３
ｃと、前記ＥＸ−ＮＯＲ回路２３ａおよび前記ＮＯＲ回
路２３ｃの出力を入力とし、出力信号線２１に信号を出
力するＯＲ回路２３ｄとにより構成されてもよい。
親画面信号および子画面信号がともに“１”もしくはと
もに“０”の場合または前記親画面信号が“１”かつ子
画面信号が“０”の場合に前記出力信号線２１に“１”
を出力し、前記親画面信号が“０”かつ子画面信号が
“１”の場合に前記出力信号線２２に“１”を出力する
ようなロジックを有する組み合わせ論理回路である。例
えば、このマルチ表示条件判定回路２は、親画面信号お
よび子画面信号を入力とするＥＸ−ＮＯＲ回路２３ａ
と、前記親画面信号および前記ＥＸ−ＮＯＲ回路２３ａ
の出力を入力とし、前記出力信号線２２に信号を出力す
るＮＯＲ回路２３ｂと、前記子画面信号および前記ＥＸ
−ＮＯＲ回路２３ａの出力を入力とするＮＯＲ回路２３
ｃと、前記ＥＸ−ＮＯＲ回路２３ａおよび前記ＮＯＲ回
路２３ｃの出力を入力とし、出力信号線２１に信号を出
力するＯＲ回路２３ｄとにより構成されてもよい。
【００２２】前記ゲーテッド・オシレータ２４ａは、前
記出力信号線Ａからの信号および前記水平同期信号を入
力する３入力ＮＡＮＤ回路２８ａと、この３入力ＮＡＮ
Ｄ回路２８ａの出力端とＧＮＤとの間に連結されている
コンデンサーＣ４２と、ＮＡＮＤ回路２８ａの出力端と
入力端との間に連結されている可変コイルＬ４と、ＮＡ
ＮＤ回路２８ａの入力端とＧＮＤとの間に連結されてい
るコンデンサーＣ４１とを有する。同様に、前記ゲーテ
ッド・オシレータ２４ｂは、前記出力信号線Ｂに連結さ
れているＮＡＮＤ回路２８ｂと、コンデンサーＣ５２
と、可変コイルＬ５と、コンデンサーＣ５１とを有す
る。
記出力信号線Ａからの信号および前記水平同期信号を入
力する３入力ＮＡＮＤ回路２８ａと、この３入力ＮＡＮ
Ｄ回路２８ａの出力端とＧＮＤとの間に連結されている
コンデンサーＣ４２と、ＮＡＮＤ回路２８ａの出力端と
入力端との間に連結されている可変コイルＬ４と、ＮＡ
ＮＤ回路２８ａの入力端とＧＮＤとの間に連結されてい
るコンデンサーＣ４１とを有する。同様に、前記ゲーテ
ッド・オシレータ２４ｂは、前記出力信号線Ｂに連結さ
れているＮＡＮＤ回路２８ｂと、コンデンサーＣ５２
と、可変コイルＬ５と、コンデンサーＣ５１とを有す
る。
【００２３】この実施例では、ゲーテッド・オシレータ
を２個使用して、マルチ表示時の周波数可変を行う。こ
の場合、同一方式による基準を予めアスペクト比３：４
にせず、８％程度縦長にしておく。
を２個使用して、マルチ表示時の周波数可変を行う。こ
の場合、同一方式による基準を予めアスペクト比３：４
にせず、８％程度縦長にしておく。
【００２４】親画面ＰＡＬ、子画面ＮＴＳＣの場合はゲ
ーテッド・オシレータの切り替えは行わず、親子画面同
一方式時の１番目のゲーテッド・オシレータ２４ａのみ
使用する。これにより、親画面ＰＡＬ、子画面ＮＴＳＣ
の場合に起こる立て縮みはアスペクト比３：４に対し
て、予め８％縦に伸びているため、表示時の画面の歪み
は８％程度の縮みとなるが、極端なアスペクト比の変化
は感じられない。
ーテッド・オシレータの切り替えは行わず、親子画面同
一方式時の１番目のゲーテッド・オシレータ２４ａのみ
使用する。これにより、親画面ＰＡＬ、子画面ＮＴＳＣ
の場合に起こる立て縮みはアスペクト比３：４に対し
て、予め８％縦に伸びているため、表示時の画面の歪み
は８％程度の縮みとなるが、極端なアスペクト比の変化
は感じられない。
【００２５】これに対し、親画面ＮＴＳＣ、子画面ＰＡ
Ｌの場合は、アスペクト比３：４に対して８％＋１９％
程度の伸びとなるため、極端なアスペクト比の変化が感
じられる。そこで、この場合、周波数の異なる２番目の
ゲーテッド・オシレータに切り替える。切り替える２番
目のゲーテッド・オシレータの周波数は、アスペクト比
を考慮して２７％程度下げておけばよい。
Ｌの場合は、アスペクト比３：４に対して８％＋１９％
程度の伸びとなるため、極端なアスペクト比の変化が感
じられる。そこで、この場合、周波数の異なる２番目の
ゲーテッド・オシレータに切り替える。切り替える２番
目のゲーテッド・オシレータの周波数は、アスペクト比
を考慮して２７％程度下げておけばよい。
【００２６】このように、親画面ＰＡＬ、子画面ＮＴＳ
Ｃの場合に起こる気にならない程度の画面の歪みが生ず
るのみで、さらに簡略化し、部品点数を削減した回路が
実現できる。本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
Ｃの場合に起こる気にならない程度の画面の歪みが生ず
るのみで、さらに簡略化し、部品点数を削減した回路が
実現できる。本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
【００２７】
【発明の効果】本発明により、従来必要とされてきたＰ
ＬＬ回路の代わりに、ゲーテッド・オシレータを用いる
ことで、子画面表示用クロックの発振回路が大幅に簡単
化でき、かつ、ＬＳＩ化した場合、ゲーテッド・オシレ
ータの切り替え回路はロジック回路のみで内臓化が容易
であり、ローパス・フィルター，ＶＣＯ等複雑な外付け
回路を必要とせず、外付けにＬＣのみとなり、外付け部
品点数の大幅削減となる。
ＬＬ回路の代わりに、ゲーテッド・オシレータを用いる
ことで、子画面表示用クロックの発振回路が大幅に簡単
化でき、かつ、ＬＳＩ化した場合、ゲーテッド・オシレ
ータの切り替え回路はロジック回路のみで内臓化が容易
であり、ローパス・フィルター，ＶＣＯ等複雑な外付け
回路を必要とせず、外付けにＬＣのみとなり、外付け部
品点数の大幅削減となる。
【００２８】また、マルチ表示時の片側（親画面ＮＴＳ
Ｃ／子画面ＰＡＬ、親画面ＰＡＬ／子画面ＮＴＳＣ）を
予め伸び縮みを考慮して周波数調整をしておくことによ
り、子画面表示クロック周波数を２通りにでき、ゲーテ
ッド・オシレータ２個でマルチ表示時のアスペクト比補
正が実現できる。この場合、さらに部品点数を削減する
ことができる。
Ｃ／子画面ＰＡＬ、親画面ＰＡＬ／子画面ＮＴＳＣ）を
予め伸び縮みを考慮して周波数調整をしておくことによ
り、子画面表示クロック周波数を２通りにでき、ゲーテ
ッド・オシレータ２個でマルチ表示時のアスペクト比補
正が実現できる。この場合、さらに部品点数を削減する
ことができる。
【図１】本発明の一実施例に係るゲーテッド・オシレー
タを用いた子画面表示クロック発生手段である。
タを用いた子画面表示クロック発生手段である。
【図２】本発明の他の実施例に係るゲーテッド・オシレ
ータを用いた子画面表示クロック発生手段である。
ータを用いた子画面表示クロック発生手段である。
【図３】マルチ表示時のアスペクト比補正前後の画面表
示状態である。
示状態である。
【図４】従来のＰＬＬを用いた子画面表示クロック発生
手段である。
手段である。
【図５】ＭＵＳＵに使用される従来のＰＬＬの外付けＶ
ＣＯ回路の一例である。
ＣＯ回路の一例である。
【図６】ＬＤに使用される従来のＰＬＬの外付けＶＣＯ
回路の一例である。
回路の一例である。
２…マルチ表示判定回路、 ３ａ…ＥＸ−ＮＯＲ回路、 ３ｂ，３ｃ，６，８ａ，８ｂ，８ｃ…ＮＡＮＤ回路、 ４ａ…第１のゲーテッド・オシレータ、 ４ｂ…第２のゲーテッド・オシレータ、 ４ｃ…第３のゲーテッド・オシレータ、 Ｌ１〜Ｌ３…可変コイル、 Ｃ１１〜Ｃ３２…コンデンサー。
Claims (4)
- 【請求項１】子画面表示用クロックを使用するマルチ表
示手段を有するピクチャー・イン・ピクチャー信号処理
回路において、 発振周波数の異なる複数個のゲーテッド・オシレータを
備え、 所定の条件に基づいて前記ゲーテッド・オシレータのう
ちの１つのゲーテッド・オシレータを選択し、選択され
たゲーテッド・オシレータの出力を子画面表示用クロッ
クとして用いることにより、子画面表示用クロック周波
数を可変できることを特徴とするピクチャー・イン・ピ
クチャー信号処理回路。 - 【請求項２】親画面の方式がＮＴＳＣであり、子画面の
方式がＰＡＬである場合は、親画面と子画面とが同一の
方式である場合に比較して、低い周波数の子画面表示用
クロックを与えるゲーテッド・オシレータを選択するこ
とを特徴とする請求項１に記載の回路。 - 【請求項３】親画面の方式がＰＡＬであり、子画面の方
式がＮＴＳＣである場合は、親画面と子画面とが同一の
方式である場合に比較して、高い周波数の子画面表示用
クロックを与えるゲーテッド・オシレータを選択するこ
とを特徴とする請求項１に記載の回路。 - 【請求項４】前記複数のゲーテッド・オシレータは、そ
れぞれ、２以上のゲーテッド・オシレータが同時に発振
しないためのディセイブル入力を備えることを特徴とす
る請求項１に記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5977693A JPH06276433A (ja) | 1993-03-19 | 1993-03-19 | ピクチャー・イン・ピクチャー信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5977693A JPH06276433A (ja) | 1993-03-19 | 1993-03-19 | ピクチャー・イン・ピクチャー信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276433A true JPH06276433A (ja) | 1994-09-30 |
Family
ID=13123037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5977693A Pending JPH06276433A (ja) | 1993-03-19 | 1993-03-19 | ピクチャー・イン・ピクチャー信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276433A (ja) |
-
1993
- 1993-03-19 JP JP5977693A patent/JPH06276433A/ja active Pending
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