JPH08149000A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08149000A JPH08149000A JP6285576A JP28557694A JPH08149000A JP H08149000 A JPH08149000 A JP H08149000A JP 6285576 A JP6285576 A JP 6285576A JP 28557694 A JP28557694 A JP 28557694A JP H08149000 A JPH08149000 A JP H08149000A
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- JP
- Japan
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- voltage
- signal
- switch
- frequency
- lock
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 複数のＶＣＯを切換える方式の広帯域用ＰＬ
Ｌ回路において、ＶＣＯのロックが外れる前に他のＶＣ
Ｏに切換えてロック外れのないようにする。 【構成】 位相比較器２で端子１よりの外部信号とＮ／
Ｍカウンタ８よりの比較信号の位相を比較し、位相差の
信号をＬＰＦ３に入力し、不要周波数成分を濾波する。
ＬＰＦよりの信号をスイッチ４を介してＶＣＯ5bに印加
し、信号電圧に応じた周波数のクロックを発振し、スイ
ッチ６を介して端子７より出力し、同時にＮ／Ｍカウン
タに入力して逓倍／分周し、前記位相比較器に帰還す
る。ＬＰＦよりの信号を電圧比較器９、10に印加し、電
圧比較器９でロックの外れない下限電圧E1と、電圧比較
器10で上限電圧E2とそれぞれ比較しそれぞれ信号S1、S2
を出力しＣＰＵに入力する。ＣＰＵはこれらの信号に基
づいて、制御電圧が下限電圧若しくは上限電圧になった
場合、ＶＣＯ5aあるいは5cに切換える。
Ｌ回路において、ＶＣＯのロックが外れる前に他のＶＣ
Ｏに切換えてロック外れのないようにする。 【構成】 位相比較器２で端子１よりの外部信号とＮ／
Ｍカウンタ８よりの比較信号の位相を比較し、位相差の
信号をＬＰＦ３に入力し、不要周波数成分を濾波する。
ＬＰＦよりの信号をスイッチ４を介してＶＣＯ5bに印加
し、信号電圧に応じた周波数のクロックを発振し、スイ
ッチ６を介して端子７より出力し、同時にＮ／Ｍカウン
タに入力して逓倍／分周し、前記位相比較器に帰還す
る。ＬＰＦよりの信号を電圧比較器９、10に印加し、電
圧比較器９でロックの外れない下限電圧E1と、電圧比較
器10で上限電圧E2とそれぞれ比較しそれぞれ信号S1、S2
を出力しＣＰＵに入力する。ＣＰＵはこれらの信号に基
づいて、制御電圧が下限電圧若しくは上限電圧になった
場合、ＶＣＯ5aあるいは5cに切換える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ（phase locked l
oop ＝位相同期）回路に係り、ＶＣＯ（voltage contro
lled oscillator ＝電圧制御発振回路）を複数設け、こ
れらを切換えることにより広いロックレンジを得るもの
に関する。
oop ＝位相同期）回路に係り、ＶＣＯ（voltage contro
lled oscillator ＝電圧制御発振回路）を複数設け、こ
れらを切換えることにより広いロックレンジを得るもの
に関する。
【０００２】
【従来の技術】映像信号をディジタル処理するには映像
信号に同期したクロックが必要である。クロックの生成
にはＰＬＬ回路が多用されるが、入力信号の広い周波数
範囲でロックさせるためには周波数可変範囲の広いＶＣ
Ｏが必要である。しかし、ＶＣＯの周波数可変範囲を広
くすることは周波数安定度が低下するという問題がある
ため、発振周波数の異なるＶＣＯを複数設け、これらを
切換えてロックレンジを広げる方法が用いられる。図３
は従来のこのような目的のＰＬＬ回路の一例である。こ
の回路では、位相比較器２に端子１よりの水平同期信号
を基準信号として印加し、Ｎ／Ｍ（逓倍／分周）カウン
タ８よりの比較信号との位相を比較し、位相差に応じた
差信号電圧を出力し、この差信号電圧をＬＰＦ（low pa
ss filter＝低域フィルタ）３で積分し、スイッチ４を
介してＶＣＯ5a、5bまたは5cに印加して発振周波数を制
御し、このＶＣＯの出力をＮ／Ｍカウンタ８で逓倍／分
周して比較信号とし、前記位相比較器２に帰還すること
により、端子１よりの基準信号に同期したクロックを出
力するようにしている。
信号に同期したクロックが必要である。クロックの生成
にはＰＬＬ回路が多用されるが、入力信号の広い周波数
範囲でロックさせるためには周波数可変範囲の広いＶＣ
Ｏが必要である。しかし、ＶＣＯの周波数可変範囲を広
くすることは周波数安定度が低下するという問題がある
ため、発振周波数の異なるＶＣＯを複数設け、これらを
切換えてロックレンジを広げる方法が用いられる。図３
は従来のこのような目的のＰＬＬ回路の一例である。こ
の回路では、位相比較器２に端子１よりの水平同期信号
を基準信号として印加し、Ｎ／Ｍ（逓倍／分周）カウン
タ８よりの比較信号との位相を比較し、位相差に応じた
差信号電圧を出力し、この差信号電圧をＬＰＦ（low pa
ss filter＝低域フィルタ）３で積分し、スイッチ４を
介してＶＣＯ5a、5bまたは5cに印加して発振周波数を制
御し、このＶＣＯの出力をＮ／Ｍカウンタ８で逓倍／分
周して比較信号とし、前記位相比較器２に帰還すること
により、端子１よりの基準信号に同期したクロックを出
力するようにしている。
【０００３】ＶＣＯ5a、5bまたは5cの切換えは、ＣＰＵ
（中央演算回路）21よりの信号でスイッチ４およびスイ
ッチ５を連動させて切換えることによって行うもので、
例えば、ＶＣＯの発振周波数がＶＣＯ5bを中心として、
ＶＣＯ5aが周波数の高い領域用、ＶＣＯ5cが低い領域用
の場合、最初はスイッチ４および６をそれぞれｂ側に切
換えてＶＣＯ5bを作動させ、図４に示すように位相比較
器２よりのロック検出信号f2がＬレベル（ロック状態）
からＨレベル（位相進みによるロック外れ）になった場
合にスイッチ４および６をａ側に切換えてＶＣＯ5aを作
動させ、また、ロック検出信号f1がＬレベル（ロック状
態）からＨレベル（位相遅れによるロック外れ）になっ
た場合にスイッチ４および６をｃ側に切換えてＶＣＯ5c
を作動させるようにしている。これによって、入力され
る信号が３つのＶＣＯのロックレンジ以内にあればこの
信号に同期したクロックを安定に得られるのであるが、
ＣＰＵ21はロックが外れてからＶＣＯを切換えるため、
切換え時に一時的に同期が外れ、画面が乱れるという問
題がある。
（中央演算回路）21よりの信号でスイッチ４およびスイ
ッチ５を連動させて切換えることによって行うもので、
例えば、ＶＣＯの発振周波数がＶＣＯ5bを中心として、
ＶＣＯ5aが周波数の高い領域用、ＶＣＯ5cが低い領域用
の場合、最初はスイッチ４および６をそれぞれｂ側に切
換えてＶＣＯ5bを作動させ、図４に示すように位相比較
器２よりのロック検出信号f2がＬレベル（ロック状態）
からＨレベル（位相進みによるロック外れ）になった場
合にスイッチ４および６をａ側に切換えてＶＣＯ5aを作
動させ、また、ロック検出信号f1がＬレベル（ロック状
態）からＨレベル（位相遅れによるロック外れ）になっ
た場合にスイッチ４および６をｃ側に切換えてＶＣＯ5c
を作動させるようにしている。これによって、入力され
る信号が３つのＶＣＯのロックレンジ以内にあればこの
信号に同期したクロックを安定に得られるのであるが、
ＣＰＵ21はロックが外れてからＶＣＯを切換えるため、
切換え時に一時的に同期が外れ、画面が乱れるという問
題がある。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、複数のＶＣＯをロック外れなしに切換えるよう
にし、ＶＣＯの切換えによる画面の乱れをなくすること
にある。
に鑑み、複数のＶＣＯをロック外れなしに切換えるよう
にし、ＶＣＯの切換えによる画面の乱れをなくすること
にある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、外部よりの基準信号および内部の比較信号
の位相を比較し位相差の信号を出力する位相比較器と、
位相比較器よりの信号の不要周波数成分を濾波する低域
フィルタ（ＬＰＦ）と、複数設けられ前記低域フィルタ
よりの信号電圧に対応する周波数のクロックをそれぞれ
発振する電圧制御発振回路と、複数の電圧制御発振回路
を切換えるスイッチと、電圧制御発振回路よりの信号を
分周し前記位相比較器に入力する分周器と、前記低域フ
ィルタよりの信号をロックの外れない下限として設定し
た電圧と比較し低い場合にＨレベルの信号を出力する第
１電圧比較器と、前記低域フィルタよりの信号をロック
の外れない上限として設定した電圧と比較し高い場合に
Ｈレベルの信号を出力する第２電圧比較器と、第１電圧
比較器よりの信号および第２電圧比較器よりの信号に基
づいて演算し、演算による信号にて前記スイッチを切換
えるＣＰＵとから構成したＰＬＬ回路を提供するもので
ある。
決するため、外部よりの基準信号および内部の比較信号
の位相を比較し位相差の信号を出力する位相比較器と、
位相比較器よりの信号の不要周波数成分を濾波する低域
フィルタ（ＬＰＦ）と、複数設けられ前記低域フィルタ
よりの信号電圧に対応する周波数のクロックをそれぞれ
発振する電圧制御発振回路と、複数の電圧制御発振回路
を切換えるスイッチと、電圧制御発振回路よりの信号を
分周し前記位相比較器に入力する分周器と、前記低域フ
ィルタよりの信号をロックの外れない下限として設定し
た電圧と比較し低い場合にＨレベルの信号を出力する第
１電圧比較器と、前記低域フィルタよりの信号をロック
の外れない上限として設定した電圧と比較し高い場合に
Ｈレベルの信号を出力する第２電圧比較器と、第１電圧
比較器よりの信号および第２電圧比較器よりの信号に基
づいて演算し、演算による信号にて前記スイッチを切換
えるＣＰＵとから構成したＰＬＬ回路を提供するもので
ある。
【０００６】
【作用】以上のように構成したので、本発明によるＰＬ
Ｌ回路においては、複数のＶＣＯを、同じ制御電圧で互
いに異なる周波数のクロックを発振し、かつ、ロックレ
ンジが互いにオーバーラップするように設定する。電圧
比較器を２つ設け、ＬＰＦよりの信号電圧をロックの外
れない下限電圧、およびロックの外れない上限電圧とそ
れぞれ比較し、比較に基づく信号をＣＰＵに印加し、動
作中のＶＣＯの発振周波数がロックの外れない下限以下
か、若しくはロックの外れない上限以上かに応じてスイ
ッチの切換えを行い、ＶＣＯを切換える。
Ｌ回路においては、複数のＶＣＯを、同じ制御電圧で互
いに異なる周波数のクロックを発振し、かつ、ロックレ
ンジが互いにオーバーラップするように設定する。電圧
比較器を２つ設け、ＬＰＦよりの信号電圧をロックの外
れない下限電圧、およびロックの外れない上限電圧とそ
れぞれ比較し、比較に基づく信号をＣＰＵに印加し、動
作中のＶＣＯの発振周波数がロックの外れない下限以下
か、若しくはロックの外れない上限以上かに応じてスイ
ッチの切換えを行い、ＶＣＯを切換える。
【０００７】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路の実施例を詳細に説明する。図１は本発明によるＰＬ
Ｌ回路の一実施例の要部ブロック図である。図におい
て、１は入力端子で、基準となる水平同期信号（H-syn
c）等を入力する。２は位相比較器で入力端子１よりの
基準信号とＮ／Ｍカウンタ（逓倍／分周器）８よりの比
較信号の位相を比較し、位相差に応じた差信号電圧、お
よびロック検出信号f1、f2をそれぞれ出力する。このロ
ック検出信号f1、f2は、ロックしている間は共に「Ｌ」
レベルであり、比較信号の位相が基準信号に対して進
み、ロックが外れた場合にf2が「Ｈ」レベルとなり、比
較信号の位相が基準信号より遅れてロックが外れた場合
にf1が「Ｈ」レベルとなる。
路の実施例を詳細に説明する。図１は本発明によるＰＬ
Ｌ回路の一実施例の要部ブロック図である。図におい
て、１は入力端子で、基準となる水平同期信号（H-syn
c）等を入力する。２は位相比較器で入力端子１よりの
基準信号とＮ／Ｍカウンタ（逓倍／分周器）８よりの比
較信号の位相を比較し、位相差に応じた差信号電圧、お
よびロック検出信号f1、f2をそれぞれ出力する。このロ
ック検出信号f1、f2は、ロックしている間は共に「Ｌ」
レベルであり、比較信号の位相が基準信号に対して進
み、ロックが外れた場合にf2が「Ｈ」レベルとなり、比
較信号の位相が基準信号より遅れてロックが外れた場合
にf1が「Ｈ」レベルとなる。
【０００８】３はＬＰＦで、位相比較器２よりの差信号
電圧の不要周波数成分を濾波する。４はスイッチで、Ｌ
ＰＦ３よりの信号電圧をＶＣＯ5a、ＶＣＯ5bまたはＶＣ
Ｏ5cに切換えて入力する。ＶＣＯ5a、ＶＣＯ5bおよびＶ
ＣＯ5cは、それぞれＬＰＦ３よりの信号電圧に応じた周
波数のクロックを発振する電圧制御発振回路で、同じ信
号電圧にてそれぞれ異なる周波数のクロックを発振し、
ロックレンジが互いにオーバーラップするように中心周
波数を設定する。６はスイッチで、スイッチ４と連動
し、ＶＣＯ5a、ＶＣＯ5bまたはＶＣＯ5cの出力を切換
え、端子７より出力する。
電圧の不要周波数成分を濾波する。４はスイッチで、Ｌ
ＰＦ３よりの信号電圧をＶＣＯ5a、ＶＣＯ5bまたはＶＣ
Ｏ5cに切換えて入力する。ＶＣＯ5a、ＶＣＯ5bおよびＶ
ＣＯ5cは、それぞれＬＰＦ３よりの信号電圧に応じた周
波数のクロックを発振する電圧制御発振回路で、同じ信
号電圧にてそれぞれ異なる周波数のクロックを発振し、
ロックレンジが互いにオーバーラップするように中心周
波数を設定する。６はスイッチで、スイッチ４と連動
し、ＶＣＯ5a、ＶＣＯ5bまたはＶＣＯ5cの出力を切換
え、端子７より出力する。
【０００９】Ｎ／Ｍカウンタ８は、スイッチ６よりのク
ロックを、入力端子１よりの水平同期信号の周波数にな
るように逓倍／分周して比較信号とし、前記位相比較器
２に帰還する。９は電圧比較器で、ＬＰＦ３よりの信号
電圧を、ＶＣＯ5a、ＶＣＯ5bおよびＶＣＯ5cの何れでも
ロックが外れないロックの下限電圧E1と比較し、下限電
圧E1以下の場合に「Ｈ」レベルの信号S1を出力する。10
は電圧比較器で、ＬＰＦ３よりの信号電圧を、ＶＣＯ5
a、ＶＣＯ5bおよびＶＣＯ5cの何れでもロックが外れな
いロック上限電圧E2と比較し、上限電圧E2以上の場合に
「Ｈ」レベルの信号S2を出力する。11はＣＰＵで、電圧
比較器９よりの信号S1および電圧比較器10よりの信号S2
を入力し、信号S1および信号S2が共に「Ｌ」レベルの場
合はスイッチ４および６をｂ側に固定する信号を出力
し、信号S1が「Ｌ」レベルで、かつ信号S2が「Ｈ」レベ
ルの場合にスイッチ４および６をａ側に切換える信号を
出力し、信号S1が「Ｈ」レベルで、かつ信号S2が「Ｌ」
レベルの場合にスイッチ４および６をｃ側に切換える信
号を出力する。なお、ＣＰＵ11は、位相比較器２よりの
ロック検出信号f1が「Ｈ」レベルとなった場合は比較信
号の位相遅れによるロック外れ、また、ロック検出信号
f2が「Ｈ」レベルとなった場合は比較信号の位相進みに
よるロック外れであることを判別する。
ロックを、入力端子１よりの水平同期信号の周波数にな
るように逓倍／分周して比較信号とし、前記位相比較器
２に帰還する。９は電圧比較器で、ＬＰＦ３よりの信号
電圧を、ＶＣＯ5a、ＶＣＯ5bおよびＶＣＯ5cの何れでも
ロックが外れないロックの下限電圧E1と比較し、下限電
圧E1以下の場合に「Ｈ」レベルの信号S1を出力する。10
は電圧比較器で、ＬＰＦ３よりの信号電圧を、ＶＣＯ5
a、ＶＣＯ5bおよびＶＣＯ5cの何れでもロックが外れな
いロック上限電圧E2と比較し、上限電圧E2以上の場合に
「Ｈ」レベルの信号S2を出力する。11はＣＰＵで、電圧
比較器９よりの信号S1および電圧比較器10よりの信号S2
を入力し、信号S1および信号S2が共に「Ｌ」レベルの場
合はスイッチ４および６をｂ側に固定する信号を出力
し、信号S1が「Ｌ」レベルで、かつ信号S2が「Ｈ」レベ
ルの場合にスイッチ４および６をａ側に切換える信号を
出力し、信号S1が「Ｈ」レベルで、かつ信号S2が「Ｌ」
レベルの場合にスイッチ４および６をｃ側に切換える信
号を出力する。なお、ＣＰＵ11は、位相比較器２よりの
ロック検出信号f1が「Ｈ」レベルとなった場合は比較信
号の位相遅れによるロック外れ、また、ロック検出信号
f2が「Ｈ」レベルとなった場合は比較信号の位相進みに
よるロック外れであることを判別する。
【００１０】次に、本発明によるＰＬＬ回路の動作を説
明する。位相比較器２は、入力端子１よりの水平同期信
号（基準信号）とＮ／Ｍカウンタ８よりの比較信号の位
相を比較し、位相差に応じた差信号電圧、およびロック
検出信号をそれぞれ出力する。差信号電圧はＬＰＦ３に
て不要周波数成分が濾波され、スイッチ４を介してＶＣ
Ｏ5bに印加される。ＶＣＯ5bはＬＰＦ３よりの信号電圧
に応じた周波数のクロックを発振し、スイッチ６を介し
て端子７より出力する。ＶＣＯ5bよりのクロックはＮ／
Ｍカウンタ８に入力し、端子１よりの基準信号の周波数
となるようにＮ倍に逓倍し、Ｍ分の１に分周し、位相比
較器２に帰還される。ＶＣＯ5a、ＶＣＯ5bおよびＶＣＯ
5cは、例えば、制御電圧が図２（ロ）に示す中心電圧に
て発振周波数がそれぞれ異なり、ロックの外れない下限
の制御電圧E1、およびロックの外れない上限の制御電圧
E2がそれぞれ略同一で、かつ、ロックレンジ（図の制御
電圧E1〜E2）が上下で３個のＶＣＯ間で互いにオーバー
ラップするように設定する。なお、図１の例ではＶＣＯ
を３個設けているが、処理しなければならない水平同期
信号の安定度に応じてＶＣＯを２個設ける、あるいは４
個以上設けるようにしてもよい。
明する。位相比較器２は、入力端子１よりの水平同期信
号（基準信号）とＮ／Ｍカウンタ８よりの比較信号の位
相を比較し、位相差に応じた差信号電圧、およびロック
検出信号をそれぞれ出力する。差信号電圧はＬＰＦ３に
て不要周波数成分が濾波され、スイッチ４を介してＶＣ
Ｏ5bに印加される。ＶＣＯ5bはＬＰＦ３よりの信号電圧
に応じた周波数のクロックを発振し、スイッチ６を介し
て端子７より出力する。ＶＣＯ5bよりのクロックはＮ／
Ｍカウンタ８に入力し、端子１よりの基準信号の周波数
となるようにＮ倍に逓倍し、Ｍ分の１に分周し、位相比
較器２に帰還される。ＶＣＯ5a、ＶＣＯ5bおよびＶＣＯ
5cは、例えば、制御電圧が図２（ロ）に示す中心電圧に
て発振周波数がそれぞれ異なり、ロックの外れない下限
の制御電圧E1、およびロックの外れない上限の制御電圧
E2がそれぞれ略同一で、かつ、ロックレンジ（図の制御
電圧E1〜E2）が上下で３個のＶＣＯ間で互いにオーバー
ラップするように設定する。なお、図１の例ではＶＣＯ
を３個設けているが、処理しなければならない水平同期
信号の安定度に応じてＶＣＯを２個設ける、あるいは４
個以上設けるようにしてもよい。
【００１１】電圧比較器９および電圧比較器10にはＬＰ
Ｆ３よりの信号電圧が印加される。電圧比較器９は、こ
の信号電圧をロックの外れない下限として設定した電圧
E1と比較し、信号電圧が電圧E1より低い場合に「Ｈ」レ
ベルの信号S1を出力し、電圧比較器10は、信号電圧をロ
ックの外れない上限として設定した電圧E2と比較し、電
圧E2より高い場合に「Ｈ」レベルの信号S2を出力し、そ
れぞれ前記ＣＰＵ11に入力する。
Ｆ３よりの信号電圧が印加される。電圧比較器９は、こ
の信号電圧をロックの外れない下限として設定した電圧
E1と比較し、信号電圧が電圧E1より低い場合に「Ｈ」レ
ベルの信号S1を出力し、電圧比較器10は、信号電圧をロ
ックの外れない上限として設定した電圧E2と比較し、電
圧E2より高い場合に「Ｈ」レベルの信号S2を出力し、そ
れぞれ前記ＣＰＵ11に入力する。
【００１２】ＣＰＵ11はこれらの信号に基づいて演算す
る。すなわち、前記信号S1、信号S2が共に「Ｌ」レベル
の場合はスイッチ４および６をｂ側に固定する信号を出
力し、信号S1が「Ｌ」レベル、信号S2が「Ｈ」レベルの
場合にスイッチ４および６をａ側に切換える信号を出力
する。これは、端子１よりの水平同期信号の周波数が高
い方に移動し、ＶＣＯ5bに印加されるＬＰＦ３よりの電
圧が電圧E2以上に上昇し、これにより、ＶＣＯ5bの発振
周波数が図の（ロ）の上側の「切換え領域」に入ってい
るためで、スイッチ４および６がａ側に切換わることに
より、前記ＶＣＯ5bより高い周波数を発振するように設
定されているＶＣＯ5aに切換え（矢印Ａ）、これにより
ロック外れを回避する。また、信号S1が「Ｈ」レベル
で、かつ信号S2が「Ｌ」レベルの場合、スイッチ４およ
び６をｃ側に切換える信号を出力する。これは、端子１
よりの水平同期信号の周波数が低い方に移動し、これに
より、ＶＣＯ5bに印加されるＬＰＦ３よりの電圧が電圧
E1以下に低下し、ＶＣＯ5bの発振周波数が図の（ロ）の
下側の「切換え領域」に入っているためで、スイッチ４
および６がｃ側に切換わる（矢印Ｂ）ことにより、前記
ＶＣＯ5bより低い周波数を発振するように設定されてい
るＶＣＯ5cに切換わり、ロックを保持する。
る。すなわち、前記信号S1、信号S2が共に「Ｌ」レベル
の場合はスイッチ４および６をｂ側に固定する信号を出
力し、信号S1が「Ｌ」レベル、信号S2が「Ｈ」レベルの
場合にスイッチ４および６をａ側に切換える信号を出力
する。これは、端子１よりの水平同期信号の周波数が高
い方に移動し、ＶＣＯ5bに印加されるＬＰＦ３よりの電
圧が電圧E2以上に上昇し、これにより、ＶＣＯ5bの発振
周波数が図の（ロ）の上側の「切換え領域」に入ってい
るためで、スイッチ４および６がａ側に切換わることに
より、前記ＶＣＯ5bより高い周波数を発振するように設
定されているＶＣＯ5aに切換え（矢印Ａ）、これにより
ロック外れを回避する。また、信号S1が「Ｈ」レベル
で、かつ信号S2が「Ｌ」レベルの場合、スイッチ４およ
び６をｃ側に切換える信号を出力する。これは、端子１
よりの水平同期信号の周波数が低い方に移動し、これに
より、ＶＣＯ5bに印加されるＬＰＦ３よりの電圧が電圧
E1以下に低下し、ＶＣＯ5bの発振周波数が図の（ロ）の
下側の「切換え領域」に入っているためで、スイッチ４
および６がｃ側に切換わる（矢印Ｂ）ことにより、前記
ＶＣＯ5bより低い周波数を発振するように設定されてい
るＶＣＯ5cに切換わり、ロックを保持する。
【００１３】
【発明の効果】以上に説明したように、本発明によるＰ
ＬＬ回路によれば、外部よりの水平同期信号の周波数が
中心値から上下に動いてＶＣＯの制御電圧が変動し、Ｐ
ＬＬがロックレンジから外れそうになった場合、ロック
が外れる前に他のＶＣＯに切換わるのでロック外れが生
じない。従って、このＰＬＬ回路で生成されたクロック
を使用する装置では、水平同期信号の周波数変動の大き
い映像信号を処理する場合にもロック外れで画面が乱れ
ることがない。
ＬＬ回路によれば、外部よりの水平同期信号の周波数が
中心値から上下に動いてＶＣＯの制御電圧が変動し、Ｐ
ＬＬがロックレンジから外れそうになった場合、ロック
が外れる前に他のＶＣＯに切換わるのでロック外れが生
じない。従って、このＰＬＬ回路で生成されたクロック
を使用する装置では、水平同期信号の周波数変動の大き
い映像信号を処理する場合にもロック外れで画面が乱れ
ることがない。
【図１】本発明によるＰＬＬ回路の一実施例の要部ブロ
ック図である。
ック図である。
【図２】ＶＣＯの切換えを説明するための図である。
【図３】従来のＰＬＬ回路の一例の要部ブロック図であ
る。
る。
【図４】従来のＰＬＬ回路におけるＶＣＯの切換えを説
明するための図である。
明するための図である。
１ 基準信号入力端子 ２ 位相比較器 ３ ＬＰＦ ４ スイッチ ５ ＶＣＯ ６ スイッチ ８ Ｎ／Ｍ（逓倍／分周）カウンタ ９ 電圧比較器 10 電圧比較器 11 ＣＰＵ E1 ロックの外れない下限電圧 E2 ロックの外れない上限電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/12 Ａ
Claims (8)
- 【請求項１】 外部よりの基準信号および内部の比較信
号の位相を比較し位相差の信号を出力する位相比較器
と、位相比較器よりの信号を入力し不要周波数成分を濾
波する低域フィルタと、複数設けられ前記低域フィルタ
よりの信号の電圧に対応する周波数のクロックをそれぞ
れ発振する電圧制御発振回路と、複数の電圧制御発振回
路を切換えるスイッチと、電圧制御発振回路よりのクロ
ックを分周し前記位相比較器に入力する分周器と、前記
低域フィルタよりの信号を第１基準電圧と比較し第１基
準電圧より低い場合にＨレベルの信号を出力する第１電
圧比較器と、前記低域フィルタよりの信号を第２基準電
圧と比較し第２基準電圧より高い場合にＨレベルの信号
を出力する第２電圧比較器と、第１電圧比較器よりの信
号および第２電圧比較器よりの信号に基づいて演算し、
演算による信号にて前記スイッチを切換えるＣＰＵとか
ら構成したＰＬＬ回路。 - 【請求項２】 前記第１基準電圧はロックの外れない下
限として設定した電圧であり、第２基準電圧はロックの
外れない上限として設定した電圧である請求項１記載の
ＰＬＬ回路。 - 【請求項３】 周波数を逓倍する逓倍器と、周波数を分
周する分周器とを設け、前記電圧制御発振回路よりの信
号を逓倍および分周し、前記位相比較器に入力するよう
にしてなる請求項１または請求項２記載のＰＬＬ回路。 - 【請求項４】 前記複数の電圧制御発振回路は、同一制
御電圧にてそれぞれ異なる周波数のクロックを発振する
ように構成してなる請求項１、請求項２または請求項３
記載のＰＬＬ回路。 - 【請求項５】 前記複数の電圧制御発振回路は、同一制
御電圧にてそれぞれ異なる周波数のクロックを発振し、
かつ、互いにロックレンジがオーバーラップするように
構成してなる請求項１、請求項２、請求項３または請求
項４記載のＰＬＬ回路。 - 【請求項６】 前記複数の電圧制御発振回路は、ロック
の下限の電圧およびロックの上限の電圧がそれぞれ略同
一の電圧になるように構成してなる請求項１、請求項
２、請求項３、請求項４または請求項５記載のＰＬＬ回
路。 - 【請求項７】 前記電圧制御発振回路を３回路設けて構
成した請求項１、請求項２、請求項３、請求項４、請求
項５または請求項６記載のＰＬＬ回路。 - 【請求項８】 前記スイッチを連動する第１スイッチお
よび第２スイッチで構成し、第１スイッチで前記複数の
電圧制御発振回路の入力側を切換えて前記低域フィルタ
よりの信号を入力し、第２スイッチで複数の電圧制御発
振回路の出力側を切換えるようにした請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６または請
求項７記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285576A JPH08149000A (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285576A JPH08149000A (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149000A true JPH08149000A (ja) | 1996-06-07 |
Family
ID=17693349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6285576A Pending JPH08149000A (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149000A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001015347A1 (en) * | 1999-08-20 | 2001-03-01 | Fujitsu Limited | Optical communication system, optical receiver, and wavelength converter |
| US6329862B1 (en) | 1999-06-17 | 2001-12-11 | Alps Electric Co., Ltd. | Reference frequency signal switching circuit capable of adjusting level of external reference frequency signal and outputting resultant signal |
| EP1115206A3 (en) * | 1999-12-22 | 2003-12-17 | Nokia Corporation | Voltage controlled oscillator assembly |
| US7116180B2 (en) | 2002-11-01 | 2006-10-03 | Sharp Kabushiki Kaisha | Voltage-controlled oscillator and integrated circuit device provided with it |
| US7155188B2 (en) | 2001-09-27 | 2006-12-26 | Sharp Kabushiki Kaisha | Integrated circuit and receiving device |
| JP2008219464A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | クロック発生装置 |
| JP2012199761A (ja) * | 2011-03-22 | 2012-10-18 | Nec Corp | 位相同期回路およびその制御方法 |
| EP0977301B2 (en) † | 1998-07-28 | 2019-01-02 | IPCom GmbH & Co. KG | Mobile phone |
-
1994
- 1994-11-18 JP JP6285576A patent/JPH08149000A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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