JPH0627932A - フレームメモリ制御装置 - Google Patents
フレームメモリ制御装置Info
- Publication number
- JPH0627932A JPH0627932A JP4104199A JP10419992A JPH0627932A JP H0627932 A JPH0627932 A JP H0627932A JP 4104199 A JP4104199 A JP 4104199A JP 10419992 A JP10419992 A JP 10419992A JP H0627932 A JPH0627932 A JP H0627932A
- Authority
- JP
- Japan
- Prior art keywords
- frame memory
- image data
- display
- line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 89
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 フレームメモリーからディスプレイ装置側へ
の画像データの転送に支障をきたすことなく、そのフレ
ームメモリーに書き込みを行なう装置側に高度の処理動
作を可能にする。 【構成】 １水平走査ラインごとにメモリーバンクを切
り換えるインターリーブ制御によって、フレームメモリ
ーからのライン画像データの転送タイミングの許容範囲
を延長させる。 【効果】 表示に支障をきたすことなく、フレームメモ
リーの書込側装置に高度な処理を行なわせることができ
る。
の画像データの転送に支障をきたすことなく、そのフレ
ームメモリーに書き込みを行なう装置側に高度の処理動
作を可能にする。 【構成】 １水平走査ラインごとにメモリーバンクを切
り換えるインターリーブ制御によって、フレームメモリ
ーからのライン画像データの転送タイミングの許容範囲
を延長させる。 【効果】 表示に支障をきたすことなく、フレームメモ
リーの書込側装置に高度な処理を行なわせることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、フレームメモリにビッ
トマップ方式で書き込まれた画像データをラスタースキ
ャン方式のＣＲＴディスプレイ装置側へ転送して表示さ
せるフレームメモリ制御装置に関する。
トマップ方式で書き込まれた画像データをラスタースキ
ャン方式のＣＲＴディスプレイ装置側へ転送して表示さ
せるフレームメモリ制御装置に関する。
【０００２】
【従来の技術】従来のこの種の装置は、図５に示すよう
に、（ａ）フレームメモリ３をそれぞれが論理的に独立
した複数のメモリバンクＡ，Ｂ，Ｃに分割するととも
に、（ｂ）ＣＲＴディスプレイ装置の表示画面５１を水
平走査ライン数によって＃０，＃１，＃２の表示区画に
仮想分割し、（ｃ）バンクＡには表示区画＃０にて表示
される画像データを、バンクＢには表示区画＃１にて表
示される画像データを、バンクＣには表示区画＃２にて
表示される画像データをそれぞれに書き込ませるように
していた。
に、（ａ）フレームメモリ３をそれぞれが論理的に独立
した複数のメモリバンクＡ，Ｂ，Ｃに分割するととも
に、（ｂ）ＣＲＴディスプレイ装置の表示画面５１を水
平走査ライン数によって＃０，＃１，＃２の表示区画に
仮想分割し、（ｃ）バンクＡには表示区画＃０にて表示
される画像データを、バンクＢには表示区画＃１にて表
示される画像データを、バンクＣには表示区画＃２にて
表示される画像データをそれぞれに書き込ませるように
していた。
【０００３】フレームメモリ３は、パラレルとシリアル
の２種類のポートを有するデュアルポートＤＲＡＭ（随
時書込可能なメモリ）を用いて構成される。このフレー
ムメモリ３では、パラレルポート側からビットマップ方
式で１ワード分ずつ並列に書き込まれた画像データを、
シリアルポート側から１水平走査ライン周期ごとに１ラ
イン分ずつ直列に読み出してディスプレイ装置側へ転送
することが行なわれる（たとえば、特開昭６３−２４０
６２０号公報参照）。
の２種類のポートを有するデュアルポートＤＲＡＭ（随
時書込可能なメモリ）を用いて構成される。このフレー
ムメモリ３では、パラレルポート側からビットマップ方
式で１ワード分ずつ並列に書き込まれた画像データを、
シリアルポート側から１水平走査ライン周期ごとに１ラ
イン分ずつ直列に読み出してディスプレイ装置側へ転送
することが行なわれる（たとえば、特開昭６３−２４０
６２０号公報参照）。
【０００４】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、フレームメモリに書き込みを行なう装置側での
処理内容に大きな制約が生じる、という問題があった。
よれば、フレームメモリに書き込みを行なう装置側での
処理内容に大きな制約が生じる、という問題があった。
【０００５】上述の問題は以下の理由で生じる。すなわ
ち、フレームメモリ３に画像データを書き込む処理装置
が表示画面５１の全体に及ぶような大量の画像データを
扱う場合、あるいは拡大、縮小、回転、移動、合成など
を任意に行なうような場合は、フレームメモリに対する
画像データの書き込みは、すべてのメモリバンクに対し
て同時的に進行させる必要が生じる。
ち、フレームメモリ３に画像データを書き込む処理装置
が表示画面５１の全体に及ぶような大量の画像データを
扱う場合、あるいは拡大、縮小、回転、移動、合成など
を任意に行なうような場合は、フレームメモリに対する
画像データの書き込みは、すべてのメモリバンクに対し
て同時的に進行させる必要が生じる。
【０００６】そこで、従来においては、図４に示すよう
に、フレームメモリに対する並列書き込みと直列読み出
しを水平同期信号（ＨＳＹＮＣ＃）に同期して切り分
け、ディスプレイ装置の水平走査帰線の区間（ＢＬＡＮ
Ｋ＃）内に１ライン分の画像データをディスプレイ装置
側へ直列転送させる一方、この直列転送された１ライン
分の画像データがディスプレイ装置で表示されている間
にフレームメモリの任意のバンクへの書き込みを行なわ
せるようにしていた。
に、フレームメモリに対する並列書き込みと直列読み出
しを水平同期信号（ＨＳＹＮＣ＃）に同期して切り分
け、ディスプレイ装置の水平走査帰線の区間（ＢＬＡＮ
Ｋ＃）内に１ライン分の画像データをディスプレイ装置
側へ直列転送させる一方、この直列転送された１ライン
分の画像データがディスプレイ装置で表示されている間
にフレームメモリの任意のバンクへの書き込みを行なわ
せるようにしていた。
【０００７】しかし、この場合、書き込む側ではフレー
ムメモリへの連続アクセス可能な時間が水平同期期間に
よって制約され、読み出す側ではそのタイミングが水平
走査帰線の区間だけに制約されて、結局、両者共に非常
に厳しいタイミング条件による動作を強いられる。
ムメモリへの連続アクセス可能な時間が水平同期期間に
よって制約され、読み出す側ではそのタイミングが水平
走査帰線の区間だけに制約されて、結局、両者共に非常
に厳しいタイミング条件による動作を強いられる。
【０００８】つまり、書き込む側の装置では、一回のア
クセスが必ず１水平走査期間内で完了するような処理し
かできなくなるために、処理の内容に制約が生じ、たと
えば画面全体に及ぶような大量の画像データを扱うよう
な処理は円滑に行うことが難かしくなる。また、読み出
す側では、水平走査帰線区間だけという限られたタイミ
ングしか与えられていないために、書き込む側でのアク
セスが少しでも長引くようなことがあると、ディスプレ
イ装置側への画像データの転送が行なえなくなって、デ
ィスプレイ画面に表示ノイズが出たりする。
クセスが必ず１水平走査期間内で完了するような処理し
かできなくなるために、処理の内容に制約が生じ、たと
えば画面全体に及ぶような大量の画像データを扱うよう
な処理は円滑に行うことが難かしくなる。また、読み出
す側では、水平走査帰線区間だけという限られたタイミ
ングしか与えられていないために、書き込む側でのアク
セスが少しでも長引くようなことがあると、ディスプレ
イ装置側への画像データの転送が行なえなくなって、デ
ィスプレイ画面に表示ノイズが出たりする。
【０００９】本発明は、上述した課題に鑑みてなされた
もので、フレームメモリからディスプレイ装置側への画
像データの転送に支障をきたすことなく、フレームメモ
リに書き込みを行なう装置側での処理内容に余裕をもた
せることができるフレームメモリ制御装置を提供するこ
とを目的とする。
もので、フレームメモリからディスプレイ装置側への画
像データの転送に支障をきたすことなく、フレームメモ
リに書き込みを行なう装置側での処理内容に余裕をもた
せることができるフレームメモリ制御装置を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明は上述の課題を解
決するため、フレームメモリから表示側への画像データ
の転送が１水平ラインごとにメモリバンクを切り換えて
行なわれるように上記フレームメモリを複数のメモリバ
ンクに論理分割するとともに、フレームメモリからのラ
イン画像データの転送を水平走査帰線区間とそのあとの
ライン表示区間の両方に跨がる期間の中で行なわせる、
という構成を備えたものである。
決するため、フレームメモリから表示側への画像データ
の転送が１水平ラインごとにメモリバンクを切り換えて
行なわれるように上記フレームメモリを複数のメモリバ
ンクに論理分割するとともに、フレームメモリからのラ
イン画像データの転送を水平走査帰線区間とそのあとの
ライン表示区間の両方に跨がる期間の中で行なわせる、
という構成を備えたものである。
【００１１】
【作用】本発明は、上述の構成によって、フレームメモ
リから表示側へ画像データを転送させるときのタイミン
グ上の制約が大幅に緩和されて、フレームメモリから表
示側へのライン画像データの転送を確実に行なわせるこ
とができるとともに、上記フレームメモリへの書き込み
を行なう装置側でも、フレームメモリをアクセスすると
きの時間的な制約が大幅に緩和されるようになるため、
フレームメモリの読出側であるディスプレイ装置での表
示に支障をきたすことなく、その書込側となる装置に高
度な処理を行なわせることが可能となる。
リから表示側へ画像データを転送させるときのタイミン
グ上の制約が大幅に緩和されて、フレームメモリから表
示側へのライン画像データの転送を確実に行なわせるこ
とができるとともに、上記フレームメモリへの書き込み
を行なう装置側でも、フレームメモリをアクセスすると
きの時間的な制約が大幅に緩和されるようになるため、
フレームメモリの読出側であるディスプレイ装置での表
示に支障をきたすことなく、その書込側となる装置に高
度な処理を行なわせることが可能となる。
【００１２】
【実施例】以下、本発明の実施例を図を参照しながら説
明する。
明する。
【００１３】なお、図において、同一符号は同一または
相当部分を示すものとする。図１は本発明の一実施例に
よるフレームメモリ制御装置の概略構成を示すものであ
って、１は未処理の入力画像を蓄積する画像メモリ、２
は画像データの処理を行なうディスプレイ制御装置、３
は画像データをビットマップ方式で記憶するフレームメ
モリ、４はフレームメモリ３のシリアルポート側から１
ライン分ずつ直列に転送されてくる画像データをビデオ
信号に変換して出力するビデオ信号変換転送部、５はビ
デオ信号変換転送部４から転送されてくるビデオ信号を
表示するビットマップ型のＣＲＴディスプレイ装置、６
は上記フレームメモリ３およびその周辺の動作を制御す
るフレームメモリ制御装置である。
相当部分を示すものとする。図１は本発明の一実施例に
よるフレームメモリ制御装置の概略構成を示すものであ
って、１は未処理の入力画像を蓄積する画像メモリ、２
は画像データの処理を行なうディスプレイ制御装置、３
は画像データをビットマップ方式で記憶するフレームメ
モリ、４はフレームメモリ３のシリアルポート側から１
ライン分ずつ直列に転送されてくる画像データをビデオ
信号に変換して出力するビデオ信号変換転送部、５はビ
デオ信号変換転送部４から転送されてくるビデオ信号を
表示するビットマップ型のＣＲＴディスプレイ装置、６
は上記フレームメモリ３およびその周辺の動作を制御す
るフレームメモリ制御装置である。
【００１４】フレームメモリ３は、パラレルとシリアル
の２種類のポートを有するデュアルポートＤＲＡＭ（随
時書込可能なメモリ）を用いて構成される。
の２種類のポートを有するデュアルポートＤＲＡＭ（随
時書込可能なメモリ）を用いて構成される。
【００１５】フレームメモリ制御装置６は、フレームメ
モリ３から表示側への画像データの転送が１水平ライン
ごとにメモリバンクを切り換えて行なわれるように、上
記フレームメモリ３を複数のメモリバンクに論理分割す
るインターリーブ制御手段と、フレームメモリ３からの
ライン画像データの転送を水平走査帰線区間とそのあと
のライン表示区間の両方に跨がる期間の中で行なわせる
タイミング制御手段とによって構成される。
モリ３から表示側への画像データの転送が１水平ライン
ごとにメモリバンクを切り換えて行なわれるように、上
記フレームメモリ３を複数のメモリバンクに論理分割す
るインターリーブ制御手段と、フレームメモリ３からの
ライン画像データの転送を水平走査帰線区間とそのあと
のライン表示区間の両方に跨がる期間の中で行なわせる
タイミング制御手段とによって構成される。
【００１６】図２はフレームメモリとディスプレイ表示
画面との対応関係を示す。同図に示す対応関係は上記フ
レームメモリ制御装置６の制御によって論理的に構成さ
れる。
画面との対応関係を示す。同図に示す対応関係は上記フ
レームメモリ制御装置６の制御によって論理的に構成さ
れる。
【００１７】同図において、（ａ）フレームメモリ３
は、３つのメモリバンクＡ，Ｂ，Ｃに論理分割され、さ
らに各メモリバンクＡ，Ｂ，Ｃはそれぞれに２つのブロ
ックＬとＨに論理分割される。
は、３つのメモリバンクＡ，Ｂ，Ｃに論理分割され、さ
らに各メモリバンクＡ，Ｂ，Ｃはそれぞれに２つのブロ
ックＬとＨに論理分割される。
【００１８】（ｂ）ＣＲＴディスプレイ装置５の表示画
面５１は水平走査ライン数によって＃０，＃１，＃２の
３つの表示区画に仮想分割される。
面５１は水平走査ライン数によって＃０，＃１，＃２の
３つの表示区画に仮想分割される。
【００１９】（ｃ）表示画面５１の表示区画＃０にて表
示される画像データは、１ラインごとにフレームメモリ
３のバンクＡＬとＢＨに交互に振り分けられて格納され
る。同様に、区画＃１の表示画像データはバンクＣＬと
ＡＨに、区画＃２の表示画像データはバンクＢＬとＣＨ
に、それぞれ１ラインごとに交互に振り分けられて格納
される。
示される画像データは、１ラインごとにフレームメモリ
３のバンクＡＬとＢＨに交互に振り分けられて格納され
る。同様に、区画＃１の表示画像データはバンクＣＬと
ＡＨに、区画＃２の表示画像データはバンクＢＬとＣＨ
に、それぞれ１ラインごとに交互に振り分けられて格納
される。
【００２０】図３は上述した対応関係をディスプレイ装
置の１水平走査ラインごとに示したものである。同図に
示すように、フレームメモリ３から表示側への画像デー
タの転送は、インターリーブ制御によって、１水平ライ
ンごとにメモリバンクを切り換えて行なわれるようにな
っている。
置の１水平走査ラインごとに示したものである。同図に
示すように、フレームメモリ３から表示側への画像デー
タの転送は、インターリーブ制御によって、１水平ライ
ンごとにメモリバンクを切り換えて行なわれるようにな
っている。
【００２１】以上のように構成されたフレームメモリ制
御装置について、以下その動作を説明する。
御装置について、以下その動作を説明する。
【００２２】上述した装置では、図４に示すように、ま
ず、フレームメモリ３への並列書き込みと直列読み出し
が水平同期信号（ＨＳＹＮＣ＃）に同期して行なわれ
る。この同期下にて、１水平ラインごとに転送元のメモ
リバンクを切り換えるインータリーブ制御を行なうこと
で、フレームメモリ３から表示側へのライン画像データ
（ｎ，ｎ＋１，・・・）の転送を、ディスプレイ装置５
の水平走査帰線区間とそのあとのライン表示区間の両方
に跨がる期間の中で行なわせるようにする。転送された
ライン画像データはそれぞれ、１水平走査期間ずつ遅れ
てディスプレイ表示される（ｎ−１，ｎ，ｎ＋１，・・
・）。
ず、フレームメモリ３への並列書き込みと直列読み出し
が水平同期信号（ＨＳＹＮＣ＃）に同期して行なわれ
る。この同期下にて、１水平ラインごとに転送元のメモ
リバンクを切り換えるインータリーブ制御を行なうこと
で、フレームメモリ３から表示側へのライン画像データ
（ｎ，ｎ＋１，・・・）の転送を、ディスプレイ装置５
の水平走査帰線区間とそのあとのライン表示区間の両方
に跨がる期間の中で行なわせるようにする。転送された
ライン画像データはそれぞれ、１水平走査期間ずつ遅れ
てディスプレイ表示される（ｎ−１，ｎ，ｎ＋１，・・
・）。
【００２３】これにより、フレームメモリ３から表示側
へ画像データを転送させるときのタイミング上の制約が
大幅に緩和されて、フレームメモリ３から表示側へのラ
イン画像データの転送を確実に行なわせることができる
ようになる。これとともに、上記フレームメモリ３への
書き込みを行なうディスプレイ制御装置２側でも、フレ
ームメモリ３をアクセスするときの時間的な制約が大幅
に緩和されるようになって、たとえば上記水平走査帰線
区間にずれ込んでフレームメモリ３をアクセスするよう
な画像処理も可能になる。これにより、フレームメモリ
３の読出側であるディスプレイ装置５での表示に支障を
きたすことなく、その書込側となるディスプレイ制御装
置２に高度な処理を行なわせることができる。
へ画像データを転送させるときのタイミング上の制約が
大幅に緩和されて、フレームメモリ３から表示側へのラ
イン画像データの転送を確実に行なわせることができる
ようになる。これとともに、上記フレームメモリ３への
書き込みを行なうディスプレイ制御装置２側でも、フレ
ームメモリ３をアクセスするときの時間的な制約が大幅
に緩和されるようになって、たとえば上記水平走査帰線
区間にずれ込んでフレームメモリ３をアクセスするよう
な画像処理も可能になる。これにより、フレームメモリ
３の読出側であるディスプレイ装置５での表示に支障を
きたすことなく、その書込側となるディスプレイ制御装
置２に高度な処理を行なわせることができる。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
は、フレームメモリから表示側への画像データの転送が
１水平ラインごとにメモリバンクを切り換えて行なわれ
るように上記フレームメモリを複数のメモリバンクに論
理分割するとともに、フレームメモリからのライン画像
データの転送を水平走査帰線区間とそのあとのライン表
示区間の両方に跨がる期間の中で行なわせることによっ
て、フレームメモリから表示側へ画像データを転送させ
るときのタイミング上の制約が大幅に緩和され、フレー
ムメモリから表示側へのライン画像データの転送を確実
に行なわせることができるとともに、上記フレームメモ
リへの書き込みを行なう装置側でも、フレームメモリを
アクセスするときの時間的な制約が大幅に緩和されるよ
うになるため、フレームメモリの読出側であるディスプ
レイ装置での表示に支障をきたすことなく、その書込側
となる装置に高度な処理を行なわせることができるよう
になる、という効果を有するものである。
は、フレームメモリから表示側への画像データの転送が
１水平ラインごとにメモリバンクを切り換えて行なわれ
るように上記フレームメモリを複数のメモリバンクに論
理分割するとともに、フレームメモリからのライン画像
データの転送を水平走査帰線区間とそのあとのライン表
示区間の両方に跨がる期間の中で行なわせることによっ
て、フレームメモリから表示側へ画像データを転送させ
るときのタイミング上の制約が大幅に緩和され、フレー
ムメモリから表示側へのライン画像データの転送を確実
に行なわせることができるとともに、上記フレームメモ
リへの書き込みを行なう装置側でも、フレームメモリを
アクセスするときの時間的な制約が大幅に緩和されるよ
うになるため、フレームメモリの読出側であるディスプ
レイ装置での表示に支障をきたすことなく、その書込側
となる装置に高度な処理を行なわせることができるよう
になる、という効果を有するものである。
【図１】本発明の一実施例によるフレームメモリ制御装
置を使用したシステムの概略構成図
置を使用したシステムの概略構成図
【図２】フレームメモリとディスプレイ表示画面との対
応関係を示す図
応関係を示す図
【図３】フレームメモリとディスプレイ表示画面との対
応関係をラインごとに示す図
応関係をラインごとに示す図
【図４】本発明におけるフレームメモリの書込／読出の
タイミング条件を示す図
タイミング条件を示す図
【図５】従来におけるフレームメモリとディスプレイ表
示画面との対応関係を示す図
示画面との対応関係を示す図
【図６】従来におけるフレームメモリの書込／読出のタ
イミング条件を示す図
イミング条件を示す図
【符号の説明】 １ 入力画像メモリ ２ ディスプレイ制御装置（書込側） ３ フレームメモリ ４ ビデオ信号変換転送部 ５ ＣＲＴディスプレイ装置 ６ フレームメモリ制御装置
Claims (1)
- 【請求項１】 フレームメモリから表示側への画像デー
タの転送が１水平ラインごとにメモリバンクを切り換え
て行なわれるように上記フレームメモリを複数のメモリ
バンクに論理分割するインターリーブ制御手段と、フレ
ームメモリからのライン画像データの転送を水平走査帰
線区間とそのあとのライン表示区間の両方に跨がる期間
の中で行なわせるタイミング制御手段とを備えたフレー
ムメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104199A JP2907630B2 (ja) | 1992-04-23 | 1992-04-23 | フレームメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104199A JP2907630B2 (ja) | 1992-04-23 | 1992-04-23 | フレームメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0627932A true JPH0627932A (ja) | 1994-02-04 |
| JP2907630B2 JP2907630B2 (ja) | 1999-06-21 |
Family
ID=14374309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104199A Expired - Fee Related JP2907630B2 (ja) | 1992-04-23 | 1992-04-23 | フレームメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907630B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001117555A (ja) * | 1999-08-05 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 同期ｄｒａｍを使用する画像転置メモリのためのモジューラ構造 |
| US7110663B1 (en) * | 1999-04-13 | 2006-09-19 | Sony Corporation | Video processing apparatus and method for allocating addresses to data of macroblocks and storing the same, and medium containing a program for performing such method |
| US10620899B2 (en) | 2016-02-09 | 2020-04-14 | Mitsubishi Electric Corporation | Video display device and video data transmission method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135892A (en) * | 1979-04-11 | 1980-10-23 | Fujitsu Ltd | Multiple image display control system |
| JPS56104384A (en) * | 1980-01-25 | 1981-08-20 | Niigata Engineering Co Ltd | Display unit |
-
1992
- 1992-04-23 JP JP4104199A patent/JP2907630B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135892A (en) * | 1979-04-11 | 1980-10-23 | Fujitsu Ltd | Multiple image display control system |
| JPS56104384A (en) * | 1980-01-25 | 1981-08-20 | Niigata Engineering Co Ltd | Display unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110663B1 (en) * | 1999-04-13 | 2006-09-19 | Sony Corporation | Video processing apparatus and method for allocating addresses to data of macroblocks and storing the same, and medium containing a program for performing such method |
| JP2001117555A (ja) * | 1999-08-05 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 同期ｄｒａｍを使用する画像転置メモリのためのモジューラ構造 |
| US10620899B2 (en) | 2016-02-09 | 2020-04-14 | Mitsubishi Electric Corporation | Video display device and video data transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907630B2 (ja) | 1999-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6496192B1 (en) | Modular architecture for image transposition memory using synchronous DRAM | |
| US5293540A (en) | Method and apparatus for merging independently generated internal video with external video | |
| JPH0557599B2 (ja) | ||
| JPH08123367A (ja) | 映像信号処理装置及び映像信号処理方法 | |
| CN1005811B (zh) | 无闪烁地重现隔行扫描视频信号的电视接收机 | |
| EP0525986B1 (en) | Apparatus for fast copying between frame buffers in a double buffered output display system | |
| JPH0426273B2 (ja) | ||
| JPH07262367A (ja) | デジタル画像信号処理装置および方法 | |
| JPH0627932A (ja) | フレームメモリ制御装置 | |
| JP2918049B2 (ja) | ピクチャ・イン・ピクチャのための記憶方法 | |
| JP2548018B2 (ja) | 倍速変換装置 | |
| JPH0126226B2 (ja) | ||
| JP2000125284A (ja) | 監視カメラシステム | |
| JPH0830254A (ja) | 表示効果発生回路 | |
| KR950004132B1 (ko) | 디지탈 rgb엔코더 | |
| JPS63680A (ja) | マルチウインドウ表示装置 | |
| JPH0588665A (ja) | 画像表示制御装置 | |
| JP2692593B2 (ja) | カラー画像信号の処理装置 | |
| JP3431925B2 (ja) | 画像表示制御装置及びその方法 | |
| JPS63112897A (ja) | 半導体記憶装置 | |
| JPH0330074A (ja) | 表示画面合成装置 | |
| JPS6253078A (ja) | ビデオメモリ | |
| JPH0879625A (ja) | ディジタル画像分割表示システム | |
| JPH0415689A (ja) | 画像表示回路 | |
| JPH06350918A (ja) | 静止画処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |