JPH0628033B2 - プロセツサ - Google Patents
プロセツサInfo
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- JPH0628033B2 JPH0628033B2 JP61093124A JP9312486A JPH0628033B2 JP H0628033 B2 JPH0628033 B2 JP H0628033B2 JP 61093124 A JP61093124 A JP 61093124A JP 9312486 A JP9312486 A JP 9312486A JP H0628033 B2 JPH0628033 B2 JP H0628033B2
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- Japan
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- write
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- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、１命令で内蔵メモリを読み、書きできる１チ
ップ信号処理プロセッサ等のプロセッサ、特にメモリへ
の書込み制御に関するものである。
ップ信号処理プロセッサ等のプロセッサ、特にメモリへ
の書込み制御に関するものである。
（従来の技術） 従来、１チップ信号処理プロセッサは、算術演算および
論理演算を行う演算部、該プロセッサの働きを制御する
制御部、命令およびデータを記憶する記憶部等を、１チ
ップに内蔵したものである。ここで、演算部は算術論理
ユニット（以下、ALUという）、乗算器等を、制御部は
命令レジスタ、命令デコーダ等を、記憶部は随時読み書
き可能なメモリ（以下、RAMという）、読出し専用メモ
リ（以下、ROMという）等を、それぞれ有している。
論理演算を行う演算部、該プロセッサの働きを制御する
制御部、命令およびデータを記憶する記憶部等を、１チ
ップに内蔵したものである。ここで、演算部は算術論理
ユニット（以下、ALUという）、乗算器等を、制御部は
命令レジスタ、命令デコーダ等を、記憶部は随時読み書
き可能なメモリ（以下、RAMという）、読出し専用メモ
リ（以下、ROMという）等を、それぞれ有している。
この種のプロセッサでは、内蔵RAMの読出し（リード）
動作と書込み（ライト）動作を行うにはそれぞれ１命令
必要である。そのため、内蔵RAMを介して演算部で演算
を行う場合、必ず内蔵RAMのリード命令及びライト命令
を必要とする。通常、１チップ信号処理プロセッサで
は、内蔵RAMのリード命令及びライト命令が１クロック
で動作する。
動作と書込み（ライト）動作を行うにはそれぞれ１命令
必要である。そのため、内蔵RAMを介して演算部で演算
を行う場合、必ず内蔵RAMのリード命令及びライト命令
を必要とする。通常、１チップ信号処理プロセッサで
は、内蔵RAMのリード命令及びライト命令が１クロック
で動作する。
（発明が解決しようとする問題点） しかしながら、上記構成のプロセッサでは次のような問
題点があった。
題点があった。
最近、デイジタル信号処理技術の進歩や、信号処理プロ
セッサの適用領域の拡大につれて該信号処理プロセッサ
に対する高性能化や、高機能化の要求が強まりつつあ
る。その要求の一つに、１命令（即ち、１クロック）で
内蔵RAMを読み、書きできるようにしたいという要求が
ある。
セッサの適用領域の拡大につれて該信号処理プロセッサ
に対する高性能化や、高機能化の要求が強まりつつあ
る。その要求の一つに、１命令（即ち、１クロック）で
内蔵RAMを読み、書きできるようにしたいという要求が
ある。
命令体系上、RAMの読出し／書込み命令を追加するには
２つの方法がある。第１の方法は、RAMの読出し命令と
書込み命令に加え、読出し／書込み命令を追加する方法
である。この方法は、命令の種類を増加させ、ハードウ
ェアが増加するという問題がある。
２つの方法がある。第１の方法は、RAMの読出し命令と
書込み命令に加え、読出し／書込み命令を追加する方法
である。この方法は、命令の種類を増加させ、ハードウ
ェアが増加するという問題がある。
第２の方法は、RAMの読出し命令と書込み命令を削除
し、RAMの読出し／書込み命令に一本化する方法であ
る。この場合、RAMの読出し命令と書込み命令の機能
は、RAMの読出し／書込み命令で代替される。ところ
が、第２の方法でRAMの読出し機能を代替する場合、該R
AMの書込みを禁止する必要がある。これを実現するた
め、RAMの読出し／書込み命令内に、該RAMへの書込み禁
止を示すフィールドを設ける必要があるが、それによっ
てハードウェアの大型化を招くという問題が生じる。
し、RAMの読出し／書込み命令に一本化する方法であ
る。この場合、RAMの読出し命令と書込み命令の機能
は、RAMの読出し／書込み命令で代替される。ところ
が、第２の方法でRAMの読出し機能を代替する場合、該R
AMの書込みを禁止する必要がある。これを実現するた
め、RAMの読出し／書込み命令内に、該RAMへの書込み禁
止を示すフィールドを設ける必要があるが、それによっ
てハードウェアの大型化を招くという問題が生じる。
本発明は前記従来技術が持っていた問題点として、ハー
ドウエアを大型化せずに、１命令（即ち、１クロック）
でメモリの読出しと書込みを行うことが困難である点に
ついて解決したプロセッサを提供するものである。
ドウエアを大型化せずに、１命令（即ち、１クロック）
でメモリの読出しと書込みを行うことが困難である点に
ついて解決したプロセッサを提供するものである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、命令の形式を
規定する命令形式フィールド、メモリのリードアドレス
を発生する読出し用オフセット、及び該メモリのライト
アドレスを発生する書込み用オフセットを有する１命令
のうち、該命令形式フィールド及び書込み用オフセット
とインデックス用データとを演算してライトアドレス信
号を生成するライトアドレス生成回路と、前記ライトア
ドレス信号によってアドレスが指定され、そのアドレス
に対するデータの書込みが行われるメモリとを備え、前
記１命令によって前記メモリの読出しと書込みを１クロ
ックで実行するプロセッサにおいて、次のような手段を
設けている。
規定する命令形式フィールド、メモリのリードアドレス
を発生する読出し用オフセット、及び該メモリのライト
アドレスを発生する書込み用オフセットを有する１命令
のうち、該命令形式フィールド及び書込み用オフセット
とインデックス用データとを演算してライトアドレス信
号を生成するライトアドレス生成回路と、前記ライトア
ドレス信号によってアドレスが指定され、そのアドレス
に対するデータの書込みが行われるメモリとを備え、前
記１命令によって前記メモリの読出しと書込みを１クロ
ックで実行するプロセッサにおいて、次のような手段を
設けている。
即ち、本発明では、前記命令形式フィールド及び書込み
用オフセットをデコードして該書込み用オフセットが特
定の値を示したときに前記メモリへのデータの書込みを
禁止する書込み禁止信号を発生する書込み禁止手段を、
前記ライトアドレス生成回路に設けている。
用オフセットをデコードして該書込み用オフセットが特
定の値を示したときに前記メモリへのデータの書込みを
禁止する書込み禁止信号を発生する書込み禁止手段を、
前記ライトアドレス生成回路に設けている。
（作用） 本発明によれば、以上のようにプロセッサを構成したの
で、書込み禁止手段は、書込み用オフセットの特定値を
検出すると、書込み禁止信号を発生する。この書込み禁
止信号により、メモリへの書込みが禁止され、それによ
ってハードウェアの大型化が抑制される。従って、前記
問題点を除去できるのである。
で、書込み禁止手段は、書込み用オフセットの特定値を
検出すると、書込み禁止信号を発生する。この書込み禁
止信号により、メモリへの書込みが禁止され、それによ
ってハードウェアの大型化が抑制される。従って、前記
問題点を除去できるのである。
（実施例） 第１図は本発明の一実施例を示す１チップ信号処理プロ
セッサの要部構成図、すなわち、ライトアドレス生成回
路の構成ブロック図である。
セッサの要部構成図、すなわち、ライトアドレス生成回
路の構成ブロック図である。
このライトアドレス生成回路は、図示しないROM等から
読出された命令を一時記憶する命令レジスタ１、タイプ
識別用のANDゲート２、内蔵RAMの書込みを禁止する書込
み禁止手段であるNANDゲート３、ライトアドレス用のイ
ンデックスレジスタ４、及びライトアドレス生成用の２
入力６ビット加算回路５を備えている。ANDゲート２は
命令レジスタ１の出力信号A30，A31を入力してその論理
積を出力する回路、NANDゲート３は命令レジスタ１の出
力信号A0〜A29とANDゲート２の出力との論理積をとりそ
の反転信号である書込み禁止信号Ｓを出力する回路であ
る。インデックスレジスタ４はインデックス用のデータ
を一時記憶する回路、加算回路５は命令レジスタ１の出
力信号A0〜A5とインデックスレジスタ４の出力とを加算
してライトアドレス信号AD1〜AD6を出力する回路であ
る。
読出された命令を一時記憶する命令レジスタ１、タイプ
識別用のANDゲート２、内蔵RAMの書込みを禁止する書込
み禁止手段であるNANDゲート３、ライトアドレス用のイ
ンデックスレジスタ４、及びライトアドレス生成用の２
入力６ビット加算回路５を備えている。ANDゲート２は
命令レジスタ１の出力信号A30，A31を入力してその論理
積を出力する回路、NANDゲート３は命令レジスタ１の出
力信号A0〜A29とANDゲート２の出力との論理積をとりそ
の反転信号である書込み禁止信号Ｓを出力する回路であ
る。インデックスレジスタ４はインデックス用のデータ
を一時記憶する回路、加算回路５は命令レジスタ１の出
力信号A0〜A5とインデックスレジスタ４の出力とを加算
してライトアドレス信号AD1〜AD6を出力する回路であ
る。
なお、第１図では一般的な１チップ信号処理プロセッサ
が備えている演算部、記憶部等の主要部分が説明の便宜
上省略されているが、これら省略された演算部等は本実
施例のプロセッサにも当然設けられている。ここで、従
来と同様に、演算部はALU、乗算器等を、記憶部は命令
レジスタ１に与えるプログラム命令を格納するROM、ラ
イトアドレス信号AD1〜AD6で指定されたアドレスへデー
タを記憶するRAM等を、それぞれ有している。
が備えている演算部、記憶部等の主要部分が説明の便宜
上省略されているが、これら省略された演算部等は本実
施例のプロセッサにも当然設けられている。ここで、従
来と同様に、演算部はALU、乗算器等を、記憶部は命令
レジスタ１に与えるプログラム命令を格納するROM、ラ
イトアドレス信号AD1〜AD6で指定されたアドレスへデー
タを記憶するRAM等を、それぞれ有している。
第２図は内蔵RAMを１命令（即ち、１クロック）で読
み、書きできる命令構成例を示す図である。第２図にお
いて「TYP」は命令の形式を規定するフィールド、「Rad
d」、「Wadd」はそれぞれ内蔵RAMのリードアドレス、ラ
イトアドレスを発生するオフセットである。内蔵RAMの
リードアドレス、ライトアドレスはそれぞれのオフセッ
トを演算することにより作られる。ライトアドレスは第
１図のライトアドレス生成回路で作られる。また、リー
ドアドレスは、リードアドレス生成回路で作られるが、
このリードアドレス生成回路は例えば第１図の回路にお
いてNANDゲート３を削除した回路で構成されている。
み、書きできる命令構成例を示す図である。第２図にお
いて「TYP」は命令の形式を規定するフィールド、「Rad
d」、「Wadd」はそれぞれ内蔵RAMのリードアドレス、ラ
イトアドレスを発生するオフセットである。内蔵RAMの
リードアドレス、ライトアドレスはそれぞれのオフセッ
トを演算することにより作られる。ライトアドレスは第
１図のライトアドレス生成回路で作られる。また、リー
ドアドレスは、リードアドレス生成回路で作られるが、
このリードアドレス生成回路は例えば第１図の回路にお
いてNANDゲート３を削除した回路で構成されている。
次に、内蔵RAMへの書込み動作を説明する。
先ず、内蔵RAMのライトアドレス信号AD1〜AD6は、メモ
リライト用オフセット「Wadd」（＝ハード上の信号A5〜
A0）とインデックスレジスタ４との内容を加算回路５で
加算して生成される。このインデックスレジスタ４は図
示しない別の手段で更新される。
リライト用オフセット「Wadd」（＝ハード上の信号A5〜
A0）とインデックスレジスタ４との内容を加算回路５で
加算して生成される。このインデックスレジスタ４は図
示しない別の手段で更新される。
今、フィールド「TYP」が１，１で命令レジスタ１の出
力信号A5，A4，…，A0が１，１，…，１を示したとき、
書込み禁止信号Ｓは０になり、内蔵RAMへの書込みが禁
止される。また、命令レジスタ１の出力信号A5，A4，
…，A0が１，１，…，１でなかっとき、書込み禁止信号
Ｓは１になり、内蔵RAMへの書込みが許可される。この
ような構成にすれば、RAMへの書込み禁止が容易に実現
できる。
力信号A5，A4，…，A0が１，１，…，１を示したとき、
書込み禁止信号Ｓは０になり、内蔵RAMへの書込みが禁
止される。また、命令レジスタ１の出力信号A5，A4，
…，A0が１，１，…，１でなかっとき、書込み禁止信号
Ｓは１になり、内蔵RAMへの書込みが許可される。この
ような構成にすれば、RAMへの書込み禁止が容易に実現
できる。
ここで問題となるのは、命令レジスタ１の出力信号A5，
A4，…，A0が１，１，…，１で、しかもRAMにデータを
書込みたい場合のみである。このような場合、出力信号
A5，A4，A3，A2，A1，A0を１，１，１，１，１，０に
し、インデックスレジスタ４の内容に１を加算しておけ
ば、該メモリアドレスと同じ番地にデータを書込むこと
ができる。しかし、出力信号A5〜A0がオール１で、しか
もRAMへ書込みたい場合は、オフセット「Radd」の長さ
が十分に長ければほとんど起らない。この例の場合、オ
フセット「Radd」の長さが６ビットで、出現確率が約２
％弱のため、インデックスレジスタ４の内容に１を加算
するという煩わしい操作をそれほど必要としない。
A4，…，A0が１，１，…，１で、しかもRAMにデータを
書込みたい場合のみである。このような場合、出力信号
A5，A4，A3，A2，A1，A0を１，１，１，１，１，０に
し、インデックスレジスタ４の内容に１を加算しておけ
ば、該メモリアドレスと同じ番地にデータを書込むこと
ができる。しかし、出力信号A5〜A0がオール１で、しか
もRAMへ書込みたい場合は、オフセット「Radd」の長さ
が十分に長ければほとんど起らない。この例の場合、オ
フセット「Radd」の長さが６ビットで、出現確率が約２
％弱のため、インデックスレジスタ４の内容に１を加算
するという煩わしい操作をそれほど必要としない。
なお、最近の信号処理プロセッサでは、信号Ｓ，AD1〜A
D6は10ビット位必要とされている。このような場合、イ
ンデックスレジスタ４と加算器５のビット幅を延長して
メモリアドレス信号が作られる。オフセット「Radd」は
メモリアドレス信号が10ビット位までは６ビット位で十
分である。従って一般にはインデックスレジスタ４及び
加算器５は本実施例とは無関係に必要なものであり、本
実施例で特に増加したハードはNANDゲート３のみであ
る。
D6は10ビット位必要とされている。このような場合、イ
ンデックスレジスタ４と加算器５のビット幅を延長して
メモリアドレス信号が作られる。オフセット「Radd」は
メモリアドレス信号が10ビット位までは６ビット位で十
分である。従って一般にはインデックスレジスタ４及び
加算器５は本実施例とは無関係に必要なものであり、本
実施例で特に増加したハードはNANDゲート３のみであ
る。
本実施例の利点をまとめれば、次のようになる。
１命令（即ち、１クロック）で内蔵RAMの読出しおよび
書込みを行う場合、書込み禁止を容易にプログラム命令
で制御できる。さらに、実現するハード量も１チップ信
号処理プロセッサ全体のハード量に比べると無視できる
程度のものである。
書込みを行う場合、書込み禁止を容易にプログラム命令
で制御できる。さらに、実現するハード量も１チップ信
号処理プロセッサ全体のハード量に比べると無視できる
程度のものである。
なお、本発明では第１図の回路に限定されず、例えばNA
NDゲート３を他のゲート回路に変形したり、あるいは第
１図及び第２図のビット数を増加、減少したりする変形
も可能である。また、本発明の適用領域は、１チップ信
号処理プロセッサにのみ限定されず、メモリの読出し、
書込みを１命令で実行できるプロセッサに総て適用でき
る。
NDゲート３を他のゲート回路に変形したり、あるいは第
１図及び第２図のビット数を増加、減少したりする変形
も可能である。また、本発明の適用領域は、１チップ信
号処理プロセッサにのみ限定されず、メモリの読出し、
書込みを１命令で実行できるプロセッサに総て適用でき
る。
（発明の効果） 以上詳細に説明したように、本発明によれば、書込み用
オフセットが特定の値を示したときにメモリへの書込み
を禁止する書込み禁止手段を設けたので、メモリへの書
込み禁止を容易にプログラム命令で制御でき、しかも書
込み禁止手段を最小限のハードウエア量で実現できる。
オフセットが特定の値を示したときにメモリへの書込み
を禁止する書込み禁止手段を設けたので、メモリへの書
込み禁止を容易にプログラム命令で制御でき、しかも書
込み禁止手段を最小限のハードウエア量で実現できる。
第１図は本発明の一実施例を示すプロセッサの要部構成
図、第２図は第１図の命令構成図である。 １……命令レジスタ、２……ANDゲート、３……NANDゲ
ート、４……インデックスレジスタ、５……加算回路、
A0〜A31……命令レジスタ出力信号、AD1〜AD6……ライ
トアドレス信号、Ｓ……書込み禁止信号。
図、第２図は第１図の命令構成図である。 １……命令レジスタ、２……ANDゲート、３……NANDゲ
ート、４……インデックスレジスタ、５……加算回路、
A0〜A31……命令レジスタ出力信号、AD1〜AD6……ライ
トアドレス信号、Ｓ……書込み禁止信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 政雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭53−44131（ＪＰ，Ａ) 特開 昭61−26152（ＪＰ，Ａ)
Claims (1)
- 【請求項１】命令の形式を規定する命令形式フィール
ド、メモリのリードアドレスを発生する読出し用オフセ
ット、及び該メモリのライトアドレスを発生する書込み
用オフセットを有する１命令のうち、該命令形式フィー
ルド及び書込み用オフセットとインデックス用データと
を演算してライトアドレス信号を生成するライトアドレ
ス生成回路と、 前記ライトアドレス信号によってアドレスが指定され、
そのアドレスに対するデータの書込みが行われるメモリ
とを備え、 前記１命令によって前記メモリの読出しと書込みを１ク
ロックで実行するプロセッサにおいて、 前記命令形式フィールド及び書込み用オフセットをデコ
ードして該書込み用オフセットが特定の値を示したとき
に前記メモリへのデータの書込みを禁止する書込み禁止
信号を発生する書込み禁止手段を、 前記ライトアドレス生成回路に設けたことを特徴とする
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093124A JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093124A JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62248047A JPS62248047A (ja) | 1987-10-29 |
| JPH0628033B2 true JPH0628033B2 (ja) | 1994-04-13 |
Family
ID=14073771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093124A Expired - Fee Related JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628033B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3202497B2 (ja) | 1994-09-09 | 2001-08-27 | 日本電気株式会社 | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344131A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Segment transit system |
| JPS6126152A (ja) * | 1984-07-16 | 1986-02-05 | Fujitsu Ltd | アドレスチエツク方式 |
-
1986
- 1986-04-22 JP JP61093124A patent/JPH0628033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62248047A (ja) | 1987-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |