JPS6320631A - レジスタ選択方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタ選択方式に関し、特にマイクロプログ
ラム制御の情報処理装置におけるレジスタ選択方式に関
する。

〔従来の技術〕

従来、マイクロプログラム制御の情報処理装置における
レジスタ選択方式では、マイクロプログラム中で参照す
るマイクロオペランドの指定は、マイクロプログラム自
身がマイクロオペランドアドレスをオペランドポインタ
に格納するか、または解読部で命令を解読して得られた
マイクロオペランドアドレスを実行部での命令実行開始
前にオペランドポインタに格調し、このマイクロオペラ
ンドアドレスをマイクロオペランドバスを介してマイク
ロオペランドデコーダに転送することにより行われてい
た。

〔発明が解決しようとする問題点〕

上述した従来のマイクロプログラム制ｊ１の情報処理装
置におけるレジスタ選択方式では、１個のオペランドポ
インタに対するマイクロオペランドの参照は１個に限ら
れていたので、異なるマイクロオペランドを参照する場
合にはマイクロプログラム中で逐次オペランドポインタ
の値を書き換えなくてはならなかった。例えば、マイク
ロオペランドアドレスのｍ（正整８）ビットのうちの下
位ｎ（正整数）ビットが同一のマイクロオペランドをア
クセスするときには、 ■　マイクロオペランドアドレスの続出し、■　マイク
ロオペランドアドレスの下位ｎビットのマスク、 ■　新しいマイクロオペランドアドレスの計算、■　オ
ペランドポインタへの書込み という手順が必要であり、このため制御記憶部の容量を
増加させ、命令実行時間を増加させる欠点がある。

本発明の目的は、上述の点に鑑み、異なるマイクロオペ
ランドの参照を行うときにオペランドポインタの書喚え
を行う必要がないようにすることにより、制御記憶部の
容量の減少および実行時間の減少を図るようにしたレジ
スタ選択方式を提供することにある。

〔問題点を解決するための手段〕

本発明のレジスタ選択方式は、マイクロプログラムを格
納する制御記憶部を有しこの制御記憶部の制御によりマ
イクロオペランドバスにマイクロオペランドアドレスを
出力しこのマイクロオペランドアドレスをマイクロオペ
ランドデコーダが解読することにより参照すべきマイク
ロオペランドをアクセスするマイクロプログラム制御の
情報処理装置において、解読部で命令を解読して得られ
たマイクロオペランドアドレスを実行部での命令実行開
始に先立って格納しまたは前記制御記憶部の制御により
データバス上の内容を格納するオペランドポインタと、
同じく前記解読部で命令を解読して得られたマイクロオ
ペランドアドレスを前記実行部での命令実行開始に先立
って格納しまたは前記制御肥土な部の制御により前記デ
ータバス上の内容を格納するベースレジスタと、前記制
御記憶部中のマイクロ命令をこのマイクロ命令の実行前
に保持しこの保持した内容によって前記オペランドポイ
ンタの内容と前記ベースレジスタの内容とをビット単位
に排他的に制御卸して前記オペランドバスに出力させる
マイクロプログラムラッチとを有する。

〔作用〕

本発明のレジスタ選択方式では、オペランドポインタお
よびベースレジスタが解読部で命令を解読して得られた
マイクロオペランドアドレスを実行部での命令実行開始
に先立って格納しまたは制御記憶部の制御によりデータ
バス上の内容を格納し、マイクロプログラムラッチが制
御記憶部中のマイクロ命令をこのマイクロ命令の実行前
に保持しこの保持した内容によってオペランドポインタ
の内容とベースレジスタの内容とをビット単位に排他的
に制御してオペランドバスに出力させる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック構成図である
。本実施例のレジスタ選択方式は、マイクロオペランド
アドレスを保持するベースレジスタ１と、制御記憶部（
図示せず）からのマイクロ命令を保持するマイクロプロ
グラムラッチ２と、マイクロオペランドアドレスを保持
するオペランドポインタ３と、マイクロオペランドアド
レス出力ゲート４〜７と、制御記憶部によって制御され
るデータバス１１と、ソースオペランドに対するソース
マイクロオペランドバス１８と、ディスティネーション
オペランドに対するディスティネーションマイクロオペ
ランドバス１９とを含んで構成されている。

ベースレジスタ１は、データバス１１上の内容を得るこ
とができるとともに、命令の実行開始前に解読部（図示
せず）より信号線１２を介してマイクロオペランドアド
レスを受は取ることが可能である。また、ベースレジス
タ１は、信号ｖＡ１４を介しマイクロオペランドアドレ
ス出力ゲート４を経由してソースマイクロオペランドバ
ス１８に接続され、信号線１４を介しマイクロオペラン
ドアドレス出力ゲート５を経由してディスティネーショ
ンマイクロオペランドバス１９に接続されている。

オペランドポインタ３は、データバス１１上の内容を得
ることができるとともに、命令の実行開始前に解読部（
図示せず）より信号線１２を介してマイクロオペランド
アドレスを受は取ることが可能である。また、オペラン
ドポインタ３は、信号線１５を介してソースマイクロオ
ペランドバス１８およびディスティネーションマイクロ
オペランドバス１９にそれぞれ接続されているとともに
、信号線１５を介しマイクロオペランドアドレス出力ゲ
ート６を経由してソースマイクロオペランドバス１８に
接続され、信号線１５を介しマイクロオペランドアドレ
ス出力ゲート７を経由してディスティネーションマイク
ロオペランドハス１９に接続されている。

マイクロプロゲラムラフチ２は、制；１記４．９部より
信号線１３を介して実行するマイクロ命令を保持する。

また、マイクロプログラムラッチ２は、信号線１６を介
してマイクロオペランドアドレス出力ゲート４および６
にそれぞれ接続されているとともに、信号ｖＡ１１を介
してマイクロオペランドアドレス出力ゲート５および７
にそれぞれ接続されている。

なお、符号２０はベースレジスタ１に対する書込み許可
信号、２１はベースレジスタ１およびオペランドポイン
タ３に対する書込み許可信号、２２はオペランドポイン
タ３に対する書込み許可信号、２３はマイクロプロゲラ
ムラフチ２に対する書込み許可信号をそれぞれ示す。ま
た、符号２４および２６はソースマイクロオペランドバ
ス１８に対する出力許可信号、２５および２７はディス
ティ７−シヨンマイクロオペランドバス１９に対する出
力許可信号をそれぞれ示す、各許可信号２０．２２．２
４ないし２７は、制御記憶部内のマイクロ命令によって
制御される。

第２図は、マイクロオペランドアドレス出力ゲート４お
よび６のさらに詳しい回路例を示す図である。マイクロ
オペランドアドレス出力ゲート４は、ベースレジスタ１
のビット数と同数（図では６ビツト）のアンド回路とゲ
ートとの組合せで構成されていて、マイクロプロゲラム
ラ、チ２のソースオペランドの反転信号と出力許可信号
（ＢＲ−３−３ＥＬ）２６との論理積に応して各ゲート
を開閉してベースレジスタ１の内容をビット単位にソー
スマイクロオペランドバス１８に選択的に出力する。

マイクロオペランドアドレス出力ゲート６は、オペラン
ドポインタ３のビット数と同数（図では６ビツト）のア
ンド回路とゲートとの組合せで構成されていて、マイク
ロプログラムラッチ２のソースオペランドの信号と出力
許可信号２６との論理積に応じて各ゲートを開閉してオ
ペランドポインタ１の内容をビット単位にソースマイク
ロオペランドバス１８に選択的に出力する。

したがって、オペランドポインタ３とベースレジスタ１
との各ビア）が、出力許可信号２６に応してマイクロオ
ペランドラッチ２の対応するビットにより排他的に制御
されてソースマイクロオペランドバス１８に出力される
。

なお、第２図では、マイクロオペランドアドレス出力ゲ
ート４および６だけについて図示したが、マイクロオペ
ランドアドレス出力ゲート５および７についても同様に
構成されている。ただし、マイクロオペランドアドレス
出力ゲート５および７は、マイクロプロゲラムラフチ２
のディスティ皐−ションオペランドの内容に応じてベー
スレジスタ１およびオペランドポインタ３の内容をビッ
ト単位に排他的に制御してディスティネーションマイク
ロオペランドバス１９に出力させる。

次に、このように構成された本実施例のレジスタ選択方
式の動作について説明する。

解読部より与えられるマイクロオペランドアドレスは、
信号線１２を介してベースレジスタ１およびオペランド
ポインタ３に転送される。書込み許可信号２１は、前命
令の実行終了時に出力され、現命令の実行開始時にはヘ
ースレジスタ１およびオペランドポインタ３の値は確定
している。

いま、命令の実行開始時にオペランドポインタ３および
ベースレジスタ１に汎用レジスタ（ＯＲ）１１を指定す
る０ＯＩＯＬＩＢ　（Ｂは２進数であることを示す）が
指定されていたときに指定をＯＲ７に変更する場合を考
える。まず、書込み許可信号２０を働かせてデータバス
１１を介して０ＯＯＩＸχＢをベースレジスタ１に書き
込む。次に、ソースオペランドが００００１１　Ｂであ
るマイクロ命令を制′４′Ｂ記憶部より書込み許可信号
２３を働かせてマイクロプログラムラッチ２に書き込む
とともに、出力許可信号２６を働かせてマイクロオペラ
ンドのアクセスを行う。

この結果、ソースマイクロオペランドバス１８には、０
００１１１Ｂがソースマイクロオペランドアドレスして
出力され、このマイクロオペランドアドレスがマイクロ
オペランドデコーダ（Ｕ！Ｊ示せず）により解読されて
、参照すべきマイクロオペランドであるＯＲ７がアクセ
スされる。

なお、上記動作の説明では、ソースオペランドとしてレ
ジスタを参照する場合について述べたが、ディスティネ
ーションオペランドとしてレジスタを参照する場合には
、出力許可信号２６の代わりに出力許可信号２７を働か
せるようにすればよい。

このように、従来のレジスタ選択方式であれば、■　オ
ペランドポインタの読出し、 ■　マイクロオペランドアドレスの下位２ビツトのマス
ク、 ■　新マイクロオペランドアドレスの計算、■　オペラ
ンドポインタへの書込み といった手順が必要であったが、本実施例のレジスタ選
択方式によれば、 ■　ベースレジスタへのマイクロオペランドアドレスの
書込み、 ■　マイクロ命令によるマイクロオペランドアクセス のようにわずかの手順によって必要なマイクロオペラン
ドのアクセスが可能となる。特に、マイクロプログラム
による実効アドレス計算のようにマイクロオペランドア
ドレスを解析しなくてはならない場合には有効となる。

〔発明の効果〕

以上説明したように本発明は、命令の実行に先立ってマ
イクロオペランドアドレスを保持するオペランドポイン
タとベースレジスタとを設けて実行するマイクロ命令を
保持するマイクロプログラムラッチの内容によってオペ
ランドポインタとベースレジスタとを排他的に制？Ｉし
てマイクロオペランドの参照を行うことにより、オペラ
ンドポインタの書換えの手間を省き、制御記憶部の容量
の減少と命令実行時間の減少とを図ることができる効果
がある。

【図面の簡単な説明】

第１興は本発明のレジスタ選択方式の一実施例を示すブ
ロック構成図、 第２図は第１図中に示したオペランドポインタとベース
レジスタとの排他的制御を行う回路の一例を示す図であ
る。 図において、 ｌ・・・・・ベースレジスタ、 ２・・・・・マイクロプログラムラッチ、３・・・・・
オペランドポインタ、 ４〜７・・・マイクロオペランドアドレス出力ゲート、 １１・・・・・データバス、 １２〜１７・・・信号線、 １８・・・・・ソースマイクロオペランドバス、１９・
・・・・ディスティネーションマイクロオペランドバス
、 ２０〜２３・・・書込み許可信号、 ２４〜２７・・・出力許可信号である。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを格納する制御記憶部を有しこの制
   御記憶部の制御によりマイクロオペランドバスにマイク
   ロオペランドアドレスを出力しこのマイクロオペランド
   アドレスをマイクロオペランドデコーダが解読すること
   により参照すべきマイクロオペランドをアクセスするマ
   イクロプログラム制御の情報処理装置において、 解読部で命令を解読して得られたマイクロオペランドア
   ドレスを実行部での命令実行開始に先立って格納しまた
   は前記制御記憶部の制御によりデータバス上の内容を格
   納するオペランドポインタと、 同じく前記解読部で命令を解読して得られたマイクロオ
   ペランドアドレスを前記実行部での命令実行開始に先立
   って格納しまたは前記制御記憶部の制御により前記デー
   タバス上の内容を格納するベースレジスタと、 前記制御記憶部中のマイクロ命令をこのマイクロ命令の
   実行前に保持しこの保持した内容によって前記オペラン
   ドポインタの内容と前記ベースレジスタの内容とをビッ
   ト単位に排他的に制御して前記オペランドバスに出力さ
   せるマイクロプログラムラッチと、 を有することを特徴とするレジスタ選択方式。