JPH0628054A - 異常監視回路 - Google Patents

Abstract

(57)【要約】 【目的】 動作の基準となるクロックおよび処理単位の
基準となる周期的なフレームパルスを分配するディジタ
ル信号処理装置の異常監視回路に関するものであり、高
速クロックの１ビット単位での異常の判定を可能にし、
また温度、経年変化による特性変動を無くすこと等を目
的とするものである。 【構成】 動作の基準となるクロックおよび処理単位の
基準となる周期的なフレームパルスを分配するディジタ
ル信号処理装置の異常監視回路であって、フレームパル
スの入力時点をカウント開始点としてフレームパルスの
周期に相当する分のクロックの入力数をカウントして出
力信号を出すカウンタ５０と、フレームパルスとカウン
タの出力信号とのタイミングを比較する比較回路５１と
を備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動作の基準となるクロ
ックおよび処理単位の基準となる周期的なフレームパル
スを分配するディジタル信号処理装置の異常監視回路に
関するものである。

【０００２】ディジタル信号処理装置を実現する上で、
その処理基準となるクロックおよびフレームパルスは、
それに１ビットのエラーでもあると処理結果が異常とな
るため、特に重要なものである。そのために、クロック
およびフレームパルスの正常性を監視できる、高精度、
低価格の異常監視回路が必要とされる。

【０００３】

【従来の技術】図７にはディジタル信号処理装置の構成
例が示される。このディジタル信号処理装置は、基本的
には、信号処理装置３₁ 〜３_n と、処理の基準信号とな
るクロックとフレームパルスを発生するクロック発生／
分配装置４₀ 、４₁ から構成される。クロック発生／分
配装置４₀ 、４₁ は信頼性を高めるように０系と１系に
二重化されており、また信号処理装置３₁ 〜３_n もそれ
ぞれ内部が二重化されている。そして、故障検出時には
正常系へ自律的に切り替わるようになっている。

【０００４】図８には信号処理装置３の概略的な構成が
示される。図示のように、信号処理装置３は、０系、１
系のクロックとフレームパルスに対してそれぞれ異常を
監視する入力異常監視部３１〜３４、二重化構成の信号
処理部３５、入力異常監視部３１〜３４の監視結果に基
づいて信号処理部３５の正常系を選択する処理を行う監
視処理部３６を含み構成される。

【０００５】このように内部が二重化されている信号処
理装置においては、クロックおよびフレームパルスは０
系、１系の双方から供給され、それぞれ信号処理部３５
へ供給されると同時に入力異常監視部３１〜３４に供給
される。入力異常監視部３１〜３４では、入力されたク
ロックおよびフレームパルスを監視し、その監視結果を
監視処理部３６に出力する。監視処理部３６では、各系
の監視結果をもとに０／１系の正常性を判定し、正常な
系を示す選択信号を信号処理部３５に出力し、信号処理
部３５ではこの選択信号に基づいて０／１系のうちの正
常な系を選択した後に信号処理を行う。

【０００６】入力異常監視部３１〜３４はモノマルチバ
イブレータで構成されており、動作原理としては図９に
示されるように、入力信号が正常時の入力信号周期を超
える一定期間τにわたり変化がない場合に、入力信号に
異常があると判断して、異常結果を出力する。このモノ
マルチバイブレータでは、入力信号断の判定時間τをキ
ャパシタＣと抵抗Ｒで構成されるアナログ回路の時定数
で設定している。

【０００７】

【発明が解決しようとする課題】上述のように、従来の
入力異常監視部は、正常／異常の判断基準となる判定時
間τをキャパシタＣと抵抗Ｒのアナログ回路の時定数で
設定しているため、高精度な時間の設定が難しく、高速
クロックの１ビット単位での正常／異常の判定は不可能
であった。またアナログ回路で構成されているために温
度および経年変化で判定時間が変動してしまうこと、入
力信号の数（つまり０系、１系のクロックとフレームパ
ルスの数）だけ異常監視回路が必要であることなどが問
題となっている。

【０００８】本発明はかかる問題点に鑑みてなされたも
のであり、高速クロックの１ビット単位での異常の判定
を可能にし、また温度、経年変化による特性変動を無く
すこと等を目的とするものである。

【０００９】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明の異常監視回路は、動作の基準と
なるクロックおよび処理単位の基準となる周期的なフレ
ームパルスを分配するディジタル信号処理装置の異常監
視回路であって、フレームパルスの入力時点をカウント
開始点としてフレームパルスの周期に相当する分のクロ
ックの入力数をカウントして出力信号を出すカウンタ５
０と、フレームパルスとカウンタの出力信号とのタイミ
ングを比較する比較回路５１とを備えたものである。

【００１０】上記カウンタ５０は、フレームパルスの周
期に相当する分のクロック入力数をカウントした時点で
出力信号が出力されるように、カウント開始時にカウン
ト値の初期値が設定されるように構成することができ
る。

【００１１】

【作用】カウンタ５０はフレームパルスの入力される度
にその入力時点をカウント開始点としてカウントを行
い、フレームパルスの周期に相当する分のクロックの入
力数をカウントすると出力信号を出力する。したがって
正常時にはフレームパルスとカウンタの出力信号との発
生周期は一致し、同一タイミングで発生される。よって
比較回路５１でこれを監視し、タイミングが一致してい
れば、クロックとフレームパルスは正常、不一致であれ
ば異常と判定する。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての異常監視回路
が示される。図中、クロックＣＬＫはディジタル信号処
理装置の動作の基準となるクロック、フレームパルスＦ
Ｐは処理単位の基準となる周期的なフレームの先頭を示
す信号である。これらの信号はクロック発生／分配装置
から供給され、信号処理部３５に入力されると共に、本
発明の実施例の入力異常監視部に入力される。

【００１３】入力異常監視部はカウンタ１と排他的オア
ゲート２で構成される。カウンタ１はそのクロック入力
端子にクロックＣＬＫが、ロード入力端子にフレームパ
ルスＦＰがそれぞれ入力されており、ロードデータとし
て図示しない回路からカウント初期値データが入力され
る。またリップルキャリーＣＲを排他的オアゲート２の
一方の入力端子に送出する。この排他的オアゲート２の
他の入力端子にはフレームパルスＦＰが入力される。

【００１４】この実施例回路の動作を以下に説明する。
システムのクロック発生／分配装置から供給されたクロ
ックＣＬＫ、フレームパルスＦＰは、カウンタ１のクロ
ック入力端子、ロード入力端子にそれぞれ入力される。
カウンタ１は、ロード入力としてフレームパルスＦＰが
入力されると、カウント値が所定の初期値に初期化さ
れ、以降、この初期値から始めてクロックＣＬＫが入力
される毎に一つずつカウントアップする。そして、所定
の最大値までカウントしたときにリップルキャリーＣＲ
を出力する。

【００１５】ここで、ロード（フレームパルスＦＰ）が
入力されてからリップルキャリーＣＲが出力されるまで
のカウンタ周期をフレームパルスＦＰの周期と同一にな
るようにカウンタ初期値を設定しておく。

【００１６】このようにすると、クロックＣＬＫおよび
フレームパルスＦＰに異常がなければ、フレームパルス
ＦＰが入力されるタイミングとリップルキャリーＣＲが
出力されるタイミングは一致するため、排他的オアゲー
ト２の出力としては異常無しを示す“０”が常に出力さ
れる。もし、クロックＣＬＫおよびフレームパルスＦＰ
に異常が発生すれば、フレームパルスＦＰとリップルキ
ャリーＣＲの出力タイミングがずれるため、排他的オア
ゲート２からの出力は異常有りを示す“１”となる。

【００１７】図３〜図６は実施例回路の各部信号のタイ
ムチャートである。図３は正常時のもので、フレームパ
ルスＦＰとリップルキャリーＣＲのタイミングは常に一
致し、排他的オアゲート２からの異常検出結果は常に
“０”の異常無しである。

【００１８】図４はクロックＣＬＫに１クロック分のク
ロック抜けがあった場合のもの、図５は外部からのノイ
ズあるいは素子の故障等により正規のクロックＣＬＫに
擬似的なクロックが追加された場合のものである。この
ようにクロックが抜けたり、追加されたときには、フレ
ームパルスＦＰとリップルキャリーＣＲのタイミングは
不一致になり、排他的オアゲート２からの異常検出結果
は“１”の異常有りとなる。

【００１９】また図６は入力されるフレームパルスＦＰ
が抜けてしまった場合のもので、このようにフレームパ
ルスＦＰが異常になった場合にもフレームパルスＦＰと
リップルキャリーＣＲは同時のタイミングで発生され
ず、排他的オアゲート２からの異常検出結果は“１”と
なる。

【００２０】本発明の実施にあたっては種々の変形形態
が可能である。例えば、例えば上述の実施例では、カウ
ンタに初期値をセットしてクロック入力毎に順次にカウ
ントアップし、それが最大値になったらリップルキャリ
ーを出力するようにしたが、もちろんこれに限れるもの
ではなく、例えば初期値としてフレームパルス周期相当
値をセットし、クロック入力毎に順次にカウントダウン
してそれがゼロになったときに出力信号を出力するよう
にしたものであってもよい。要は入力クロックに基づい
てフレームパルスと同一の周期をカウントしその周期で
出力信号を出す回路であれば他の構成の回路であっても
よい。

【００２１】またフレームパルスとカウンタ出力のタイ
ミングを比較する回路も排他的オアゲートに限られるも
のではなく、両信号の発生タイミングの一致／不一致を
検出できれば他のどのような構成の回路であってもよ
い。

【００２２】

【発明の効果】以上に説明したように、本発明によれ
ば、従来の技術では困難であった高速クロックの１ビッ
ト単位での異常の判定も可能になる。また全ディジタル
処理にできるため、温度、経年変化による特性の変動を
無くすことができる。さらに、クロックおよびフレーム
パルスを別々ではなく同時に監視するものであるためハ
ードウェア量を削減して回路を低価格化することができ
る。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての異常監視回路を示す
図である。

【図３】実施例回路の正常時の各部信号のタイムチャー
トである。

【図４】実施例回路の入力クロック抜け時の各部信号の
タイムチャートである。

【図５】実施例回路の入力クロック追加時の各部信号の
タイムチャートである。

【図６】実施例回路の入力フレームパルス抜け時の各部
信号のタイムチャートである。

【図７】ディジタル信号処理装置の概略的構成を示す図
である。

【図８】信号処理装置内部の従来の構成を示す図であ
る。

【図９】従来の入力異常監視部の動作原理を説明するた
めのタイムチャートである。

【符号の説明】 １ カウンタ ２ 排他的オアゲート ３₁ 〜３_n 信号処理装置 ４₀ 、４₁ クロック発生／分配装置 ３１〜３４ 入力異常監視部 ３５ 信号処理部 ３６ 監視処理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 信宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金子 浩幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 動作の基準となるクロックおよび処理単
   位の基準となる周期的なフレームパルスを分配するディ
   ジタル信号処理装置の異常監視回路であって、 該フレームパルスの入力時点をカウント開始点として該
   フレームパルスの周期に相当する分の該クロックの入力
   数をカウントして出力信号を出すカウンタ（５０）と、 該フレームパルスと該カウンタの出力信号とのタイミン
   グを比較する比較回路（５１）とを備えた異常監視回
   路。
2. 【請求項２】 上記カウンタは、フレームパルスの周期
   に相当する分のクロック入力数をカウントした時点で出
   力信号が出力されるように、カウント開始時にカウント
   値の初期値が設定されるようになっている請求項１記載
   の異常監視回路。