JPH0628198A - Ｒｉｓｃマイクロプロセッサ優先ベクトル割り込みシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】減数指令設定コンピュータＲＩＳＣパイプライ
ン化マイクロプロセッサのための改良されたベクトル割
り込みシステムの提供。 【構成】ＲＩＳＣマイクロプロセッサアーキテクチャ１
０は７個の機能ユニット即ちバスユニット１２、プログ
ラム制御ユニット１４、指令フェッチユニット１６、レ
ジスタファイル１８、実行ユニット２０、ブロックトラ
ンスファレジスタスコアボードユニット２２、データロ
ードストア２４を含む。制御ユニット１４は、４個のユ
ニット即ちマスタークロック制御ユニット、ベクトル割
り込みとプログラム制御とプログラム制御ユニットデコ
ーダを含む。ベクトル割り込みシステムが、先取不可能
操作モードの実行中階層順序で割り込みをキューする能
力を含んだリアルタイム操作システムのダイレクトサポ
ートのための先取可能モードと先取不可能モードを備え
たＲＩＳＣマイクロプロセッサを提供する。

Description

【発明の詳細な説明】

【０００１】本発明はマイクロプロセッサ、より詳しく
は高速、短待ち時間割り込みサービスルーチン処理、一
般概念では切変え割り込み処理モードを必要とするパイ
プライン化リスク（ＲＩＳＣ）マイクロプロセッサアー
キテクチャに関する。

【０００２】パイプライン化リスクマイクロプロセッサ
はその能力のためマルチ機能ユニット中の指令タスクを
分割してマシン指令サイクルタイムを短縮する能力のた
めに高速コンピュータの実行においてその人気が増して
きており、マシンでの異なるステージにおいて同時に実
行すべきマルチ指令を許容する。

【０００３】信号処理タイプのマイクロプロセッサに関
する従来技術は１秒当りの高い指令だけでなく優れたリ
アルタイム割り込みをもたらす。しかし、このような技
術はオペレーティングシステムの切り変え必要条件に合
せるために不十分なサポートを提供する。

【０００４】汎用パイプライン化リスクマイクロプロセ
ッサの分野における他の従来技術は１秒当りの指令に換
算して高いスループットを達成しているが、比較的劣っ
たリアルタイム割り込み応答時問である。このような従
来技術による先取不可能操作ほ、割り込みマスクが割り
込みサービスルーチンの開始においてセットされること
が必要である。このマスクは全ての他の割り込みをブロ
ックする作用をする。この作用がなされることで、オペ
レーティングシステムは現割り込みサービスルーチンが
進行中に発生する他の非同期または同期割り込みを損な
う。

【０００５】次に説明するように、本発明は割り込みサ
ービスルーチンを再ベクトルし、先取不能割り込み応答
時間を生ぜしめ第１割り込みをスワップアウトするベク
トル割り込みユニットで先取不能操作を許容する改良さ
れた優先ベクトル割り込みシステムを提供する。

【０００６】本発明はマスタークロックと共同動作する
プログラム制御ユニット（ＰＣＵ）、ベクトル割り込み
部、ＰＣＵデコーダ部およびＰＣＵデータパスを含んで
いる。典型的には、非同期および同期割り込みがベクト
ル割り込み部に入力され、内部割り込みトラップ処理お
よび割り込みキューイングと関係する可能な割り込み状
態にされる

【０００７】従って、本発明の一つ目的は減数指令設定
コンピュータ（ＲＩＳＣ）パイプライン化マイクロプロ
セッサのための改良されたベクトル割り込みシステムを
提供することにあり、このシステムは高速割り込み応答
時間を提供するとともにリアルタイムオペレイティング
システムを直接支持して、決定論的応答だけでなく操作
の先取可能および先取不可能モードの結合が実現可能で
ある。

【０００８】本発明の他の目的は、先取可能および先取
不可能ベクトル割り込みの両者を割り込みキューイング
で支持することである。

【０００９】本発明のさらに他の目的は、先取不可能お
よび先取可能割り込みサービスルーチンを処理して割り
込みレイテンシーを最小にするための平常およびベクト
ルモードレジスタ対から成る改良されたマイクロプロセ
ッサパイプラインレジスタを提供することである。

【００１０】本発明の特長および他の目的は図面を参照
して詳細に説明する。図１を参照して、好ましいＲＩＳ
Ｃマイクロプロセッサアーキテクチャ１０は７個の機能
ユニットを備えている。すなわち、バスユニット（ＢＵ
ＳＵ）１２、プログラム制御ユニット（ＰＣＵ）１４、
指令フェッチユニット（ＩＦＵ）１６、レジスタファイ
ル（ＲＦ）１８、実行ユニット（ＥＸＵ）２０、ブロッ
クトランスファレジスタスコアボードユニット（ＢＴＲ
ＳＵ）２２、およびデータロードストアユニット（ＤＬ
ＳＵ）２４、である。ＰＣＵ１４は次指令アドレス（Ｎ
ＩＡ）を発生するため応答可能であり、かつ、マイクロ
プロセッサスループット、すなわちパイプラインのため
のクロック制御信号を発生する。ＮＩＡは次のプログラ
ム制御ユニットアドレス操作のうちの一つの結果として
発生される。すなわち、連続操作（インクリメントプロ
グラムカウンタ）、条件付分岐、条件付分岐およびリン
ク、レジスダへのジャンプ、レジスタおよびリンクへの
ジャンプ、または優先ベクトル割り込み装置２０（？）
からのベクトルアドレスである。

【００１１】ＩＦＵ１６は８個の指令バッファー（図示
省略）、ＮＩＡがバッファーのうちの一つに含まれてい
ない場合に、指令バッファーを負荷させる働きをする指
令負荷ユニット（図示省略）との完全関連セットを含ん
でいる。

【００１２】ＲＦ１８は３個の読取りポートＲＳ１、Ｒ
Ｓ２、ＩＤＳおよび２個の書込みポートＲＤ、ＩＤＬを
有している。ポートＲＳ１、ＲＳ２およびＲＤへのデー
タ出力は固定３２ビットワイド指令ワードＩの多重指令
フォーマット（図示省略）内の特定フィールドに対応し
ている。全マシンサイクルに渡って、３回の読取りおよ
び２回の書込みが実行される。ＲＳ１、ＲＳ２の読取り
ポートおよびＲＤ書込みポートはＥＸＵ２０のために保
有されている。残りの読取りおよび書込みポートはＤＬ
ＳＵ２４のために保有されており、対応するレジスタフ
ァイルロードおよびストアアドレス、ＲＡだけでなく全
てのメモリロードおよび記憶値、ＲＡを発生する責任を
負う。

【００１３】ＢＵＳＵ１２はＩＦＵ１６とＤＬＳＵ２４
間のバスリクエストを仲裁し、ＩＦＵ１６からの指令ア
ドレス、ＩＡか、またはＤＬＳＵ２４からのデータアド
レス（ＤＡ）のいずれかを選択する。ＢＵＳＵ１２はア
ーキテクチャ１０のＤＲＡＭおよびＳＲＡＭのための全
外部メモリアドレスおよびタイミングを発生し、かつ、
２方向性外部データバス、Ｄを支持する。

【００１４】ＢＴＲＳＵ２２は発生されたマシン指令を
モニタし、指令フォーマットの必要とされるソースオペ
ランドに基いてレジスタスコアーボードを試験し発生さ
れた指令が続行可能かまたほ現行の課負荷操作のために
停止しなければならないかどうかを決定する。スコアー
ボード信号ＳＣＲＢＲＤは、スコアボードのヒット条件
（すなわち、負荷が必要とされるオペランドで現行され
つつある）が発生された指令のために存在していること
をＤＬＳＵ２４に指示する。ＢＴＲＳＵ２２はＤＬＳＵ
２４からの書込みポート２、ＷＰ２またはＥＸＵ２０か
らの書込みアドレス、ＷＰ１のいずれかによってリセッ
トできる。ＰＣＵ１４のパイプラインはＩＦＵ１６から
の指令バッファー停止条件（フェッチ信号がフェッチ＝
０）かまたほＤＬＳＵ２４からのデータ負荷記憶停止条
件（ＤＬＳＴＡＬＬ信号がＤＬＳＴＡＬＬ＝１）のいず
れかによって停止される。データ負荷記憶停止条件がＢ
ＴＲＳＵ２２からのスコアボードヒットのロジカルＯＲ
（ＳＣＲＢＲＤ信号）が発生されるか、または記憶操作
が前回負荷または記憶操作の完了前に発生される。デュ
アルセットのパイプラインレジスタ（図示省略）は各機
能ユニットの各パイプラインステージに含まれている。

【００１５】図２を参照して、本発明のプログラム制御
ユニット（ＰＣＵ）１４の一実施例では４個の機能ユニ
ットを備えている。すなわち、マスタークロック制御ユ
ニット（ＭＣＬＫＣＴＬＸ）２６、ベクトル割り込み装
置（ＶＩＵＸ）２８、プログラム制御ユニットパス（Ｐ
ＣＵＤＰ）３０およびプログラム制御ユニットデコーダ
（ＰＣＵＤＥＣ）３２である。非同期（マイクロプロセ
ッサの外で発生された）および同期（マイクロプロセッ
サ内で発生された）割り込み信号がＶＩＵＸ２８に入力
される。後ほどさらに詳しく説明するが、ＶＩＵＸ２８
は１６個の割り込み信号の各々に対応して１６個の特定
信号ベクトルアドレスＶＡ１０−ＶＡ７を発生する。Ｖ
ＩＵＸ２８ほさらにベクトルパイプライン駆動制御信号
ＶＥＮＣをも発生する。このＶＥＮＣ信号はマスターク
ロック制御装置に信号を発生して、ノーマルパイプライ
ンレジスタからベクトルバイプラインレジスタに切り換
える。マスタークロック制御装置ＭＣＬＫＣＴＬＸ２６
は信号ＶＥＮおよびＶＥＮＣからその補完信号ＶＥＮＢ
を発生する。図１４をも参照して、信号ＶＥＮおよびＶ
ＥＮＢは全マイクロプロセッサからノーマルパイプライ
ンレジスタ（ＶＥＮＢ＝１，ＶＥＮ＝０）またはベクト
ルパイプラインレジスタ（ＶＥＮＢ＝０，ＶＥＮ＝１）
のいずれかを選択するのに用いられる。

【００１６】図１２をも参照して、信号ＶＥＮＰＵＬＳ
ＥはＶＩＵＸ２８で発生されＭＣＬＫＣＴＬＸ２６に信
号を送り、ベクトル割り込みサービスルーチンを始動さ
せ、ベクトル割り込みアドレスＶＡ１０−ＶＡ７を直ち
にベクトルパイプラインカウンタに負荷するのに使用さ
れＰＣＵＤＰ３０に位置付し、あわゆるパイプライン停
止条件から独立させる。図４をも参照して、ＭＣＬＫＣ
ＴＬＸ２６から送られてくる信号ＶＲＳＴＦはＶＩＣＮ
ＴＬ５０の割り込みベクトルをＶＩＵＸ２８にリセット
するのに用いられる。ＰＣＵＤＰ３０がノーマルまたは
ベクトルプログラムカウンタパイプラインレジスタのい
ずれかを選択して次指令アドレス、ＮＩＡに出力する。
全ての指令がワード境界にあり、３２ビットのメモリア
ドレスがバイトアドレス可能であるので、ＮＩＡワード
アドレスはＮＩＡ３１−ＮＩＡ２として示される。ベク
トル割り込みサービスルーチンにエントリーされると、
ベクトルプログラムパイプラインが値ＮＩＡ３１−ＮＩ
Ａ２＝０００・・・０００ＶＡ１０ ＶＡ９ ＶＡ８
ＶＡ７ １００００で負荷される。

【００１７】上述のように、ベクトルアドレスＶＡ１０
−ＶＡ７をオフセットすることによって、メモリの他の
域への岐路を必要とする前に３２個の指令（２個の指令
バッファ 値）を発生できる。このアプローチほ適度な
サイズにまで保持され、しかも時間制限を割り込みサー
ビスルーチンの最高速度で可能な割り込み処理を許容す
る。

【００１８】図３を参照して、パイプラインがセットさ
れる三つの好ましい状態図を示す。すなわち、ＵＳＥ
Ｒ、ＮＯＲＭＡＬ（Ｕ，Ｎ）３４、ＳＵＰＥＲＶＩＳＩ
ＯＲ、ＶＥＣＴＯＲ（Ｓ，Ｖ）３６およびＳＵＰＥＲＶ
ＩＳＯＲ、ＮＯＲＭＡＬ（Ｓ，Ｎ）３８である。ＮＯＲ
ＭＡＬはＮＯＲＭＡＬパイプラインレジスタによる操作
を、また、ＶＥＣＴＯＲはＶＥＣＴＯＲパイプラインレ
ジスタによる操作をそれぞれ表す。スーパーバイザビッ
トは、ベクトルパイプラインにエントリーされ、かつ、
発生されるべき特権モード指令が許容されたときに、自
動的に１にセットされる。スーパーバイザーモードビッ
トが割り込み指令からのリターン（ＲＴＩ）またはクリ
アスーパーバイザーモードビット指令（ＣＳＭ）の発生
のいずれかによってリセットされる。ベクトルビット
は、前回状態が状態（Ｕ，Ｎ）３４から状態（Ｓ，Ｖ）
３６へ割り込み変化によってもたらされたときに、前回
状態にリセットされる。しかし、前回状態変化が状態
（Ｓ，Ｎ）３８からであれば、ＲＴＩ指令が状態（Ｓ，
Ｖ）３６から状態（Ｓ，Ｎ）３８にリターンする。加う
るに、状態が状態（Ｓ，Ｎ）３４から状態（Ｓ，Ｖ）３
６へ変化されると、ノーマルパイプからのリターン（Ｒ
ＮＰ）指令の発生が状態をして状態（Ｓ，Ｖ）３６から
状態（Ｓ，Ｎ）３８へ変化せしめられ、パイプラインが
ノーマルにリターンされるが、アーキテクチャはスーパ
ーバイザ状態に保持される。ＶＥＣＴＲＯモード中にお
いて、マイクロプロセッサは先取不可能であるが、従来
技術とは異なり、割り込みはキューが許容される。優先
ベクトル割り込みシステムの状態図によって示された特
定操作が先取不可能および先取可能モードでの操作を許
容する。任意の割り込みサービスルーチンはそのコード
の部分でランでき、また時間クリティカル部分を先取不
可能モードで実行を許容することもできる

【００１９】さらに、図３を参照して、先取不可能割り
込みの一例として状態（Ｕ，Ｎ）３４で操作されるユー
ザープログラムがＤＲＡＭリフレッシュ割り込みトラッ
プによって状態（Ｓ，Ｖ）３６にベクトルでき、これに
よってサイクルＤＲＡＭリフレッシュストア操作が実行
可能で、割り込み（ＲＴＩ）からのベクトルリターンが
状態（Ｕ，Ｎ）３４に直ちに戻される。ＤＲＡＭリフレ
ッシュの先取不可能操作中に発生した他の割り込みの場
合、これらの割り込みはキューされるが、現割り込みサ
ービスルーチンと交換できない。最優先キュー割り込み
は一旦現割り込みが完了すると処理される。

【００２０】なおも図３を参照して、先取可能割り込み
の一例として、状態（Ｕ，Ｎ）３４で操作されるユーザ
ープログラム操作が非対称キーボード割り込みトラップ
によって状態（Ｓ，Ｖ）３６にベクトルできる。キーボ
ード割り込みサービスルーチンは典型的に先取可能であ
り、従って最初の操作はキーボード割り込みルーチンに
よって実行され、一方全ての割り込みをマスクする状態
（Ｓ，Ｖ）３６でほその状態への割り込みが許容されな
い。第２に、ユーザープログラムカウンタおよびその二
つの前回値は記憶されるべきで、全てのトラップ条件下
で処理の適当な再開を許容する。レジスタファイル（Ｒ
Ｆ）中に６４個の３２ビットレジスタがあるので、その
うちのいずれかのサブセットがカーネルモード操作に割
り当て可能であり、またはこれらのレジスタとユーザー
処理と共同して交換可能である。次に、キーボードルー
チンがリターン指令をノーマルパイプ指令（ＲＮＰ）に
供給し、これによって先取可能スーパーバイザーモード
操作が実行される。いずれのマスクされてない割り込み
の組合せも、キーボードルーチンと交換する最優先割り
込みルーチンによって優先化される。状態（Ｓ，Ｎ）３
８からの偶発的なリターンがいずれのレジスタファイル
値を再記憶することとレジスタ（ＪＲ）およびクリアス
ーパーバイザーモード（ＣＳＭ）ビット指令にジャンプ
することによって達成される。

【００２１】状態（Ｓ，Ｎ）３８にある間、割り込みト
ラップが状態（Ｓ，Ｖ）３６への状態変換をもたらす。
この状態変換が状態（Ｓ，Ｎ）３８から行なわれるの
で、ＲＴＩまたはＲＮＰのいずれかの実行が状態（Ｓ，
Ｎ）３８への状態復帰されるように変換される。この状
態から状態（Ｕ，Ｎ）３４への復帰はノーマル操作にお
いてはレジスタファイルを再記憶することとクリアスー
パーバイザーモード（ＣＳＭ）指令の実行に続いてジャ
ンプからレジスタ（ＪＲ）指令の実行によって達成され
る。

【００２２】図４を参照して、好ましい優先ベクトル割
り込み装置（ＶＩＵＸ）２８はベクトル割り込みマスク
ユニット（ＶＩＭＳＫ）４０．ベクトル割り込みサンプ
ラーユニット（ＶＩＳＭＰＬＥ）４２、ベクトル割り込
み優先フィルタユニット（ＶＰＲＩＦ）４４、ベクトル
割り込みリセットユニット（ＶＩＲＳＴ）４６、ベクト
ル割り込みデコーダ（ＶＩＤＥＣ）４８、ベクトル割り
込み制御ユニット（ＶＩＣＮＴＬ）５０、およびスパー
バイザーモード制御ユニット（ＳＵＰＥＲＶＣ）５２か
ら構成されている。

【００２３】さらに図４を参照して、ＶＩＭＳＫユニッ
ト４０は１６個の優先化割り込みＥＲＱ０ＢからＥＲＱ
１６Ｂを入力として許容し、かつ、インターナルデータ
負荷バスをその割り込みのいずれかかまたは全てをマス
クするマスクレジスタを負荷するのに用いる。マスクレ
ジスタは、データラッチ駆動信号（ＤＬＡＴ１）＝１．
構成２駆動信号（ＣＦＲ２ＥＮ）＝１およびクロック信
号（ＣＬＫ）＝０である条件に対して透過性であり、そ
うでなければ内部データ負荷バスビットをラッチする。
ＶＩＭＳＫ４０はアクテイブな低くマスクされた割り込
み信号ＩＲＱ０Ｂ−ＩＲＱ１５Ｂを発生する。ここにＩ
ＲＱ０Ｂは最優先であり、ＩＲＱ１５Ｂは最低優先割り
込みである。

【００２４】さらに図４を参照して、ＣＬＫが低く移行
し、かつ、対応するサンプルされた信号が次ポジティブ
クロックエッジにＤ−タイプレジスタをセットすると、
ＶＩＳＭＰＬＥ４２が非同期または同期割り込みＩＲＱ
０Ｂ−ＩＲＱ１５Ｂをサンプルする。アクティブな低く
サンプルされた信号はＩ０Ｂ−Ｉ１５Ｂで示される。ア
クティブな高くサンプルされた状態出力がＰＤ０−ＰＤ
１５に現われる。この出力が優先ベクトル割り込みシス
テムステート状態を決定するのに用いられる。サンプル
された割り込みＤ−タイプレジスタおよびラッチはＶＩ
ＲＳＴユニット４６から供給される。アクィブな高特権
モード割り込み信号がスーパーバイザーモード制御ユニ
ットＳＵＰＥＲＶＣ５２によって発生され、ユーザープ
ログラムが違法指令を発生するか、または予約されたメ
モリスペースにそれてしまう条件に信号を発する。

【００２５】さらに図４を参照して、ＶＰＲＩＦ４４が
ＶＩＳＭＰＬＥユニット４２から受信された合成出力Ｉ
０Ｂ−Ｉ１５Ｂをフィルタしてエンコードされた割り込
み出力ＥＮ０−ＥＮ１５を生成する。次にこの出力がＶ
ＩＲＳＴ４６およびＶＩＤＥＣ４８に供給される。加う
るに、最下位優先でフィルターされた出力、ＥＮ１５が
ＶＩＣＮＴＬ５０に供給される。

【００２６】更に図４を参照して、ＶＩＲＳＴ４６が現
割り込みサービスルーチンと共同しするベクトル割り込
みをリセットするのに用いられる。先取不可能割り込み
が実行されている間ＶＩＵＸユニットが他の割り込みが
キューされるのを許容する。従ってＶＩＲＳＴ４６は割
り込み指令（ＲＴＩ）からのリターンかまたはリターン
からノーマルパイプ（ＲＮＰ）指令が現割り込みリセッ
トし、しかも他の割り込みをキューする様な状態をとる
最終割り込みトラップを記憶する必要がある。

【００２７】更に図４を参照して、ＶＩＤＥＣ４８が先
頭ゼロデテクターであって、これがフィルターされた割
り込みＥＮ０−ＥＮ１５をその入力Ｘ１５−Ｘ０として
それぞれ受要するのに用いられ、ベクトルアドレスＶＡ
１０−ＶＡ７を発生する。ＶＰＲＩＦ４４とＶＩＤＥＣ
４８との結合ユニットが優先デコーダーとして機能しマ
スクされた割り込みベクトルをエンコードする。このユ
ニットは二つの分離ユニットで構成され、その一つは先
取不可能割り込みの間割り込みのキューイング、を実行
し、もう一つは単一のリセット操作（ＲＴＩ）または
（ＲＮＰ）を許容して、ちょうど処理された割り込みの
みを選択的にリセットする。

【００２８】図５を参照して、図４のＶＩＭＳＫ４０の
論理図を示す。１６個のラッチ５４が割り込みＥＲＱ０
Ｂ−ＥＲＱ１５Ｂの各々をマスクするか駆動するのに使
用される。パワーオンリセットされると、ラッチ５４が
ゼロ状態をリセットして全ての割り込みをマスクする。
条件（ＣＦＲ２ＥＮ＝１）（ＤＬＡＴ１＝１）（ＣＬＫ
＝１）が存在するか、そうでなければ内部データ負荷バ
スマスクビットがラッチされたとき、ラッチ５４は透過
性である。内部データ負荷バスビットＩＤＬ１６がラッ
チ５３に入力され、かつ、割り込みトラップＥＲＱ０Ｂ
ではなく特権モードトラップＰＲＩＶＴＲＰＣを選択す
るのに用いられる。

【００２９】図６を参照して、図４のＶＩＳＭＰＬＥ４
２の論理図を示す。ラッチ５８は、ＣＬＫが低くなり、
ＣＬＫをポジティブ方向のエッジにラッチするとき非同
期または同期割り込みをサンプルするのに用いられる。
ＣＬＫのポジティブ方向エッジにおいて、Ｄ−タイプレ
ジスタ６０が、先行ＣＬＫ半サイクル中サンプルされた
全ての初期化割り込みに対し論理１をクロックする。

【００３０】図７を参照して、本実施例の図４のＶＰＲ
ＩＦ４４の論理図を示す。ＶＰＲＩＦ４４はＶＩＳＭＰ
ＬＥ４２からのマスクされた割り込み値をフィルタして
ＥＮ０−ＥＮ１５を発生する。次の表１はＶＰＲＩＦ４
４の真理値表を示す。

【００３１】

【表１】

【００３２】図８を参照して、図４のＶＩＲＳＴ４６の
論理図を示す。このニニットはパワオンリセットされた
とき、論理値１をリセットするＤ−タイプレジスタ６２
から構成される。ベクトル割り込みフィルタブロックか
らのゲート化ＥＮ０−ＥＮ１５値のレジスタクロックが
図４のＶＰＲＩＦ４４から信号され、サービスされる優
先ベクトル割り込みが可能性の観点からそのサービス処
理の最後に正確にリセットされ、他の割り込みは現割り
込みのサーブス処理中にキュー可能である。ＶＩＲＳＴ
４６が完了した割り込みをリセットする。このときＶＲ
ＥＳＴＢ信号の指令が図４のＶＩＣＮＴＬ５０から受信
される。一対のリセット信号が各割り込みリセットのた
めに発生される。Ｓ０ＲＳＴ−Ｓ１５ＲＳＴセットは図
４および図６のベクトルサンプラーユニットＶＩＳＭＰ
ＬＥ４２の５８および６０に向けられ、図４においては
ＥＯＲＳＴ−Ｒ１５ＲＳＴセットに対応する。優先割り
込みが実行されるときのパイプラインで実行される操作
のためのリセットはマイクロプロセッサチップ（図示省
略）の他のユニットに向けられる。

【００３３】図９を参照して、図４のＶＩＤＥＣ４８の
論理図を示す。ＶＩＤＥＣ４８は高速１６ビットリーデ
ィングゼロデテクター（ＸＬＺＤ１６）６４および４個
のＤ−タイプレジスター装置６６から成り、その入力は
デテクタ（ＸＬＺＤ１６）６４から供給され、論理値１
をパワーオンリセットＶＥＮＣにリセットする。Ｄ−タ
イプレジスター６６が図４のＶＩＣＮＴＬ５０で発生さ
れた信号ＡＶＥＮＣによってクロックされる。

【００３４】図１０において、図９で説明したデテクタ
（ＸＬＺＤ１６）６４が高速４ビットリーディングゼロ
デテクタ（ＸＬＺＤ４）６８と２−入力マルチプレキサ
セルＩＭＵＸＳＥＬ７０との組合せによって構成され
る。ＩＭＵＸＳＥＬセル７０は条件（ｓ＝１）（ｓｂ＝
０）に基いて符合１の入力を選択する。そうでなければ
符合０の入力を選択する。補完出力が各セル７０の出力
に発生される。

【００３５】再度図９、図１０および図１１をも参照し
て、次にデテクタ（ＸＬＺＤ１６）６４の真理表を示
し、表３はデテクタ（ＸＬＺＤ４）６８の真理表を示
す。

【００３６】

【表２】

【００３７】

【表３】

【００３８】図１２を参照して、図４のＶＩＣＮＴＬ５
０の論理図を示す。ＭＣＬＫが第１Ｄ−タイプレジスタ
７２に供給され、このレジスタが合体されてＶＥＮＣ信
号を発生する。ＶＥＮＣも４個のゲート遅延回路（ＤＥ
ＬＡＹ４）７４を介して第２Ｄ−タイプレジスタ７２に
供給され、ＶＥＮＰＵＬＳＥ信号の発生に使用される。
回路（ＤＥＬＡＹ４）７４が、クロックレベル間のいず
れのスキューもパイプラインの状態を通じてレースにな
らないことを保証する。

【００３９】信号ＶＲＳＴＦは８個のゲート遅延回路７
６（ＤＥＬＡＹ８）を用いてＶＲＥＳＥＴＣを発生する
のに用いられる。回路（ＤＥＬＡＹ８）７６の長い遅延
を用いることでＶＲＥＳＥＴＣがパルスになることを保
証する。

【００４０】図１３を参照して、図４のＳＵＰＥＲＶＣ
ブロック５２の論理ブロック図を示す。このユニットは
特権モードプログラム条件（ＰＲＩＶＴＲＰＣ＝１）を
検出するのに用いられる。このプログラム条件は特権指
令を発するユーザモードプログラムによるか、またはユ
ーザが読取り、書込みがトライサレ、マタハユーザある
いはプロセスに特定されていないメモリに実行されるか
することによってもたらされる。スーパーバイザモード
条件（ＳＵＰＥＲＶＣ＝１）は図４および図１２のＶＩ
ＣＮＴＬ５０からのＶＥＮＣ制御信号源のポジティブ移
行エッジによって保証される。ＳＵＰＲＳＴスーパーバ
イザモードリセット信号はリターン・フロムインターラ
プト（ＲＴＩ）指令またはクリアスーパーバイザモード
（ＣＳＭ）指令のいずれかからデコードされる。指令
（ＲＴＩ）および（ＲＮＰ）は操作のスーパーバイザモ
ードをリセットせず、従って、操作の先取不可能または
先取可能モードのいずれかの下での割り込みサービスル
ーチンのプロセスを許容することに注意すべきである。

【００４１】図１４を参照して、好ましいＲＩＳＣマイ
クロプロセッサアーキテクチャの全てのパイプラインレ
ジスタを形成するのに典型的に用いられるデュアルパイ
プラインレジスタセル（ＰＲＥＧ０）８１の論理図を示
す。このデュアルパイプラインレジスタ８１は二つのリ
セット可能なＤ−タイプレジスタ８２、８４を含んでい
る。Ｄ−タイプレジスタ８２はノーマルモードプロセジ
ングに割り当てられ、条件ＩＲＳ＝１を印加することに
よって０にリセットできる。レジスタ８２は条件ＶＥＮ
Ｂ＝１で実行されるクロックを有しており、またその出
力はインバータ８８に供給される２対１マルチプレクサ
８６の０入力に接続される。Ｄ−タイプレジスタ８４は
ベクトルモードプロセシングに割り当てられ、条件ＶＲ
Ｓ＝１を印加することによって０にリセットされる。レ
ジスタ１２２は条件ＶＥＮ＝１によって実行されるクロ
ックを有しており、またその出力は２対１マルチプレク
サ８６およびインバータ８８の１入力に接続される。制
御信号ＩＲＳ＝１はクリアノーマルパイプライン（Ｃ
Ｐ）によって発生され、条件ＶＲＳ＝１は図３の状態図
のコンテクストで説明したリターンフロム割り込み指令
（ＲＴＩ）あるいはリターン・トウ・ノーマルモード指
令（ＲＮＰ）のいずれかによって発生される。制御信号
ＶＥＮおよびＶＥＮＢは図２のマスタクロックユニット
（ＭＣＬＫＣＴＬＸ）２６によって発生され、ＶＥＮＢ
がＶＥＮを補完している状態でＶＥＮ＝ＶＥＮＣ条件か
ら実質上もたらされる。ＶＥＮおよびＶＥＮＢはレジス
タ８２、８４をそれぞれ駆動するノーマルレジスタクロ
ックおよびベクトルレジスタクロックの合成された目的
を果たす。また、マルチプレクサは図１４に示すような
接続によって示されるように選択する。図１４の２−１
マルチプレクサ８６およびインバータ８８は、ＶＥＮ＝
０であるときはいつもノーマルレジスタ８２を選択し、
ＶＥＮ＝１であるときはいつもベクトルレジスタ８４を
選択する。

【００４２】図１５は第２割り込みがキューを許容する
割り込みの先取不可能処理を示す優先ベクトル割り込み
システムのタイミング図の一実施例である。マスタクロ
ックのポジティブクロックエッジ０と１の間で、ＥＲＱ
ＸＢが低くなり、次に割り込みサービスルーチンがトリ
ガされ、制御信号ＶＥＮＣを時点１と２の間で高くさせ
る。割り込みＥＲＱＸＢに関連するべクトルアドレスＶ
Ａ１０−ＶＡ７が直ちにベクトルパイプラインプログラ
ムカウンタレジスタに負荷されるので、時点２の開始時
に割り込みサービスルーチンがその処理を開始する。図
１５の例において、第２非マスク割り込みＥＲＱＹＢ
が、現一つの割り込み処理が完了し、割り込み指令（Ｒ
ＴＩ）からのリターン（図示省略）によってリセットさ
れる。キューされた割り込みが時点８においてそのサー
ビスを開始し、ノーマルモード処理が再開される時点１
１で完了する。

【００４３】高速優先ベクトル割り込みシステムロッジ
ク設計がマイクロプロセッサプログラムコントロールユ
ニットおよびデュアルパイプラインレジスタ設計としっ
かり結合されている結果、上述の実施例は割り込みのリ
クエストから２サイクル分短い決定論的割り込み応答時
間を達成できる。さらに、従来の実行と違いこの短い待
ち時間の割り込み応答時間が他の割り込みのキューを許
容する。さらに、上述の実施例が割り込みサービスルー
チンの書込みを許容し、図２に示した操作の先取可能モ
ードおよび先取不可能モードの両者を混合してリアルタ
イム操作システムのクリティカルなタイミング条件を単
純にする。

【図面の簡単な説明】

【図１】本発明のベクトル割り込みシステムを含むプロ
グラム制御装置（ＰＣＵ）と共同動作するマイクロプロ
セッサアーキテクチャの機能ブロック図である。

【図２】マスタークロック制御装置（ＭＣＬＫＣＴＬ
Ｘ）、ベクトル割り込み装置（ＶＩＵＸ）、プログラム
制御データバス（ＰＣＵＤＰ）およびプログラム制御デ
コーダ（ＰＣＵＤＥＣ）から成る図１のプログラム制御
装置（ＰＣＵ）の機能ブロック図である。

【図３】優先ベクトル割り込みシステム状態図で、ユー
ザー／ノーマル状態（Ｕ，Ｎ）、スーパーバイザ／ベク
トル状態（Ｓ，Ｖ）およびスーパーバイザ／ノーマル状
態（Ｓ，Ｎ）に関する三つの可能な割り込み状態を示
す。

【図４】ベクトル割り込みマスク（ＶＩＭＳＫ）、ベク
トル割り込みサンプラー（ＶＩＳＭＰＬＥ）、ベクトル
優先フィルター（ＶＰＲＩＦ）、ベクトル割り込みリセ
ット（ＶＩＲＳＴ）、ベクトル割り込みデコーダ（ＶＩ
ＤＥＣ）、ベクトル割り込み制御装置（ＶＩＣＮＴＬ）
およびスーパーバイザ制御装置（ＳＵＰＥＲＶＣ）から
成る優先ベクトル割り込み装置（ＶＩＵＸ）の機能ブロ
ック図である。

【図５】１６個の可能な同期および非同助割り込み信号
をマスクするのに用いる優先ベクトル割り込みマスク
（ＶＩＭＳＫ）の論理ブロック図である。

【図６】同期および非同則割り込みをマスクするのに用
いる優先ベクトル割り込みサンプラー（ＶＩＳＭＰＬ
Ｅ）の論理ブロック図である。

【図７】ベクトル割り込みリセット（ＶＩＲＳＴ）およ
びベクトル優先デコーダ（ＶＩＤＥＣ）のリーディング
ゼロ検出デコーダの次処理のためにサンプルされた割り
込みを優先化するのに用いられる優先ベクトル割り込み
システム優先フィルタ（ＶＰＲＩＦ）の論理ブロック図
である。

【図８】割り込み処理の終了時にベクトル割り込みサン
プラー（ＶＩＳＭＰＬＥ）をリセットし、さらに現割り
込みが処理されつつある間にキューされるべき他の非マ
クス化割り込みを許容させるよに用いられる優先ベクト
ル割り込みシステムリセット（ＶＩＲＳＴ）の論理ブロ
ック図である。

【図９】プログラム制御データパス（ＰＣＵＤＰ）中の
ベクトルモード次プログラムカウンタアドレスで多重化
し次指令アドレス（ＮＩＡ）を生成する優先ベクトル割
り込みアドレスを発生する優先ベクトル割り込みリーデ
ィングゼロ検出デコーダ（ＶＩＤＥＣ）の論理ブロック
図である。

【図１０】優先ベクトル割り込みシステム優先フィルタ
ー（ＶＰＲＩＦ）からの１６個のフィルターされた出力
に対してリーディングゼロ機能を実行するベクトル割り
込みリーディングゼロ検出デコーダ（ＸＬＺＤ１６）の
論理ブロック図である。

【図１１】リーディンゼロ検出器４−ビットビィルディ
ングブロック（ＸＬＺＤ４）の論理ブロック図である。

【図１２】優先ベクトル割り込みシステム制御論理回路
（ＶＩＣＮＴＬ）の論理ブロック図である。

【図１３】優先ベクトル割り込みシステムスーパーバイ
ザーモード制御論理回路（ＳＵＰＥＲＶＣ）の論理ブロ
ック図である。

【図１４】優先ベクトル割り込みシステムデュアルパイ
プラインレジスタセル（ＰＲＥＧ０）の論理ブロック図
である。

【図１５】先取不可能割り込みの実行の処理中に発生さ
れるキューされた割り込みによる割り込みのキューイン
グおよび次処理を示す優先ベクトル割り込みシステムの
タイミング図の一例である。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくともデータの標準スループットお
   よび先取可能な割り込みを処理するように動作する第１
   パイプラインレジスタ８２と、データの標準スループッ
   ト、監視指令、先取可能な割り込みおよび先取不可能な
   割り込みを処理するように動作する第２パイプラインレ
   ジスタ８４と；前記先取不可能な割り込みの検出に応答
   して前記第１パイプラインレジスタ８２の処理を停止
   し、前記第２パイプラインレジスタ８４の先取不可能な
   割り込みの処理を開始する割り込みトラップ手段４２
   と；第１パイプラインの停止された処理を前処理状態に
   リセットするリセット手段４６と；次処理工程のために
   前記第２パイプラインの先取不可能な割り込みの処理中
   に発生する先取不可能なおよび先取可能な割り込みをキ
   ューするキュー手段４２、４４、４６と；から成ること
   を特徴とする減数指令設定コンピュータ（ＲＩＳＣ）パ
   イプライン化マイクロプロセッサ優先ベクトル割り込み
   システムアーキテクチャ２８。
2. 【請求項２】 ４０個のうち１６個の可能な同期または
   非同期割り込みを受信しマスキングするとともに出力と
   してのいずれかの非マスキング割り込みを与える手段
   と；前記出力をサンプリング、フィルターイングし、さ
   らに処理するためにサンプルされた割り込みを優先化し
   て、優先化された割り込みの状態を示す状態信号を出力
   する手段４２と；次指令アドレスを発生するために、か
   つ、前記割り込みのこの処理化中他の非マスク化割り込
   みをキューイングしている間に割り込みを処理するため
   に前記優先化割り込みに応答するジェネレーター４４、
   ４６、４８と；から成ることを特徴とする減数指令設定
   コンピュータ（ＲＩＳＣ）パイプライン化マイクロプロ
   セッサ優先ベクトル割り込みシステムアーキテクチャ２
   ８。
3. 【請求項３】 前記ジェネレーター手段４４、４６、４
   ８が前記優先化割り込みに応答し、前記サンプルされ、
   フィルターされた出力に対してリーディングゼロ機能を
   実行する実行手段６４を含んでいる請求項２に記載のシ
   ステムアーキテクチャ。
4. 【請求項４】 前記実行手段６４がリーディングゼロデ
   テクタデコーダ６４である請求項３に記載のシステムア
   ーキテクチャ。
5. 【請求項５】 リーディングゼロデテクタデコーダ６４
   が複数の４−ビットリーディングゼロデテクタ６８を含
   む請求項４に記載のシステムアーキテクチャ。