JPH0628203A - 乗算回路検査方式 - Google Patents

Abstract

(57)【要約】 【目的】乗算回路の倍数コードのチェックを簡単な回路
構成で行なうことのできる乗算回路検査方式を提供す
る。 【構成】乗数データと被乗数データとの乗算を行なう乗
算回路において、乗数データ及びそのパリティと被乗数
データとを転送する転送元集積回路１、転送元集積回路
１に接続され乗数データを倍数コード化する乗算集積回
路２とを備えている。前記乗算集積回路２は、乗数デー
タを複数桁毎にグループ化してグループ毎に倍数コード
を生成するコード生成器３、このコード生成器３で得た
倍数コードをパリティに変換するパリティ変換回路４を
有するとともに、パリティ変換回路４で変換されたパリ
ティと転送元集積回路１からのパリティとの一致をチェ
ックするパリティチェッカ４４を有するよう構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラッディクス−４のブ
ースのアルゴリズムを用いて乗算を行なう乗算回路であ
って、乗算データをＬＳＩ間転送と同時に倍数コード変
換を行ってからフリップフロップで受ける乗算回路検査
方式に関する。

【０００２】

【従来の技術】ラディックス−４のブースのアルゴリズ
ムを用いた乗算回路においては、乗数データを倍数コー
ド化し、作成された倍数コードによって被乗数データに
操作を施しキャリ伝搬加算器などで結果を求める。ここ
で、倍数コードとしては、−２，−１，０，１，２倍の
倍数コードがあるが、この倍数コードは次のように作成
される。

【０００３】複数桁の乗数データを２ビット単位で分割
し、２ビットのそれぞれのパターンによって被乗数デー
タの操作を決定する。パターンとしては、００，０１，
１０，１１まであり、これらは０倍，１倍，２倍，３倍
に対応している。なお、２ビットを１グループとする。

【０００４】しかし、３倍の被乗数データに対する操作
が他の操作に比較して複雑になるため、 （０倍×４）＋（３倍×１）＝３倍に対して、上位のグ
ループに１を足し、−１倍の操作を行なうことで、 （１倍×４）＋（−１倍×１）＝３倍としている。ま
た、便宜上、２倍の操作も （４＋（−２））＝２倍としている。

【０００５】このようにして、−２，−１，０，１，２
倍の倍数コードが生成される。図８は従来のラディック
ス−４のブースのアルゴリズムを用いた乗算回路の一部
を示す構成ブロック図である。図８において、転送元Ｌ
ＳＩ（大規模集積回路）１ａに乗算ＬＳＩ２ａが接続さ
れており、転送元ＬＳＩ１ａから転送される乗数データ
３１はコード生成器３によってラディクス−４の倍数コ
ード化され、倍数コード３３が得られる。

【０００６】一方、乗数データの正常または異常をチェ
ックするための乗数パリティ３２は、転送元ＬＳＩ１ａ
からそのまま乗算ＬＳＩ２ａに入力される。しかし、図
８に示す乗算回路の構成にあっては、乗数データ３１は
既にコード生成器３によって倍数コード化されているた
め、この倍数コード化されたデータでは、パリティチェ
ックができないという問題があった。

【０００７】そこで、この問題を解決するために次のよ
うな例えば２つの手段が考えられる。第１の手段として
の乗算回路を図９に示す。 （１）転送元ＬＳＩ１ｂに設けられたコード・パリティ
器８によって、乗数データ３１を倍数コード化し、この
倍数コードからパリティを作成して乗算ＬＳＩ２ｂに送
出する。

【０００８】一方、転送元ＬＳＩ１ｂから乗数データ３
１を転送し、乗数データ３１をコード生成器３で倍数コ
ード化し、この倍数コードをもとにパリティ発生器６で
その倍数コードのパリティを作成する。

【０００９】そして、パリティチェッカ４４で、コード
・パリティ器８からのパリティとパリティ発生器６から
のパリティとの一致チェックを行なう。しかし、この回
路構成にあっては、転送元ＬＳＩ１ｂの物量が倍数コー
ドを生成する分だけ増加するため、これに耐えうるＬＳ
Ｉの余裕がなければ実現できない。また、倍数コードを
生成すべくコード生成器３とコード・パリティ器８とを
二重に持つため、回路構成が複雑化するという問題があ
った。

【００１０】次に、第２の手段としての乗算回路を図１
０に示す。 （２）乗算ＬＳＩ２ｃに、コード生成器３と倍数コード
変換前の乗数データのコピーを格納する乗数データレジ
スタ９とを設けている。

【００１１】この乗数データレジスタ９からの乗数デー
タと転送元ＬＳＩ１ｃからのパリティとを入力してパリ
ティチェッカ４４でパリティチェックを行なう。

【００１２】

【発明が解決しようとする課題】しかしながら、倍数Ｌ
ＳＩの物量に余裕がなければ実現できない。また、乗数
データレジスタ９の乗数データとコード生成器３の倍数
コードとの一致を一致チェッカ１０で取るために、乗数
データをコード化するコード生成器３ａが必要がであっ
た。このため、回路構成が複雑化していた。

【００１３】本発明は、このような点に鑑みてなされた
もので、その目的とするところは、乗算回路の倍数コー
ドのチェックを簡単な回路構成で行なうことのできる乗
算回路検査方式を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために下記の構成とした。図１は本
発明の原理図である。図１に示すように本発明は、乗数
データと被乗数データとの乗算を行なう乗算回路におい
て、乗数データ及びそのパリティと被乗数データとを転
送する転送元集積回路１、転送元集積回路１に接続され
乗数データを倍数コード化する乗算集積回路２とを備え
ている。

【００１５】前記乗算集積回路２は、乗数データを複数
桁毎にグループ化してグループ毎に倍数コードを生成す
るコード生成器３、このコード生成器３で得た倍数コー
ドをパリティに変換するパリティ変換回路４を有すると
ともに、パリティ変換回路４で変換されたパリティと前
記転送元集積回路１からのパリティとの一致をチェック
するパリティチェッカ４４を有するよう構成した。

【００１６】より好適には、以下にようにするのが望ま
しい。すなわち、前記変換回路４は、ラディクス−４の
−２，−１，０，１，２倍の倍数コードを保持するレジ
スタ４１を備え、レジスタ４１からの−１，１倍の倍数
コードに基づきもとの乗数データのオッドパリティをオ
ッドパリティ生成器４２で生成し、レジスタ４１からの
−２，２，０倍の倍数コードに基づきもとの乗数データ
のイーブンパリティをイーブンパリティ生成器４３で生
成し、各パリティ生成器からのパリティと前記転送元集
積回路１からのパリティとをパリティチェッカ４４に出
力するよう構成する。

【００１７】また、前記コード生成器３で生成された倍
数コードを保持するためのコピーレジスタ５０を少なく
とも１つ以上備え、コード生成器３からの倍数コードと
コピーレジスタ５０から出力される倍数コードとが一致
するか否かのチェックを行なうよう構成する。

【００１８】

【作用】本発明によれば、まず、転送元集積回路１から
乗算集積回路２に乗数データ及びそのパリティと被乗数
データとが転送されると、乗算集積回路２では、コード
生成器３によって乗数データを複数桁毎にグループ化し
てグループ毎に倍数コードを生成する。

【００１９】そして、パリティ変換回路４によってコー
ド生成器３で得た倍数コードをパリティに変換し、パリ
ティ変換回路４で変換されたパリティと前記転送元集積
回路１からのパリティとの一致をチェックするので、従
来の構成に比較して乗算回路の倍数コードのチェックを
簡単な回路構成で行なうことができる。

【００２０】また、変換回路４において、レジスタ４１
に保持されたラディクス−４の−１，１倍の倍数コード
に基づきオッドパリティ生成器４２によってもとの乗数
データのオッドパリティを生成する。そして、レジスタ
４１に保持された−２，２，０倍の倍数コードに基づき
イーブンパリティ生成器４３によってもとの乗数データ
のイーブンパリティを生成する。そして、各パリティ生
成器からのパリティと前記転送元集積回路１からのパリ
ティとの一致をパリティチェック器４４によってチェッ
クするので、乗算回路の倍数コードのチェックを簡単な
回路構成で行なうことができる。

【００２１】さらに、コード生成器３からの倍数コード
とコピーレジスタ５０から出力される倍数コードとが一
致するか否かのチェックを行なうので、集積回路転送間
におけるデータのビット化けを精度良く検出することが
できる。

【００２２】

【実施例】以下、本発明の具体的な実施例を説明する。
図２は本発明の実施例１の構成ブロック図である。

【００２３】＜実施例１＞図２において、転送元ＬＳＩ
１に被乗数データ３０と乗数データ３１と乗数パリティ
３２とを格納したベクトルレジスタＶＲが設けられ、こ
の転送元ＬＳＩ１には乗算ＬＳＩ２が接続されている。

【００２４】乗算ＬＳＩ２は、乗数データ３１を複数桁
ごとに区切って（グループ化）走査しその複数桁の値に
対応する被乗数データ３０の倍数を算出して部分積に加
算する重複走査乗算方式を採用している。

【００２５】乗算ＬＳＩ２は、ＭＵＬＴＩ（ＵＰ）２−
１、これと同一構成のＭＵＬＴＩ（ＬＯＷ）２−１、こ
れらの結果を格納するＭＵＬＴＩ−ＲＥＳＵＬＴ２−３
を有して構成されている。

【００２６】ＭＵＬＴＩ２−１に、乗数データ３１の上
位ビットからＰＯＳＴ−ＯＮＥまでのデータを入力して
ラディックス−４の倍数コードを生成するコード生成器
３−１が設けられており、これにより生成された倍数コ
ードは入力された乗数データ３１のビット数の１／２の
グループ数だけ存在する。なお、ラディックス−４の倍
数コードについては、後に詳細に説明する。

【００２７】前記ＰＯＳＴ−ＯＮＥはＭＵＬＴＩ２−２
に送られる被乗数データ３０の最上位１ビットをＰＯＳ
Ｔ−ＢＩＴ判定のためにＭＵＬＴＩ２−１に送られるよ
うになっている。

【００２８】また、ＭＵＬＴＩ２−１に、コード生成器
３で生成された倍数コードによって入力された被乗数デ
ータ３０に操作を施してその出力データを倍数コードの
グループ数と同じ数だけ出力するマルチプルゲート（以
下、ＭＰＧという。）２１−１が設けられている。

【００２９】さらに、ＭＵＬＴＩ２−１に、ＭＰＧ２１
−１の各出力を加算するキャリ保存加算器ツリー（以
下、ＣＳＡという。）２２−１、ＣＳＡ２２−１の出力
を加算するキャリ伝搬加算器（以下、ＣＰＡという。）
２３−１が設けられてなる。

【００３０】ＭＵＬＴＩ２−２も、基本的にはＭＵＬＴ
Ｉ２−１と同一構成となっていて、コード生成器３−
２、ＭＰＧ２１−２、ＣＳＡ２２−２、ＣＰＡ２３−２
が設けられいる。ただ、コード生成器３−２が乗数デー
タ３１の下位ビットをもとに倍数コードを生成する点が
異なる。

【００３１】ＭＵＬＴＩ−ＲＥＳＵＬＴ２−３は、ＭＵ
ＬＴＩ２−１のＣＰＡ２３−１の結果とＭＵＬＴＩ２−
２のＣＰＡ２３−２の結果を加算するＣＰＡ２４を有
し、ＣＰＡ２４から乗算結果が得られる。

【００３２】また、転送元ＬＳＩ１から乗数パリティ３
２がＭＵＬＴＩ２−１とＭＵＬＴＩ２−２とに入力する
ようになっている。さらに、ＭＵＬＴＩ２−１とＭＵＬ
ＴＩ２−２とには、倍数コードをパリティに変換すると
ともに、このパリティと前記乗数パリティ３２とのチェ
ックを行なうパリティ変換チェック部４ａ，４ｂが設け
られている。 ＜ラディックス−４の倍数コード＞図３は前記コード生
成器３により生成されるラディックス−４の倍数コード
を示す図である。図４は複数桁からなる乗数データ３１
をグルーピングした各グループを示す図である。複数桁
からなる乗数データ３１を例えば３桁ごとに区切って１
グループを作成し、図４に示すように複数のグループＧ
０，Ｇ１〜Ｇｎを作成する。そして、各々のグループを
走査して３桁（３ビット）の値に対応する乗数データの
倍数コードを算出する。

【００３３】倍数コードは、図３に示すように−２，−
１，０，１，２の値である。各グループの３ビットは、
図３に示す２ビットのパターン（Ｂ０，Ｂ１）と、その
グループの下位の１ビット（ＰＯＳＴ−ＢＩＴ０または
１）とからなり、各グループの３ビットの値によって倍
数コードの−２，−１，０，１，２のいずれかが決定さ
れる（図中で○印）。なお、ＰＯＳＴ−ＯＮＥは、オペ
ランドを複数のＬＳＩに分割して乗算処理を行なう場合
などに用いる。

【００３４】ここで、図３に示すように各グループの３
ビットデータを倍数コード変換して生成された倍数コー
ドを Ｒ［ｍ］［−２］：グループの−２倍コード Ｒ［ｍ］［−１］：グループの−１倍コード Ｒ［ｍ］［０］：グループの０倍コード Ｒ［ｍ］［１］：グループの１倍コード Ｒ［ｍ］［２］：グループの２倍コード とおく。なお、ｍは、０からｎまでの値である。また、 ｍ＝ａ である場合、ＧＲＯＵＰ［ａ］でグルーピングされるＢ
ＩＴを ＢＩＴ［ａ＊２］＝ＢＩＴ０ ＢＩＴ［ａ＊２＋１］＝ＢＩＴ１ とする。

【００３５】ＰＯＳＴ−ＢＩＴとして必要となるＢＩＴ
を ＢＩＴ［ａ＊２＋１］ とおく。このようにコード生成器３によって倍数コード
を設定しておく。

【００３６】そうした上で、前記パリティ変換チェック
部４ａ，４ｂを用いて倍数コードをパリティに変換す
る。 ＜パリティ変換について＞図５はパリティ変換チェック
部４ａの概略構成及びその周辺回路を示すブロック図で
ある。なお、パリティ変換チェック部４ｂもパリティ変
換チェック部４ａと同一構成となっている。パリティ変
換チェック部４ａは、コード生成器３で生成された倍数
コードをパリティに変換するためのパリティ変換回路４
と、このパリティ変換回路４で変換されたパリティと転
送元ＬＳＩ１からの乗数データ３２とのチェックを行な
うパリティチェッカ４４とを有して構成される。

【００３７】図６は前記パリティ変換チェック部の詳細
な構成ブロック図である。パリティ変換回路４は、図３
に示す各々のグループ毎に、そのグループの２ビット中
の下位１ビットとそのグループのひとつ下のグループの
上位１ビット（ＰＯＳＴ−ＢＩＴ）とのＥＯＲを求め、
全てのグループの結果のＥＯＲを求めることにより、Ｐ
ＯＳＴ−ＯＮＥを含めたもとの乗数データのパリティ
（０または１）を得ようとするものである。

【００３８】このパリティを得るために、パリティ変換
回路４は次のように構成される。パリティ変換回路４に
前記コード生成器３で生成されたラディクス−４の−
２，−１，０，１，２倍の倍数コードを保持するための
レジスタ４１が設けられている。 （１）例えばグループ０に対して−２，−１，０，１，
２倍の倍数コードを保持するレジスタ４１−０が設けら
れるとともに、図示しないが、グループ１からグループ
ｍに対しても、−２，−１，０，１，２倍の倍数コード
を保持するレジスタ４１−１〜４１−ｍが設けられてい
る。 （２）また、パリティ変換回路４には、レジスタ４１か
らの−１，１倍の倍数コードに基づきもとの乗数データ
のオッドパリティ（１のこと）を生成するオッドパリテ
ィ生成器４２が設けられ、さらに、レジスタ４１からの
−２，２，０倍の倍数コードに基づきもとの乗数データ
のイーブンパリティ（０のこと）を生成するイーブンパ
リティ生成器４３が設けられている。

【００３９】オッドパリティ生成器４２は、ＧＲＯＵＰ
−ＥＯＲ−１を作成するためのＥＯＲ−Ａと、ＲＣＯＤ
Ｅ−ＰＡＲＩＴＹ−１を作成するためのＥＯＲ−Ｃとか
らなる。ここで、ＥＯＲとは排他的論理和（エクシクル
ーシブオア）のことである。

【００４０】イーブンパリティ生成器４３は、ＧＲＯＵ
Ｐ−ＥＯＲ−０を作成するためのＥＯＲ−Ｂと、ＲＣＯ
ＤＥ−ＰＡＲＩＴＹ−０を作成するためのＥＯＲ−Ｄと
からなる。ここで、以下に、ＧＲＯＵＰ−ＥＯＲ−０と
ＧＲＯＵＰ−ＥＯＲ−１との作成方法について詳細に説
明する。 ＜ＧＲＯＵＰ−ＥＯＲ−１の作成方法＞まず、図３から
もわかるように、グループのビット中の下位１ビットＢ
１とそのグループのひとつ下のグループの上位１ビット
（ＰＯＳＴ−ＢＩＴ）とのＥＯＲ出力が１になるための
倍数コードは、Ｒ［ａ］［−１］＝ＯＮまたはＲ［ａ］ ［１］＝ＯＮ のときである。

【００４１】そこで、それぞれのグループについて、前
述したビットＢ１とＰＯＳＴ−ＢＩＴとのＥＯＲが１に
なるかのチェックを行なうべく、前記レジスタ４１に保
持された倍数コードＲ［ａ］［−１］又はＲ［ａ］
［１］を入力してこれらの一方がオンで他方がオフにな
っている場合にパリティをオンにするようにすればよ
い。すなわち、 Ｒ［ａ］［−１］＝ＯＮ ＥＯＲ Ｒ［ａ］［１］ ＧＲＯＵＰ ＥＯＲ １ である。

【００４２】これに対して、実施例１におけるＥＯＲ−
Ａは、Ｒ［ａ］［−１］とＲ［ａ］［１］とが同時にオ
ンになっている場合にパリティをオフにするよう動作し
ている。このようにしたのは、通常では、複数の倍数コ
ードは同時に作成されることはないが、なんらかの原因
でＲ［１］とＲ［−１］とが同時にオンになる場合があ
るからであり、この場合にパリティをオフとすることで
エラー検出とするためである。以上は、−１と１の倍数
コードのチェックを行ったものである。 ＜ＧＲＯＵＰ−ＥＯＲ−０の作成方法＞一方、−２と２
の倍数コードのチェックを行なうべく、前記論理とは逆
にＥＯＲをとって”０”になるパターンを検証する必要
がある。

【００４３】ＰＯＳＴ−ＢＩＴとＢＩＴＢ１とのＥＯＲ
出力が０になる倍数コードは、図３からもわかるように Ｒ［ａ］［０］＝ＯＮ Ｒ［ａ］［−２］＝ＯＮ Ｒ［ａ］［２］＝ＯＮ である。このＥＯＲ論理により出力される値が前述した
ＧＲＯＵＰ−ＥＯＲ−０である。

【００４４】ここで、０倍の倍数コードは、その他の倍
数コードから生成する。 ｛Ｒ［ａ］［−２］＝ＯＦＦ Ｒ［ａ］［−１］＝ＯＦＦかつ Ｒ［ａ］［２］＝ＯＦＦ｝ またはＲ［ａ］［−２］＝ＯＮ またはＲ［ａ］［２］＝ＯＮ これも上記ＲＣＯＤＥ−ＰＡＲＩＴＹ−０と同様に２つ
の倍数コードが同時にオンになったことを検出するため
に修正すれば、 ｛Ｒ［ａ］［−２］＝ＯＦＦかつ Ｒ［ａ］［−１］＝ＯＦＦかつ Ｒ［ａ］［１］＝ＯＦＦかつ Ｒ［ａ］［２］＝ＯＦＦ｝ ＥＯＲ Ｒ［ａ］［−２］＝ＯＮ ＥＯＲ Ｒ［ａ］［２］＝ＯＮ となる。こちらの論理は、全ての倍数コードを使ってパ
リティを作っているが、０倍のチェックしかできず、−
２倍の倍数コード又は２倍の倍数コードのどちらかがオ
ンからオフにビット化けを起こしたときのチェックがで
きない。

【００４５】この場合には、０倍の倍数コードをレジス
タ４１に保持し、以下の論理式で倍数コードのチェック
を行なう。 Ｒ［ａ］［０］＝ＯＮ ＥＯＲ Ｒ［ａ］［−２］＝Ｏ
Ｎ ＥＯＲ Ｒ［ａ］［−２］＝ＯＮ ＧＲＯＵＰ ＥＯＲ ０ このことから、ＥＯＲ−Ｂは、前述したビットＢ１とＰ
ＯＳＴ−ＢＩＴとのＥＯＲが０になるかのチェックを行
なうべく、前記レジスタ４１に保持された倍数コードＲ
［ａ］［０］，Ｒ［ａ］［−２］，Ｒ［ａ］［−２］を
入力してこれらの一方がオンで他方がオフになっている
場合にパリティをオフにする。 ＜最下位のグループの処理＞次に、最下位のグループＧ
ｍにおいて、ＰＯＳＴ−ＯＮＥを反映した倍数コードを
作成していた場合には、最下位のＧＲＯＵＰ−ＥＯＲと
ＰＯＳＴ−ＯＮＥとのＥＯＲを求め、ＧＲＯＵＰ−ＥＯ
Ｒを修正する。なお、予めＰＯＳＴ−ＯＮＥを含めたパ
リティ生成を行っている場合には、このような修正を行
なう必要はない。 ＜ＲＣＯＤＥ−ＰＡＲＩＴＹ＞次に、ＥＯＲ−Ｃは、Ｅ
ＯＲ−Ａから転送されてくる全てのグループパリティを
入力してＧＲＯＵＰ−ＥＯＲ−１のグループ間のＥＯＲ
を求める。また、ＥＯＲ−Ｄは、ＥＯＲ−Ｂから転送さ
れてくる全てのグループパリティを入力してＧＲＯＵＰ
−ＥＯＲ−０のグループ間のＥＯＲを求める。これをＲ
ＣＯＤＥ−ＰＡＲＩＴＹと呼ぶ。

【００４６】すなわち、全てのグループの結果のＥＯＲ
を求めることで、倍数コードから前述した乗数データの
パリティが生成されるのである。 ＜パリティチェック＞次に、前記パリティチェッカ４４
は、ＰＣＨＫ−ＡとＰＣＨＫ−Ｂとから構成される。Ｐ
ＣＨＫ−Ａは、ＥＯＲ回路であって、ＥＯＲ−Ｃからの
ＲＣＯＤＥ−ＰＡＲＩＴＹ−１と転送元ＬＳＩ１からの
乗数パリティとのパリティチェックを行なう。ＰＣＨＫ
−Ｂは、ＥＯＲ回路であって、ＥＯＲ−ＤからのＲＣＯ
ＤＥ−ＰＡＲＩＴＹ−０と転送元ＬＳＩ１から反転バッ
ファを介する乗数パリティとのパリティチェックを行な
う。

【００４７】従って、ＰＣＨＫ−Ａでは、ＥＯＲ−Ｃか
らのＲＣＯＤＥ−ＰＡＲＩＴＹ−１と転送元ＬＳＩ１か
らの乗数パリティとが一致しないときに出力０となっ
て、エラー信号として扱われる。また、ＰＣＨＫ−Ｂに
あっても同様である。

【００４８】なお、ＯＲは、ＰＣＨＫ−ＡまたはＰＣＨ
Ｋ−Ｂからのいずれかのエラー信号の入力で、エラーと
して出力する。このように実施例１によれば、転送元Ｌ
ＳＩ１から乗算ＬＳＩ２に乗数データ及びそのパリティ
と被乗数データとが転送されると、乗算ＬＳＩ２では、
コード生成器３によって乗数データを複数桁毎にグルー
プ化してグループ毎に倍数コードを生成する。

【００４９】そして、パリティ変換回路４によってコー
ド生成器３で得た倍数コードをパリティに変換し、パリ
ティ変換回路４で変換されたパリティと前記転送元ＬＳ
Ｉ１からのパリティとの一致をチェックするので、乗算
回路の倍数コードのチェックを簡単な回路構成で行なう
ことができる。これにより、処理の高速化が図れる。

【００５０】＜実施例２＞次に本発明の実施例２につい
て説明する。図７は本発明の実施例２の構成ブロック図
である。実施例２は、次のように構成されている。

【００５１】乗算ＬＳＩ２には、倍数コードを生成する
コード生成器３が設けられ、このコード生成器３で生成
された倍数コードのコピーを保持するための２つのコピ
ーレジスタ５０ａ、５０ｂが設けられている。これらの
コピーレジスタ５０ａ，５０ｂは、高速化，ファンアウ
ト数の確保などの目的で設けられている。

【００５２】また、乗算ＬＳＩ２には、コピーレジスタ
５０ｂからの倍数コードから乗数データのパリティを生
成する作成するパリティ変換回路４、このパリティ変換
回路４からのパリティと転送元ＬＳＩ１からの乗数パリ
ティとのパリティチェックを行なうパリティチェッカ４
４が設けられている。

【００５３】さらに、乗算ＬＳＩ２には、コード生成器
３と２つのコピーレジスタ５０ａ、５０ｂとからのパリ
ティの一致をチェックする一致チェッカ５２が設けられ
ている。

【００５４】次に、このように構成された実施例２にお
ける動作を説明する。まず、条件として、転送元ＬＳＩ
１から乗算ＬＳＩ２のコード生成器３及びコピーレジス
タ５０ａ，５０ｂの経路において、ＢＩＴ化けがＬＳＩ
間配線の断線以外の何らかの理由で発生する場合に、２
つのコピーレジスタ５０ａ，５０ｂが同時にＢＩＴ化け
を起こすことがないものとする。

【００５５】例えばディレイ的にあるビットが厳しいと
き、コード生成器３に乗数データが届かずにＢＩＴ化け
を起こしたときであっても、その倍数コードのコピーレ
ジスタ５０ａ，５０ｂの少なくとも１個は、正しい値を
受け取る。

【００５６】そして、コード生成器３で生成された倍数
コードとコピーレジスタ５０ａ，５０ｂからの倍数コー
ドとを入力した一致チェッカ５２によって、倍数コード
のチェックを行なう。ビット化けを起こしている場合に
は、倍数コードが相互に一致しないから、ビット化けの
チェックを行なうことができる。

【００５７】また、コピーレジスタ５０ｂからの倍数コ
ードをパリティ変換回路４でパリティに変換した後、パ
リティチェッカ４４によって前記パリティと転送元ＬＳ
Ｉ１からのパリティとの一致をチェックする。これによ
り、ＬＳＩ相互間の断線のチェックを行なうことができ
る。

【００５８】このようにことから、０倍の倍数コードを
持つ必要がなくなる。

【００５９】

【発明の効果】本発明によれば、乗算集積回路２におい
て、コード生成器３によって乗数データを複数桁毎にグ
ループ化してグループ毎に倍数コードを生成し、パリテ
ィ変換回路４によってコード生成器３で得た倍数コード
をパリティに変換し、パリティ変換回路４で変換された
パリティと前記転送元集積回路１からのパリティとの一
致をチェックするので、乗算回路の倍数コードのチェッ
クを簡単な回路構成で行なうことができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例１の構成ブロック図である。

【図３】コード生成器で生成されるラディックス−４の
倍数コードを示す図である。

【図４】複数桁からなる乗数データをグルーピングした
各グループを示す図である。

【図５】パリティ変換チェック部の概略構成及びその周
辺回路を示すブロック図である。

【図６】パリティ変換チェック部の詳細な構成ブロック
図である。

【図７】実施例２の構成ブロック図である。

【図８】従来のラディックス−４のブースのアルゴリズ
ムを用いた乗算回路の一部を示す構成ブロック図であ
る。

【図９】従来の乗算回路の一例を示す構成ブロック図で
ある。

【図１０】従来の乗算回路の他の一例を示す構成ブロッ
ク図である。

【符号の説明】

１・・転送元ＬＳＩ ２・・乗算ＬＳＩ ２−１・・ＭＵＬＴＩ（ＵＰ） ２−２・・ＭＵＬＴＩ（ＬＯＷ） ３・・コード生成器 ４・・パリティ変換回路 ８・・コード・パリティ器 ９・・乗数データレジスタ ２１・・ＭＰＧ ２２・・ＣＳＡ ２３，２４・・ＣＰＡ ４１・・レジスタ ４２・・オッドパリティ生成器 ４３・・イーブンパリティ生成器 ４４・・パリティチェッカ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 乗数データと被乗数データとの乗算を行
   なう乗算回路において、 乗数データ及びそのパリティと被乗数データとを転送す
   る転送元集積回路（１）と、 この転送元集積回路（１）に接続され乗数データを倍数
   コード化する乗算集積回路（２）とを備え、 前記乗算集積回路（２）は、乗数データを複数桁毎にグ
   ループ化してグループ毎に倍数コードを生成するコード
   生成器（３）と、 このコード生成器（３）で得た倍数コードをパリティに
   変換するパリティ変換回路（４）と、 このパリティ変換回路（４）で変換されたパリティと前
   記転送元集積回路（１）からのパリティとの一致をチェ
   ックするパリティチェッカ（４４）とを有していること
   を特徴とする乗算回路検査方式。
2. 【請求項２】 前記変換回路（４）は、ラディクス−４
   の−２，−１，０，１，２倍の倍数コードを保持するレ
   ジスタ（４１）と、レジスタ（４１）からの−１，１倍
   の倍数コードに基づきもとの乗数データのオッドパリテ
   ィを生成するオッドパリティ生成器（４２）と、レジス
   タ（４１）からの−２，２，０倍の倍数コードに基づき
   もとの乗数データのイーブンパリティを生成するイーブ
   ンパリティ生成器（４３）とを有し、 各パリティ生成器からのパリティと前記転送元集積回路
   （１）からのパリティとを前記パリティチェッカ（４
   ４）に出力することを特徴とする請求項１記載の乗算回
   路検査方式。
3. 【請求項３】 前記コード生成器（３）で生成された倍
   数コードを保持するためのコピーレジスタ（５０）を少
   なくとも１つ以上備え、コード生成器（３）からの倍数
   コードとコピーレジスタ（５０）から出力される倍数コ
   ードとが一致するか否かのチェックを行なうことを特徴
   とする請求項１記載の乗算回路検査方式。