JPH03228121A - プライオリティ・エンコーダ - Google Patents
プライオリティ・エンコーダInfo
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- JPH03228121A JPH03228121A JP2341185A JP34118590A JPH03228121A JP H03228121 A JPH03228121 A JP H03228121A JP 2341185 A JP2341185 A JP 2341185A JP 34118590 A JP34118590 A JP 34118590A JP H03228121 A JPH03228121 A JP H03228121A
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- Japan
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- adder
- signal
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器等における桁上げに関し、特に
比較的少ないゲート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
比較的少ないゲート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
２つのＮビットオペランドを加算してＮビットの結果を
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
桁上げ伝搬加算を簡単に実行するにはいわゆるリップ／
ｌ／ −７ダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用い
ればよい。リップル・アダーはビット当りのトランジス
タが比較的少なくてすむが、−船釣に比較的低速である
。リップル・アダーはこのように他の加算器の能力測定
の基準としてしばしば用いられる様な、基本的ではある
が、それだけに低速な加算器である。
ｌ／ −７ダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用い
ればよい。リップル・アダーはビット当りのトランジス
タが比較的少なくてすむが、−船釣に比較的低速である
。リップル・アダーはこのように他の加算器の能力測定
の基準としてしばしば用いられる様な、基本的ではある
が、それだけに低速な加算器である。
第１図は代表的なリップル・アダー・セルを示す図であ
る。第１図において、Ａ（ｉ）及びＢ（巾ま加えられる
２つのオペランドのそれぞれのビットであり、Ｃ１ｎ（
ｉ） は前段のリップル・アダー・セルからの桁上げ
入力であり、Ｃｏｕｔ （ｉ ） はこのリップル・
アダー・セルからの桁上げ出力であり、またＤ（１）は
このリップル・アダー・セルの和である。
る。第１図において、Ａ（ｉ）及びＢ（巾ま加えられる
２つのオペランドのそれぞれのビットであり、Ｃ１ｎ（
ｉ） は前段のリップル・アダー・セルからの桁上げ
入力であり、Ｃｏｕｔ （ｉ ） はこのリップル・
アダー・セルからの桁上げ出力であり、またＤ（１）は
このリップル・アダー・セルの和である。
ある１つのリップル・アダー・セルの桁上げ出力は次段
のリップル・アダー・セルの桁上げ入力となる。表ＩＫ
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、「・」は
論理積、「ＸＯＲ」は排他的論理和を示す。
のリップル・アダー・セルの桁上げ入力となる。表ＩＫ
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、「・」は
論理積、「ＸＯＲ」は排他的論理和を示す。
ｏｒ
表 １
ｉ＝ｏ ｔｏ Ｎ−Ｉ ＤＯＢＣＧＩＮＫ（ｉ ）
＝ Ａｌｉ ） ＋ Ｂ（ｉ ）Ｇ（ｉ）＝ Ａ（ｉ
）・Ｂ（１） Ｐ（ｉ）＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝ Ｇ（ｉ） ＋ （Ｋ（ｉ） −Ｃ１ｎ（ｉ−１）
＝Ｃｉｎ （ｉ ＋ １ ） Ｄ（ト）＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ リップル・アダーは桁上げ先見回路を付加することによ
り高速化することができる。桁上げ先見加算器を実現す
るために、リップル・アダー【１１は、例えば４つのリ
ップル・アダー・セルから成るブロックで構成されてい
る。４つの高速加算器の各ブロックは、第２図に示すよ
うに、ゲートが付加されており、このゲートによりにビ
ット（すなわち、ＯＲゲートＫ（ｉ）の出力）が全て１
゛′の時、前段のブロックからの桁上げ出力がこのフロ
ックを素通りして次段のブロックに伝搬される。
＝ Ａｌｉ ） ＋ Ｂ（ｉ ）Ｇ（ｉ）＝ Ａ（ｉ
）・Ｂ（１） Ｐ（ｉ）＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝ Ｇ（ｉ） ＋ （Ｋ（ｉ） −Ｃ１ｎ（ｉ−１）
＝Ｃｉｎ （ｉ ＋ １ ） Ｄ（ト）＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ リップル・アダーは桁上げ先見回路を付加することによ
り高速化することができる。桁上げ先見加算器を実現す
るために、リップル・アダー【１１は、例えば４つのリ
ップル・アダー・セルから成るブロックで構成されてい
る。４つの高速加算器の各ブロックは、第２図に示すよ
うに、ゲートが付加されており、このゲートによりにビ
ット（すなわち、ＯＲゲートＫ（ｉ）の出力）が全て１
゛′の時、前段のブロックからの桁上げ出力がこのフロ
ックを素通りして次段のブロックに伝搬される。
桁上げ先見加算器は比較的高速であり、ＭＯ３回路で安
価に構成できる。
価に構成できる。
他の方法として、１．Ｒ，Ｅ、 ）ランザクションズ１
オン・エレクトロニック・コンピュータース（Ｉ 、
Ｒ，Ｅ 、Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ ）ｉ１９６０年６
月号、第２２６頁に、スフランスキ〜（５ｋｌａｎｓｋ
ｙ ）氏により「条件付き和による加算論理」として発
表された条件付き相加算器がある。
オン・エレクトロニック・コンピュータース（Ｉ 、
Ｒ，Ｅ 、Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ ）ｉ１９６０年６
月号、第２２６頁に、スフランスキ〜（５ｋｌａｎｓｋ
ｙ ）氏により「条件付き和による加算論理」として発
表された条件付き相加算器がある。
条件付き和加算は非常に高速で動作するのだが、上述の
比較的低速の加算に較べて非常に多くのロジックを必要
とする。その結果、条件付き和加算はビット当りの価格
が非常に高いものとなってしまう。事実、この方法は広
範囲には使用されていない。
比較的低速の加算に較べて非常に多くのロジックを必要
とする。その結果、条件付き和加算はビット当りの価格
が非常に高いものとなってしまう。事実、この方法は広
範囲には使用されていない。
上記した様に、従来から桁上げ伝搬加算を実行するため
に種々の桁上げ方式が使用されている。
に種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピュータにと
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高価なものであった。
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高価なものであった。
本発明は上述の従来方式の欠点を除去し、高速かつ実現
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
本発明を適用した加算器は中間桁上げ信号な発生するセ
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
して行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
して行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
本発明はまた増分器（ｉｎｃｒｅｍｅｎｔｏｒ ）やプ
ライオリティ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
ライオリティ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
本発明の高速桁上げ方式はセルの種類が比較的少なくて
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明によ
れば、絶対速度が速い回路を実現することが出来ると共
にバイポーラ又はＭＯ８技術のいずれによりＬＳＩを製
造した場合でも、設計上の複雑化を抑えて安価に構成す
ることができる。
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明によ
れば、絶対速度が速い回路を実現することが出来ると共
にバイポーラ又はＭＯ８技術のいずれによりＬＳＩを製
造した場合でも、設計上の複雑化を抑えて安価に構成す
ることができる。
以下、図面によって本発明の詳細な説明する。
以下では、条件付き桁上げ加算と呼ばれている桁上げ伝
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、・Ｂを開示している。これら２つの
加算器Ａ、Ｂの構成は両方とも加算器以外にも増分器や
プライオリティ・エンコーダにも適用できることが後述
する説明により理解できるだろう。表２に於て、公知の
方式と本発明を用いた条件付き桁上げ加算器との比較を
示した。表２に於て、加算器の速度は全加算を実行する
のに必要なゲート遅延段数によって示しである。表２に
示したデータは３２ビツト加算器の場合である。
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、・Ｂを開示している。これら２つの
加算器Ａ、Ｂの構成は両方とも加算器以外にも増分器や
プライオリティ・エンコーダにも適用できることが後述
する説明により理解できるだろう。表２に於て、公知の
方式と本発明を用いた条件付き桁上げ加算器との比較を
示した。表２に於て、加算器の速度は全加算を実行する
のに必要なゲート遅延段数によって示しである。表２に
示したデータは３２ビツト加算器の場合である。
第３Ａ図及び第３Ｂ図は本発明の第１実施例である条件
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（Ｏでも良い）の継続セル、及びエンド・
セルである。
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（Ｏでも良い）の継続セル、及びエンド・
セルである。
第３Ｂ図は、９ビツト加算器の場合のセル構成例を示す
図である。この実施例に於て、各ブロックは２〜４個の
１ビツト・セルを備えている。すなわちフロックＯに２
つのセル、ブロックｌＫ３つのセル、そしてブロック２
に４つのセルを備工ている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート・セル ビット番号３は継続（ｃａｎ ｔ
１ｎｕｅ ）セル、そしテヒット番号４はエンド・セル
で、ｆｉル。
図である。この実施例に於て、各ブロックは２〜４個の
１ビツト・セルを備えている。すなわちフロックＯに２
つのセル、ブロックｌＫ３つのセル、そしてブロック２
に４つのセルを備工ている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート・セル ビット番号３は継続（ｃａｎ ｔ
１ｎｕｅ ）セル、そしテヒット番号４はエンド・セル
で、ｆｉル。
表
２
リップル・アダ
桁上げ先見加算器
条件付き相加算器
条件付き桁上げ加算善人
条件付き桁上げ加算器Ｂ
表
全加算器に対して：
Ｃｉｎ ブロック（０１＝ Ｃ団加算器各ブロック」に
対して： Ｃｉｎ ０（０） ＝ ０ Ｃｉｎ １（０１＝ １ Ｃｏｕｔブ（７７り（ｊ） ＝Ｃｏｕｔ □ （ｉｍａ
ｘ）＋（Ｃｏｕｔ １ （ｉ ｍａｘ）−Ｃｉｎブロッ
ク（））〕＝Ｃ１ｎブロック（ｊ＋１） ブロック」の各ビット１に対して： Ｋ （１１： Ａ （ｉ）＋ Ｂ （ｉ）Ｇ（ｉ）＝Ａ
（ｉｌ・Ｂ（１） Ｐ（ｉｔ ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ Ｃｏｕｔ ０（＋） １（ｉ） Ｇ（ｉ）＋ （Ｋ（ｉｌ ・Ｃｉｎ Ｏ（ｉ） 〕＝Ｃ
１ｎＯ（ｉ＋１） Ｇ（ｉ）＋（Ｋ（ｉｌ ・Ｃｉｎ １（ｉ））＝ Ｃｉ
ｎ ｌ （ｉ＋Ｉ ） Ｃ１ｎ（ｉ） ＝ Ｃｉｎ ０（ｉ）＋ （Ｃｉｎ １
（ｉ） ・Ｃ］）（ｉ）＝ Ｐ（ｉ） ＸＯＲＣ１ｎ
（ｉ）ｎブロック（Ｊ）〕 基本的に、各ブロックに於て（例えば」二〇〜２に於て
）２つのリップル桁上げ出力Ｃｏｕｔ Ｑ（ｉ）及びＣ
ｏｕｔ １（ｉｌ が発生される。各ブロックのスタ
ト・セルに於て桁上げ入力Ｃ１ｎＱ及びＣ１ｎ１はそれ
ぞれ０°°及び”ｌ ”と定義されていることに注意さ
れたい。この２つの桁上げ出力Ｃｏｕｔ は現在のブロ
ックに入力された桁上げ入力Ｃｉｎブロック（」）と結
合することにより現在のブロックの桁上げ出力Ｃｏｕｔ
ブロック（」）を発生する。Ｊ＝Ｏ〜２の全てのブ
ロックでそれらの２つの桁上げの連鎖（ＣｏｕｔＯ−Ｃ
ｉｎ Ｑ及びＣｏｕｔｌ −Ｃｉｎ １ ）が同時に次
々と伝搬される。ブロック０は最初にその桁上げ出力を
発生し、そしてブロックｌに伝搬す八その後、桁上げが
各ブロックを「飛び越す」ためにはゲート１段分の遅延
しか必要ない。よって、条件付き桁上げ加算器Ａにおい
ては、桁上げ伝搬遅延時間を最小にした場合、ブロック
の大きさ、すなわちビット長は、ブロック番号ｊの増加
につれて等差数列的（すなわち２３．４・・・・・・等
）に増加するから、全遅延時間はオペランドのビット長
の平方根にほぼ比例して増加する。
対して： Ｃｉｎ ０（０） ＝ ０ Ｃｉｎ １（０１＝ １ Ｃｏｕｔブ（７７り（ｊ） ＝Ｃｏｕｔ □ （ｉｍａ
ｘ）＋（Ｃｏｕｔ １ （ｉ ｍａｘ）−Ｃｉｎブロッ
ク（））〕＝Ｃ１ｎブロック（ｊ＋１） ブロック」の各ビット１に対して： Ｋ （１１： Ａ （ｉ）＋ Ｂ （ｉ）Ｇ（ｉ）＝Ａ
（ｉｌ・Ｂ（１） Ｐ（ｉｔ ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ Ｃｏｕｔ ０（＋） １（ｉ） Ｇ（ｉ）＋ （Ｋ（ｉｌ ・Ｃｉｎ Ｏ（ｉ） 〕＝Ｃ
１ｎＯ（ｉ＋１） Ｇ（ｉ）＋（Ｋ（ｉｌ ・Ｃｉｎ １（ｉ））＝ Ｃｉ
ｎ ｌ （ｉ＋Ｉ ） Ｃ１ｎ（ｉ） ＝ Ｃｉｎ ０（ｉ）＋ （Ｃｉｎ １
（ｉ） ・Ｃ］）（ｉ）＝ Ｐ（ｉ） ＸＯＲＣ１ｎ
（ｉ）ｎブロック（Ｊ）〕 基本的に、各ブロックに於て（例えば」二〇〜２に於て
）２つのリップル桁上げ出力Ｃｏｕｔ Ｑ（ｉ）及びＣ
ｏｕｔ １（ｉｌ が発生される。各ブロックのスタ
ト・セルに於て桁上げ入力Ｃ１ｎＱ及びＣ１ｎ１はそれ
ぞれ０°°及び”ｌ ”と定義されていることに注意さ
れたい。この２つの桁上げ出力Ｃｏｕｔ は現在のブロ
ックに入力された桁上げ入力Ｃｉｎブロック（」）と結
合することにより現在のブロックの桁上げ出力Ｃｏｕｔ
ブロック（」）を発生する。Ｊ＝Ｏ〜２の全てのブ
ロックでそれらの２つの桁上げの連鎖（ＣｏｕｔＯ−Ｃ
ｉｎ Ｑ及びＣｏｕｔｌ −Ｃｉｎ １ ）が同時に次
々と伝搬される。ブロック０は最初にその桁上げ出力を
発生し、そしてブロックｌに伝搬す八その後、桁上げが
各ブロックを「飛び越す」ためにはゲート１段分の遅延
しか必要ない。よって、条件付き桁上げ加算器Ａにおい
ては、桁上げ伝搬遅延時間を最小にした場合、ブロック
の大きさ、すなわちビット長は、ブロック番号ｊの増加
につれて等差数列的（すなわち２３．４・・・・・・等
）に増加するから、全遅延時間はオペランドのビット長
の平方根にほぼ比例して増加する。
従って条件付き桁上げ加算器Ａは桁上げ先見加算器と比
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５・％の性能の向上を得ることができ
る。同様に、条件付き桁上げ加算器Ａは１ビツト・セル
によって構成されており、他の高速化技術の様な複数ビ
ットにまたがっているセルを使用してはいない。このこ
とＫより、実現が容易でかつチップ面積の使用効率が良
好である規則なレイアウトを持つ集積回路を作ることが
できる。
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５・％の性能の向上を得ることができ
る。同様に、条件付き桁上げ加算器Ａは１ビツト・セル
によって構成されており、他の高速化技術の様な複数ビ
ットにまたがっているセルを使用してはいない。このこ
とＫより、実現が容易でかつチップ面積の使用効率が良
好である規則なレイアウトを持つ集積回路を作ることが
できる。
本発明の高速桁上げ方式を用いた第２の実施例である、
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで”２ ＊ ＊
ｊ ”は２ｊを表わす。
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで”２ ＊ ＊
ｊ ”は２ｊを表わす。
この実施例の構成は条件付き桁上げ加算器Ａ（第３Ａ図
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃ１ｎ０二１及びＣ１ｎ１＝１と見なされ、桁上げ出力
がそれに従って演算される。
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃ１ｎ０二１及びＣ１ｎ１＝１と見なされ、桁上げ出力
がそれに従って演算される。
表 ４
Ｆｏｒ ｉ−Ｏｔｏ （Ｎ−１） Ｄｏ ＢＥＧ
ＩＮｏｏｕｔ Ｏ（０，ｉ ）−Ａｆｉｌ ・Ｂｆｉｌ
−ＧｔｉｌＯｏｕｌ １ （０，ｉ ）＝ Ａｆｉｌ
＋ Ｂｆｉｌ −Ｋ１１ｌＰｆｉ＋
−Ａｌｉｌ ＸＯＲＢ＋ｉ）ｎｄ ＦＯｒ ｊ−１ｔｏ ＬＯＧ２Ｎ Ｗ−２本本。
ＩＮｏｏｕｔ Ｏ（０，ｉ ）−Ａｆｉｌ ・Ｂｆｉｌ
−ＧｔｉｌＯｏｕｌ １ （０，ｉ ）＝ Ａｆｉｌ
＋ Ｂｆｉｌ −Ｋ１１ｌＰｆｉ＋
−Ａｌｉｌ ＸＯＲＢ＋ｉ）ｎｄ ＦＯｒ ｊ−１ｔｏ ＬＯＧ２Ｎ Ｗ−２本本。
Ｏ
ＥＧＩＮ
Ｆｏｒ Ｋ −Ｏｔｏ （Ｎ／Ｗ−１）ＬＯ−Ｋ”Ｗ
Ｌｌ −（Ｋ”Ｗ−４−Ｗ／２ ）
Ｌ２− （Ｋ”Ｗ＋Ｗ）
Ｄ。
ＥＯＩＮ
Ｆｏｒ
コ −（ＬＯ）
ｒｏ（Ｌｌ −１）Ｄ。
ＥＯＩＮ
ＣｏｕｔＯ（ｊ、 自 ）−Ｃｏｕｔ０（ｊ−１，１
）Ｃｏｕｌｌ（ｊ、 １）−Ｏｏｕ口（ｊ−１，ｉ）ｎ
ｄ Ｆｏｒ −（Ｌ−１）Ｉｏ （Ｌ２−１）Ｄｏ ＢＥＧＩＮＣ
ｏｕ＋ ０ （ｉ。
）Ｃｏｕｌｌ（ｊ、 １）−Ｏｏｕ口（ｊ−１，ｉ）ｎ
ｄ Ｆｏｒ −（Ｌ−１）Ｉｏ （Ｌ２−１）Ｄｏ ＢＥＧＩＮＣ
ｏｕ＋ ０ （ｉ。
０ｏｕ＋ ｌ （ｊ。
ｉ） −０ｏｕ＋０（ｊ−１，ｉ）＋（Ｃｏｕｌｌ （
ｊ−１・Ｃｏｕｔ ０（ｊ−Ｌ Ｌｔ −１） ）ｉ）
−Ｃｏｕｔ Ｏ（ｉ −１，ｉ ）＋（Ｃｏｕｔ Ｉ
（ｉ−１゜−Ｃｏｕｔｌ （ｊ ’２． Ｌｔ −１
））Ｉ） ） ｎｄ Ｃ１ｎ（０１−Ｃｉｎ加算器 Ｋ −ＬＯＧ２υ Ｆｏｒ ｉ −ＯＩｏ （Ｎ−１） ＤＯＢＥＧＩ
ＮＤ（息１−ＰｆｉｌＸＯＲＯ団（ｉ＋ Ｃ７ｎ（ｉ＋１）−ＣｏｕｔＯ（Ｋ、Ｉ）＋Ｃ０ｏｕｒ
ｌ（Ｋ。
ｊ−１・Ｃｏｕｔ ０（ｊ−Ｌ Ｌｔ −１） ）ｉ）
−Ｃｏｕｔ Ｏ（ｉ −１，ｉ ）＋（Ｃｏｕｔ Ｉ
（ｉ−１゜−Ｃｏｕｔｌ （ｊ ’２． Ｌｔ −１
））Ｉ） ） ｎｄ Ｃ１ｎ（０１−Ｃｉｎ加算器 Ｋ −ＬＯＧ２υ Ｆｏｒ ｉ −ＯＩｏ （Ｎ−１） ＤＯＢＥＧＩ
ＮＤ（息１−ＰｆｉｌＸＯＲＯ団（ｉ＋ Ｃ７ｎ（ｉ＋１）−ＣｏｕｔＯ（Ｋ、Ｉ）＋Ｃ０ｏｕｒ
ｌ（Ｋ。
ｎｄ
）・ＣＩｎ加算司
Ｃｏｕｔ加算器−Ｃｉｎ（Ｎ）
第４図に於て、各ステージは各ビットから発生される桁
上げ出力Ｃｏｕｔ Ｏ（Ｊ Ｔ ’ ）及びＣｏｕｔｌ
（ｊ、 ｉ ）を、そのビットへの桁上げ入力がそれ
ぞれ”０”及び１”であると仮定して発生する。但し、
」°゛はステージ番号でありｌ゛′はビット番号である
とする。この目的ｌま、ビットのブロック全体に対して
下位から与えられる桁上げ入力がそれぞれ”０′°及び
”１ ”であるとして各ビットに対する桁上げ入力を発
生するためである。連続する各ステージはこの機能を実
行するとともに、またこのブロック用の桁上げ出力Ｃｏ
ｕｔ １及びＣｏｕｔ Ｏを発生する。
上げ出力Ｃｏｕｔ Ｏ（Ｊ Ｔ ’ ）及びＣｏｕｔｌ
（ｊ、 ｉ ）を、そのビットへの桁上げ入力がそれ
ぞれ”０”及び１”であると仮定して発生する。但し、
」°゛はステージ番号でありｌ゛′はビット番号である
とする。この目的ｌま、ビットのブロック全体に対して
下位から与えられる桁上げ入力がそれぞれ”０′°及び
”１ ”であるとして各ビットに対する桁上げ入力を発
生するためである。連続する各ステージはこの機能を実
行するとともに、またこのブロック用の桁上げ出力Ｃｏ
ｕｔ １及びＣｏｕｔ Ｏを発生する。
第４図のステージ４に示される様Ｋ、各ビットに対して
の最終的な桁上げ入力（表４のＣｏｕｔ □（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ入力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣｉｎ （ｉ＋１） ）
な選択する。そしてこの選択された桁上げ入力は適切な
Ｐピットル（ｏ）〜Ｐ（７）と排他的論理和かとられ最
終的な和Ｄ（０）〜Ｄ（７）が発生されることを示して
いる。
の最終的な桁上げ入力（表４のＣｏｕｔ □（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ入力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣｉｎ （ｉ＋１） ）
な選択する。そしてこの選択された桁上げ入力は適切な
Ｐピットル（ｏ）〜Ｐ（７）と排他的論理和かとられ最
終的な和Ｄ（０）〜Ｄ（７）が発生されることを示して
いる。
第４図から理解できるように、条件付き桁上げ加算器Ｂ
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
条件付き桁上げ加算器Ａ、Ｂの桁上げは増分器やプライ
オリティ・エンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ピット−３ビツト・エンコ
ーダ又は１０ビット−４ビツト・エンコーダ）ものであ
る。
オリティ・エンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ピット−３ビツト・エンコ
ーダ又は１０ビット−４ビツト・エンコーダ）ものであ
る。
第５図に条件付き桁上げ加算器ＢＥおける桁上げを用い
た増分器を示した増分器においては加算器おける第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これらをゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるＫ 、Ｇ 、 Ｐは以下の様になる。
た増分器を示した増分器においては加算器おける第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これらをゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるＫ 、Ｇ 、 Ｐは以下の様になる。
Ｋ＝Ａ Ｂ＝Ｏ
Ｇ＝Ａ＋Ｂ＝Ａ
Ｐ ＝Ａ ＸＯＲＢ ＝Ａ
同様に、増分器を常にイネーブル状態にしておく場合に
は、Ｃｉ口倍信号ｌ゛にセットすることができる。この
様にして、第４図に示した条件付き桁上げ加算器Ｂから
増分器としては論理的に冗長なゲーウを全て除去するこ
とにより、第５図に示した増分器を構成することができ
る。これと同様の冗長ゲートの除去方法を用いて、第３
Ａ図の条件付き桁上げ加算器Ａを基に構成したものが第
６図に示した増分器である。第３Ａ図及び第３Ｂ図に示
した加算器と同様に、第６図の継続セルは各フロックに
於て必要なだけ何回でも使用することができる。
は、Ｃｉ口倍信号ｌ゛にセットすることができる。この
様にして、第４図に示した条件付き桁上げ加算器Ｂから
増分器としては論理的に冗長なゲーウを全て除去するこ
とにより、第５図に示した増分器を構成することができ
る。これと同様の冗長ゲートの除去方法を用いて、第３
Ａ図の条件付き桁上げ加算器Ａを基に構成したものが第
６図に示した増分器である。第３Ａ図及び第３Ｂ図に示
した加算器と同様に、第６図の継続セルは各フロックに
於て必要なだけ何回でも使用することができる。
第７図は条件付き桁上げ加算器Ｂの高速桁上げ方式を用
いた８ビット−３ビツト・プライオリテイ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（７）入力は０“にセットされており、桁上げ信号は
１°′にセットされている。
いた８ビット−３ビツト・プライオリテイ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（７）入力は０“にセットされており、桁上げ信号は
１°′にセットされている。
この実施例に於ては 桁上げ入力は「イネーブル」とし
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて”Ｏ“が与えられ
ているのである）。各出力セルは３状態バツフア３０を
備えており、対応するゲート４０によりイネーブルとさ
れる。最初の４行の論理素子により、８ビツト入力Ａ（
７）〜ＡＯωのうち、“１゛′となっている最上位ビッ
トに対応するバッファ３０のみがイネーブルされること
が保証されている。各出力セルの各３状態バツフア３０
への入力は各演算子入力のビット番号に対応する適切に
２進重み付けされた信号と結線されている。この様に、
各３状態バツフア３０は並列接続された３個のバッファ
で構成されており、３ビツト出力の３本のエンコード出
力線を形成している。各３状態バツフア３０のイネーブ
ル時の出力の設定は、Ａ（０）桁は０，０．０に、Ａ（
１）桁は０゜０．１に、等々、Ａ（力桁の１．１．１に
至る迄セットされている。そして各３状態バツフアへの
３ビツト入力のうち最下位の入力に対応する８個のバッ
ファ（各桁から１つずつ）の出力は共通接続されエンコ
ード（０）出力を形成し、中間重み付けされた（すなわ
ち重み２）入力に対応する８個のバッファ（各桁から１
つずつ）は共通接続されエンコード（１）出力を形成し
、そして最上位入力に対応する８個のバッファ（各桁か
ら１つずつ）は共通接続されエンコード（２）出力を形
成している。そしてこれら３本のエンコード・ラインは
８ビット−３ピント・エンコーダ機能を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を示す数を供給する。上記した増分器と同
様にして、各ビットに対して適切な数の３状態バツフア
を追加することに加えて、冗長ゲー友 ト除却の技法により、第３Ａ図に示した条件付き桁上げ
加算器Ａを基に第８図に示したプライオリティ・エンコ
ーダを構成することができる。この場合にも、第８図に
示した継続セルは各ブロックに於て必要に応じて何回も
使用できる。
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて”Ｏ“が与えられ
ているのである）。各出力セルは３状態バツフア３０を
備えており、対応するゲート４０によりイネーブルとさ
れる。最初の４行の論理素子により、８ビツト入力Ａ（
７）〜ＡＯωのうち、“１゛′となっている最上位ビッ
トに対応するバッファ３０のみがイネーブルされること
が保証されている。各出力セルの各３状態バツフア３０
への入力は各演算子入力のビット番号に対応する適切に
２進重み付けされた信号と結線されている。この様に、
各３状態バツフア３０は並列接続された３個のバッファ
で構成されており、３ビツト出力の３本のエンコード出
力線を形成している。各３状態バツフア３０のイネーブ
ル時の出力の設定は、Ａ（０）桁は０，０．０に、Ａ（
１）桁は０゜０．１に、等々、Ａ（力桁の１．１．１に
至る迄セットされている。そして各３状態バツフアへの
３ビツト入力のうち最下位の入力に対応する８個のバッ
ファ（各桁から１つずつ）の出力は共通接続されエンコ
ード（０）出力を形成し、中間重み付けされた（すなわ
ち重み２）入力に対応する８個のバッファ（各桁から１
つずつ）は共通接続されエンコード（１）出力を形成し
、そして最上位入力に対応する８個のバッファ（各桁か
ら１つずつ）は共通接続されエンコード（２）出力を形
成している。そしてこれら３本のエンコード・ラインは
８ビット−３ピント・エンコーダ機能を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を示す数を供給する。上記した増分器と同
様にして、各ビットに対して適切な数の３状態バツフア
を追加することに加えて、冗長ゲー友 ト除却の技法により、第３Ａ図に示した条件付き桁上げ
加算器Ａを基に第８図に示したプライオリティ・エンコ
ーダを構成することができる。この場合にも、第８図に
示した継続セルは各ブロックに於て必要に応じて何回も
使用できる。
第１図は従来技術にかかるリッフル・アダーの１ピント
分を示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３Ａ図は本発明の高速桁上げ方
式を用いた加算器を示す回路図、第３Ｂ図は第３Ａ図の
加算器のビット長を拡張した場合の構成を例示するブロ
ック図、第４図は本発明の高速桁上げ方式を用いた別の
加算器を示す回路図、第５図及び第６図は本発明の高速
桁上げ方式を用いた増分器を示す回路図、第７図及び第
８図は本発明の高速桁上げ方式を用いたプライオリティ
・エンコーダを示す回路図であるっＡ、 Ｂ ：オペラ
ンド、 Ｄ：和、 Ｃｉｎ：桁上げ入力、 Ｃｏｕｔ ：桁上げ出力ＩＧ Ｂ 手 続 補 正 書 平成２年１２月２８日 ■。 事件の表示 に２ 、３（１／／と亡 平成２年１１月３０日付け提出の特許願（５）２゜ 発明の名称 プライオリティ・エンコーダ３゜ 補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国カリフォルニア州パロアルトハ
ノーバー・ストリート ３０００ 名称 ヒユーレット・パラカード・カンパニ代表者
ステイーブン・ピー・フォックス国籍 アメリカ合衆
国 ４゜
分を示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３Ａ図は本発明の高速桁上げ方
式を用いた加算器を示す回路図、第３Ｂ図は第３Ａ図の
加算器のビット長を拡張した場合の構成を例示するブロ
ック図、第４図は本発明の高速桁上げ方式を用いた別の
加算器を示す回路図、第５図及び第６図は本発明の高速
桁上げ方式を用いた増分器を示す回路図、第７図及び第
８図は本発明の高速桁上げ方式を用いたプライオリティ
・エンコーダを示す回路図であるっＡ、 Ｂ ：オペラ
ンド、 Ｄ：和、 Ｃｉｎ：桁上げ入力、 Ｃｏｕｔ ：桁上げ出力ＩＧ Ｂ 手 続 補 正 書 平成２年１２月２８日 ■。 事件の表示 に２ 、３（１／／と亡 平成２年１１月３０日付け提出の特許願（５）２゜ 発明の名称 プライオリティ・エンコーダ３゜ 補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国カリフォルニア州パロアルトハ
ノーバー・ストリート ３０００ 名称 ヒユーレット・パラカード・カンパニ代表者
ステイーブン・ピー・フォックス国籍 アメリカ合衆
国 ４゜
Claims (1)
- 【特許請求の範囲】 複数のブロックを設け、Ｎ桁のオペランドを対象とする
プライオリティ・エンコーダにおいて、前記各ブロック
は下記の（Ａ）及び（Ｂ）；（Ａ）当該ブロックを開始
／継続する複数のスタート／継続セル手段：前記スター
ト／継続セル手段の各々は下記の（Ａ−１）ないし（Ａ
−４）を有する； （Ａ−１）前記オペランドからの第１の桁を受け入れて
第１の論理出力信号を与える第１入力手段； （Ａ−２）前記第１入力手段からの第１の論理出力信号
と第１の桁上げ入力信号を組み合わせて、第１の桁上げ
出力信号を与える第１桁上げ手段； （Ａ−３）第１のブロック・イネーブル信号を当該スタ
ート／継続セル手段を貫くように結合する第１ブロック
・イネーブル手段； （Ａ−４）前記第１入力手段からの論理出力信号と、前
記第１のブロック・イネーブル信号と、前記第１の桁上
げ入力信号と、第１の２進重み付け信号とを組み合わせ
て、第１の複数のコード化された出力信号を与える第１
エンコーダ出力手段； （Ｂ）前記ブロックの各々を終了させるエンド・セル手
段；前記エンド・セル手段は下記の（Ｂ−１）ないし（
Ｂ−４）を有する； （Ｂ−１）前記オペランドからの第２の桁を受け入れて
、第２の論理出力信号を与える第２入力手段； （Ｂ−２）前記第２入力手段からの第２の論理出力信号
と先行するセル手段からの第２の桁上げ入力信号とを組
み合わせて、第２の桁上げ出力信号を与える第２桁上げ
手段； （Ｂ−３）前記第２の桁上げ出力信号を第２のブロック
・イネーブル信号と組み合わせて、最終のブロック・イ
ネーブル信号を与える第２ブロック・イネーブル手段； （Ｂ−４）前記第２入力手段からの論理出力信号と、前
記第２のブロック・イネーブル信号と、前記第２の桁上
げ入力信号と、第２の２進重み付け信号とを組み合わせ
て、第２の複数のコード化された出力信号を与える第２
エンコーダ出力手段； を設け、 前記複数のブロックは前記最終ブロック・イネーブル信
号と前記複数のコード化された出力信号のみによって直
列に接続され、 前記ブロックの各々は直列接続された可変個数のスター
ト／継続セル手段を有し、 前記直列接続された可変個数のスタート／継続セル手段
は前記第１の桁上げ出力信号と、前記第１のブロック・
イネーブル信号と、前記複数のコード化された出力信号
とによって互いに直列に接続され、 前記ブロックの各々の最後の前記スタート／継続セル手
段は、前記第１の桁上げ出力信号と、前記第１のブロッ
ク・イネーブル信号と、前記複数のコード化された出力
信号によって前記エンド・セル手段に直列に結合され、 前記直列に接続されている複数のブロック中の前記可変
個数のスタート／継続セル手段の個数は等差数列的に増
加する ことを特徴とするプライオリティ・エンコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41080782A | 1982-08-23 | 1982-08-23 | |
| US410807 | 1982-08-23 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Division JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228121A true JPH03228121A (ja) | 1991-10-09 |
| JPH0450615B2 JPH0450615B2 (ja) | 1992-08-14 |
Family
ID=23626312
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Country Status (3)
| Country | Link |
|---|---|
| JP (6) | JPS5957343A (ja) |
| DE (1) | DE3326388A1 (ja) |
| GB (3) | GB2127187B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | ２入力加算器 |
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| DE58909280D1 (de) * | 1988-07-29 | 1995-07-13 | Siemens Ag | Carry-select-Addierer. |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
| US6527748B1 (en) | 1998-08-17 | 2003-03-04 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
| US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
| DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| GB1143886A (ja) * | 1966-10-13 | |||
| GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
| GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
-
1983
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0450614B2 (ja) | 1992-08-14 |
| GB2130774B (en) | 1986-02-12 |
| JPH0467211B2 (ja) | 1992-10-27 |
| JPH03229321A (ja) | 1991-10-11 |
| JPH0450615B2 (ja) | 1992-08-14 |
| DE3326388A1 (de) | 1984-02-23 |
| DE3326388C2 (ja) | 1993-04-01 |
| JPH03228120A (ja) | 1991-10-09 |
| GB2127187A (en) | 1984-04-04 |
| GB2127187B (en) | 1986-03-05 |
| GB2130771A (en) | 1984-06-06 |
| JPH0366693B2 (ja) | 1991-10-18 |
| JPH03229320A (ja) | 1991-10-11 |
| GB2130774A (en) | 1984-06-06 |
| JPH0467213B2 (ja) | 1992-10-27 |
| JPH0467212B2 (ja) | 1992-10-27 |
| GB8330888D0 (en) | 1983-12-29 |
| JPH03228122A (ja) | 1991-10-09 |
| GB8330889D0 (en) | 1983-12-29 |
| GB2130771B (en) | 1986-02-12 |
| JPS5957343A (ja) | 1984-04-02 |
| GB8306208D0 (en) | 1983-04-13 |
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