JPH0628264A - 半導体記憶装置及びそのアクセス方法 - Google Patents

半導体記憶装置及びそのアクセス方法

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JPH0628264A
JPH0628264A JP4183901A JP18390192A JPH0628264A JP H0628264 A JPH0628264 A JP H0628264A JP 4183901 A JP4183901 A JP 4183901A JP 18390192 A JP18390192 A JP 18390192A JP H0628264 A JPH0628264 A JP H0628264A
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bus
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Masatoshi Kimura
正俊 木村
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 この発明は、記憶データのコピー、偽造及び
改ざんを防止することを目的とする。 【構成】 端末機から入力バッファ回路３及び入出力バ
ッファ回路４を介して暗唱コードが入力されるとＣＰＵ
２７が入力バッファ回路３及び入出力バッファ回路４を
遮断した後に暗唱コードをアトリビュートメモリ２に記
憶されている識別コードと照合し、両者が一致する場合
は入力バッファ回路３及び入出力バッファ回路４を接続
状態として端末機によるコモンメモリ１のアクセスを許
可し、両者が一致しない場合には入力バッファ回路３及
び入出力バッファ回路４を遮断状態のままにして端末機
によるコモンメモリ１のアクセスを禁止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にコモンメモリとアトリビュートメモリとを内蔵
する記憶装置に関する。また、この発明は、このような
半導体記憶装置をアクセスする方法にも関している。
【０００２】
【従来の技術】図５に従来の携帯形半導体記憶装置を示
す。記憶装置は、ＳＲＡＭ等の揮発メモリからなるコモ
ンメモリ１とＥＥＰＲＯＭ等の不揮発メモリからなるア
トリビュートメモリ２とを有している。コモンメモリ１
は記憶装置で処理されるデータを記憶するためのもので
あり、アトリビュートメモリ２は記憶装置の属性データ
を記憶するためのものである。この記憶装置が図示しな
い端末機に接続され、端末機から電源入力ライン１４に
電源が供給されて、電源入力ライン１４の電圧が規定値
以上になると、電源制御回路５は電源入力ライン１４を
内部電源ライン１５に導通させると共に信号線１６を介
してＨレベルのメモリバックアップ保護信号をコモンメ
モリ１の第１のチップセレクト信号入力端子Ｓ１に送出
する。
【０００３】この状態で端末機はコモンメモリ１あるい
はアトリビュートメモリ２をアクセスすることが可能と
なる。アトリビュートメモリ２をアクセスする場合に
は、信号線１１上のメモリチップイネーブル信号及び信
号線１２上のレジスタ信号を共にＬレベルとする。これ
により、アトリビュートメモリ選択用のゲート回路７を
介してＬレベルのチップセレクト信号がアトリビュート
メモリ２のチップセレクト信号入力端子Ｓ１バーに入力
される一方、コモンメモリ１の第２のチップセレクト信
号入力端子Ｓ２バーにはゲート回路６を介してＨレベル
のチップセレクト信号が入力される。このため、アトリ
ビュートメモリ２が選択され、端末機はアドレスバス
８、ライトイネーブル信号線９、アウトプットイネーブ
ル信号線１０、データバス１３、入力バッファ回路３及
び入出力バッファ回路４を介してアトリビュートメモリ
２への読み書き動作が可能となる。
【０００４】一方、コモンメモリ１をアクセスする場合
には、信号線１１上のメモリチップイネーブル信号及び
信号線１２上のレジスタ信号をそれぞれＬレベル及びＨ
レベルとする。これにより、コモンメモリ選択用のゲー
ト回路６を介してＬレベルのチップセレクト信号がコモ
ンメモリ１の第２のチップセレクト信号入力端子Ｓ２バ
ーに入力される一方、アトリビュートメモリ２のチップ
セレクト信号入力端子Ｓ１バーにはゲート回路７を介し
てＨレベルのチップセレクト信号が入力される。このた
め、コモンメモリ１が選択され、端末機はアドレスバス
８、ライトイネーブル信号線９、アウトプットイネーブ
ル信号線１０、データバス１３、入力バッファ回路３及
び入出力バッファ回路４を介してコモンメモリ１への読
み書き動作が可能となる。
【０００５】次に、端末機からの電源供給が断たれた場
合あるいは電源入力ライン１４の電圧が規定値に満たな
い場合の動作について説明する。この場合、電源制御回
路５は電源入力ライン１４と内部電源ライン１５との間
を遮断すると共にコモンメモリ１の第１のチップセレク
ト信号入力端子Ｓ１に信号線１６を介してＬレベルのメ
モリバックアップ保護信号を供給し、コモンメモリ１を
バックアップする。このとき、記憶装置に内蔵されてい
る一次電池２６から過電流保護抵抗２５、逆充電防止ダ
イオード２４及び内部電源ライン１５を介してコモンメ
モリ１へ電源が供給されるため、コモンメモリ１の記憶
データは保持される。また、アトリビュートメモリ２は
不揮発メモリであるので、その記憶データが変化するこ
とはない。
【０００６】なお、信号線１０上のアウトプットイネー
ブル信号は入力バッファ回路３を経た後、メモリアウト
プットイネーブル信号として信号線１９を介してアトリ
ビュートメモリ２に入力するが、同時に入出力バッファ
回路４のＤＩＲ端子にも入力し、これにより入出力バッ
ファ回路４の方向制御が行われる。また、入出力バッフ
ァ回路４のＧ端子には信号線１１上のメモリチップイネ
ーブル信号が入力し、コモンメモリ１及びアトリビュー
トメモリ２のいずれかが選択されたとき、すなわちメモ
リチップイネーブル信号がＬレベルのときに入出力バッ
ファ回路４はイネーブル状態となる。
【０００７】
【発明が解決しようとする課題】このように、従来の記
憶装置では電源入力ライン１４が規定値以上の電圧に達
すれば、信号線１１上のメモリチップイネーブル信号及
び信号線１２上のレジスタ信号を制御することによりコ
モンメモリ１あるいはアトリビュートメモリ２に対する
読み書きを自由に行うことが可能となる。このため、貴
重な記憶データがコピー、偽造あるいは改ざんされる恐
れがあるという問題点があった。この発明はこのような
問題点を解消するためになされたもので、記憶データの
コピー、偽造及び改ざんを防止することができる半導体
記憶装置を提供することを目的とする。また、この発明
は、半導体記憶装置の記憶データのコピー、偽造及び改
ざんを防止することができるアクセス方法を提供するこ
ともまた目的としている。
【０００８】
【課題を解決するための手段】この発明の第１の半導体
記憶装置は、処理データを記憶するコモンメモリと、属
性データを記憶するアトリビュートメモリと、コモンメ
モリのバスとアトリビュートメモリのバスに共通に接続
されると共に端末機に接続されるバッファ手段と、コモ
ンメモリのバスとアトリビュートメモリのバスに共通に
接続されてこれらコモンメモリ及びアトリビュートメモ
リへのアクセスを行うと共にバッファ手段の接続／遮断
を制御する制御手段とを備えたものである。
【０００９】第２の半導体記憶装置は、処理データを記
憶するコモンメモリと、属性データを記憶するアトリビ
ュートメモリと、コモンメモリのバスとアトリビュート
メモリのバスに共通に接続されると共に端末機に接続さ
れるバッファ手段と、コモンメモリのバスとアトリビュ
ートメモリのバスに共通に接続されてこれらコモンメモ
リ及びアトリビュートメモリへのアクセスを行うと共に
アトリビュートメモリの最上位アドレス信号を入力し、
この最上位アドレス信号のレベルに応じてバッファ手段
の接続／遮断を制御することによりアトリビュートメモ
リ内に端末機によるアクセスを禁止する領域を形成する
制御手段とを備えたものである。
【００１０】第３の半導体記憶装置は、処理データを記
憶するコモンメモリと、識別コードを含む属性データを
記憶するアトリビュートメモリと、コモンメモリのバス
とアトリビュートメモリのバスに共通に接続されると共
に端末機に接続されるバッファ手段と、端末機からバッ
ファ手段を介して暗唱コードが入力されるとバッファ手
段を遮断した後に暗唱コードをアトリビュートメモリに
記憶されている識別コードと照合すると共に両者が一致
するとバッファ手段を接続状態として端末機によるコモ
ンメモリのアクセスを許可し、両者が一致しない場合に
はバッファ手段を遮断状態のままにして端末機によるコ
モンメモリのアクセスを禁止する制御手段とを備えたも
のである。
【００１１】また、この発明に係る半導体記憶装置のア
クセス方法は、半導体記憶装置に内蔵されているアトリ
ビュートメモリに予め識別コードを格納し、端末機から
暗唱コードが入力されると半導体記憶装置のコモンメモ
リのバスと端末機との間を遮断し、暗唱コードを識別コ
ードと照合し、両者が一致した場合にはコモンメモリの
バスと端末機との間を接続してコモンメモリのアクセス
を許可し、両者が一致しない場合にはコモンメモリのバ
スと端末機との間を遮断したままとすることにより端末
機によるコモンメモリのアクセスを禁止する方法であ
る。
【００１２】
【作用】第１の半導体記憶装置においては、制御手段が
バッファ手段の接続／遮断を制御すると共にコモンメモ
リ及びアトリビュートメモリへのアクセスを行う。第２
の半導体記憶装置においては、アトリビュートメモリ内
に端末機によるアクセスを禁止する領域を形成するべく
制御手段がアトリビュートメモリの最上位アドレス信号
のレベルに応じてバッファ手段の接続／遮断を制御す
る。第３の半導体記憶装置においては、端末機からバッ
ファ手段を介して暗唱コードが入力されると制御手段が
バッファ手段を遮断した後に暗唱コードをアトリビュー
トメモリに記憶されている識別コードと照合し、両者が
一致する場合はバッファ手段を接続状態として端末機に
よるコモンメモリのアクセスを許可し、両者が一致しな
い場合にはバッファ手段を遮断状態のままにして端末機
によるコモンメモリのアクセスを禁止する。また、この
発明に係る半導体記憶装置のアクセス方法においては、
端末機から暗唱コードが入力されるとコモンメモリのバ
スと端末機との間を遮断した状態で暗唱コードと予めア
トリビュートメモリに格納されている識別コードとの照
合が行われ、両者が一致した場合にはコモンメモリのバ
スと端末機との間を接続してコモンメモリのアクセスを
許可し、両者が一致しない場合にはコモンメモリのバス
と端末機との間を遮断したまま端末機によるコモンメモ
リのアクセスを禁止する。
【００１３】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係る携帯型半
導体記憶装置の回路構成を示す。ＳＲＡＭ等の揮発メモ
リからなるコモンメモリ１とＥＥＰＲＯＭ等の不揮発メ
モリからなるアトリビュートメモリ２とに共通に入力バ
ッファ回路３及び入出力バッファ回路４が接続されてい
る。コモンメモリ１には内部電源ライン１５を介して電
源制御回路５が接続され、電源制御回路５に電源入力ラ
イン１４が接続されている。内部電源ライン１５には、
逆充電防止ダイオード２４及び過電流保護抵抗２５を介
してバックアップ用の一次電池２６が接続されている。
また、電源制御回路５は信号線１６を介してコモンメモ
リ１の第１のチップセレクト信号入力端子Ｓ１に接続さ
れている。それぞれメモリチップイネーブル信号線１１
とレジスタ信号線１２の双方が接続されたゲート回路６
及び７の出力がそれぞれコモンメモリ１の第２のチップ
セレクト信号入力端子Ｓ２バー及びアトリビュートメモ
リ２のチップセレクト信号入力端子Ｓ１バーに接続され
ている。
【００１４】また、この記憶装置はこの発明の制御手段
を構成するＣＰＵ２７を備えており、コモンメモリ１及
びアトリビュートメモリ２の各バスがそれぞれＣＰＵ２
７の対応する入出力ポートに接続されている。すなわ
ち、コモンメモリ１及びアトリビュートメモリ２のメモ
リアドレス信号線１７がＣＰＵ２７のＡＤＤポートに、
メモリライトイネーブル信号線１８がＷＥポートに、メ
モリアウトプットイネーブル信号線１９がＯＥポート
に、メモリデータバス２２がＤＡＴＡポートにそれぞれ
接続されている。アトリビュートメモリ２の最上位アド
レス入力端子ＡＤＤＭＳＢがＣＰＵ２７のＭＳＢポート
に接続され、コモンメモリ１の第２のチップセレクト信
号入力端子Ｓ２バー及びアトリビュートメモリ２のチッ
プセレクト信号入力端子Ｓ１バーがそれぞれＣＰＵ２７
のＣＥ１ポート及びＣＥ２ポートに接続されている。
【００１５】また、ゲート回路６及び７の制御端子がそ
れぞれＣＰＵ２７のゲート制御用のＧ１ポート及びＧ２
ポートに接続されており、入力バッファ回路３及び入出
力バッファ回路４のＧ端子がＣＰＵ２７のＧ３ポートに
接続されている。これらＧ１ポート、Ｇ２ポート及びＧ
３ポートからＨレベルの信号が出力されると、入力バッ
ファ回路３、入出力バッファ回路４、ゲート回路６及び
７の出力端子はそれぞれフローティング状態になる。さ
らに、レジスタ信号線１２がＣＰＵ２７のＲＥＧバーポ
ートに接続されている。また、ＣＰＵ２７は端末機から
それぞれクロック信号及びリセット信号を入力するため
のＣＬＫポート及びＲＥＳＥＴポート、端末機へ割り込
み信号を出力するためのＩＮＴポートを有している。
【００１６】ここで、図２にアトリビュートメモリ２の
メモリ領域を示す。ＣＰＵ２７のＭＳＢポートからアト
リビュートメモリ２の端子ＡＤＤＭＳＢに出力される最
上位アドレス信号２８をＬレベルにすると下位半分の領
域ＡＬがアクセス領域となり、一方Ｈレベルにすると上
位半分の領域ＡＨがアクセス領域となる。上位の領域Ａ
Ｈ内に予めこの半導体記憶装置を表すカード識別コード
４０が格納されているものとする。このカード識別コー
ド４０は、例えば半導体記憶装置の製造段階で使用され
るテストプログラム等により登録され、アトリビュート
メモリ２内に格納される。また、下位の領域には端末機
がコモンメモリ１にアクセスする際に必要な属性デー
タ、例えばコモンメモリ１の種類、容量、アクセススピ
ード等が格納されている。
【００１７】次に、この実施例の動作について説明す
る。まず、図１に示される記憶装置が図示しない端末機
に接続され、端末機から電源入力ライン１４に電源が供
給されて電源入力ライン１４の電圧が規定値以上になる
と、電源制御回路５は電源入力ライン１４を内部電源ラ
イン１５に導通させると共に信号線１６を介してＨレベ
ルのメモリバックアップ保護信号をコモンメモリ１の第
１のチップセレクト信号入力端子Ｓ１に送出する。ま
た、端末機からＣＰＵ２７のＣＬＫポート及びＲＥＳＥ
Ｔポートにそれぞれクロック信号及びリセット信号が入
力され、所定の時間を経てＣＰＵ２７のリセット解除が
なされると、ＣＰＵ２７はＧ１ポート及びＧ３ポートか
らそれぞれＬレベルのゲート制御信号３１及び３３を出
力してゲート回路７、入力バッファ回路３及び入出力バ
ッファ回路４をそれぞれ接続状態にする一方、Ｇ２ポー
トからＨレベルのゲート制御信号３２を出力してゲート
回路６を遮断状態とする。また、ＭＳＢポートからＬレ
ベルの最上位アドレス信号２８をアトリビュートメモリ
２に出力する。他のポートは全てフローティング状態と
する。
【００１８】これにより、端末機はアトリビュートメモ
リ２の下位領域ＡＬに対して読み書き動作を行うことが
可能となり、一方アトリビュートメモリ２の上位領域Ａ
Ｈ及びコモンメモリ１へのアクセスは禁止される。この
状態で、端末機からキーボード及びキーカード等を用い
て暗唱コード３９が入力される。暗唱コード３９は、図
２に示されるようにデータバス１３、入出力バッファ回
路４及びメモリデータバス２２を介してアトリビュート
メモリ２の下位領域ＡＬ内の所定の番地に書き込まれ
る。端末機は、暗唱コード３９の書き込みサイクルが終
了すると、信号線１２を介してＨレベルのレジスタ信号
を出力する。ＣＰＵ２７はＲＥＧバーポートを介してレ
ジスタ信号を入力することにより、暗唱コード３９の書
き込みの完了を知ることができる。
【００１９】次に、ＣＰＵ２７はＧ１ポート及びＧ３ポ
ートから出力されるゲート制御信号３１及び３３をそれ
ぞれＨレベルとしてゲート回路７、入力バッファ回路３
及び入出力バッファ回路４を遮断状態とする。この状態
で、ＣＰＵ２７はＣＥ２ポートからＬレベルのチップセ
レクト信号をアトリビュートメモリ２の端子Ｓ１バーに
出力すると共にＯＥポートからアウトプットイネーブル
信号を出力することにより、アトリビュートメモリ２に
書き込まれた暗唱コードをメモリデータバス２２を介し
て読み出す。さらに、ＣＰＵ２７は最上位アドレス信号
２８をＨレベルにしてアトリビュートメモリ２の上位領
域ＡＨに予め格納されているカード識別コード４０を読
み出し、このカード識別コード４０と暗唱コード３９と
の比較照合を行う。
【００２０】照合が終わると、ＣＰＵ２７は最上位アド
レス信号２８を再びＬレベルとし、図２に示されるよう
に照合の結果を表す一致／不一致情報４１をアトリビュ
ートメモリ２の下位領域ＡＬの所定の番地に書き込む。
カード識別コード４０と暗唱コード３９の両者が一致し
ているときにはコモンメモリ１のアクセス許可を示す許
可コードが、不一致の場合はコモンメモリ１のアクセス
禁止を示す禁止コードがそれぞれ一致／不一致情報４１
として書き込まれる。
【００２１】照合の結果、両者が一致しているときは、
ＣＰＵ２７はさらにＧ１ポート〜Ｇ３ポートから出力さ
れるゲート制御信号３１〜３３を全てＬレベルとしてゲ
ート回路６及び７、入力バッファ回路３及び入出力バッ
ファ回路４をそれぞれ接続状態にすると共にＩＮＴポー
トから端末機へ割り込み信号を送出する。これにより、
端末機はコモンメモリ１あるいはアトリビュートメモリ
２をアクセスすることが可能となる。この場合の端末機
によるアクセスの方法は、図５に示した従来の記憶装置
における方法と同様であるので説明を省略する。
【００２２】一方、両者が不一致の場合は、ＣＰＵ２７
はＧ２ポート及びＧ３ポートから出力されるゲート制御
信号３２及び３３をＨレベルとしたまま、Ｇ１ポートか
ら出力されるゲート制御信号３１をＬレベルとしてゲー
ト回路７を接続状態とすると共に端末機へ割り込み信号
を送出する。この場合、入力バッファ回路３及び入出力
バッファ回路４が遮断状態のままであるので、端末機は
コモンメモリ１あるいはアトリビュートメモリ２をアク
セスすることができない。すなわち、正しい暗唱コード
が入力されない限り、端末機によるアクセスが禁止され
る。
【００２３】なお、端末機からの電源供給が断たれた場
合あるいは電源入力ライン１４の電圧が規定値に満たな
い場合には、図５に示した従来の記憶装置と同様に、一
次電池２６から過電流保護抵抗２５、逆充電防止ダイオ
ード２４及び内部電源ライン１５を介してコモンメモリ
１へ電源が供給されるため、コモンメモリ１の記憶デー
タは保持される。また、アトリビュートメモリ２は不揮
発メモリであるので、その記憶データが変化することは
ない。
【００２４】なお、コモンメモリ１として、ＥＥＰＲＯ
Ｍ、ＦＥＥＰＲＯＭ、マスクＲＯＭ及びＯＴＰＲＯＭ等
の不揮発メモリを用いることもできる。この場合には、
バックアップ用の電源制御回路５、逆充電防止ダイオー
ド２４、過電流保護抵抗２５及び一次電池２６は不要と
なる。アトリビュートメモリ２としてはＥＥＰＲＯＭの
他、５ｖ単一のＦＥＥＰＲＯＭを用いることもできる。
また、図３に示されるように、アトリビュートメモリ４
６のＶｐｐ端子に昇圧回路４７を介して電源入力ライン
１４を接続し、昇圧回路４７をＣＰＵ４８で制御するよ
うに構成すれば、ＯＴＰＲＯＭ及び２電源方式のＦＥＥ
ＰＲＯＭをアトリビュートメモリとして用いることもで
きる。昇圧回路４７は、例えばＣＰＵ４８からＬレベル
の制御信号を入力すると電源入力ライン１４の電圧５ｖ
をそのままアトリビュートメモリ４６のＶｐｐ端子に出
力し、ＣＰＵ４８からＨレベルの制御信号を入力すると
電源入力ライン１４の電圧５ｖを１２ｖに昇圧してこれ
をアトリビュートメモリ４６のＶｐｐ端子に供給する。
【００２５】図１の実施例では、コモンメモリ１が一つ
だけ設けられていたが、図４に示されるように複数のコ
モンメモリ５１ａ〜５１ｎを備えることもできる。各コ
モンメモリ５１ａ〜５１ｎの第２のチップセレクト信号
入力端子Ｓ２バーにそれぞれノンインバータ回路５２ａ
〜５２ｎを介してアドレスデコーダ５３が接続されると
共にアドレスデコーダ５３にメモリチップイネーブル信
号線１１、レジスタ信号線１２及びチップセレクトアド
レス信号線５４が接続される。チップセレクトアドレス
信号線５４を介して入力されるアドレス信号に基づいて
複数のコモンメモリ５１ａ〜５１ｎの中から一つが選択
され、そのコモンメモリの入力端子Ｓ２バーに、アドレ
スデコーダ５３から対応するノンインバータ回路を介し
てチップセレクト信号が出力される。また、ＣＰＵ５６
によって任意のコモンメモリをアクセスすることができ
るように、各コモンメモリ５１ａ〜５１ｎの入力端子Ｓ
２バーはそれぞれＣＰＵ５６の対応するＣＥａ〜ＣＥｎ
ポートに独立して接続されている。
【００２６】図１の実施例では、ＣＰＵ２７がアトリビ
ュートメモリ２をアクセスしたが、同様にしてコモンメ
モリ１をアクセスすることもできる。すなわち、端末機
が非アクセス状態であってもＣＰＵ２７により半導体記
憶装置内部でコモンメモリ１のアクセスが可能となり、
記憶装置システム全体の処理能率の向上を図ることがで
きる。
【００２７】また、この発明の半導体記憶装置は、端末
機との間のメモリバスに直結して使用されるため、従来
の記憶装置と互換性を保っており、汎用性の優れたもの
である。なお、図１では携帯型半導体記憶装置が示され
たが、この発明は携帯型に限るものではなく、他の半導
体記憶装置にも適用することができる。
【００２８】
【発明の効果】以上説明したように、この発明の第１の
半導体記憶装置は、処理データを記憶するコモンメモリ
と、属性データを記憶するアトリビュートメモリと、コ
モンメモリのバスとアトリビュートメモリのバスに共通
に接続されると共に端末機に接続されるバッファ手段
と、コモンメモリのバスとアトリビュートメモリのバス
に共通に接続されてこれらコモンメモリ及びアトリビュ
ートメモリへのアクセスを行うと共にバッファ手段の接
続／遮断を制御する制御手段とを備えているので、バッ
ファ手段を遮断して端末機とのアクセスを禁止しながら
制御手段によりコモンメモリあるいはアトリビュートメ
モリへのアクセスが可能となる。このため、半導体記憶
装置内部で暗唱コード等を照合し、照合結果に応じてバ
ッファ手段の接続／遮断を制御することができ、記憶デ
ータのコピー、偽造及び改ざんを防止することができ
る。
【００２９】第２の半導体記憶装置は、処理データを記
憶するコモンメモリと、属性データを記憶するアトリビ
ュートメモリと、コモンメモリのバスとアトリビュート
メモリのバスに共通に接続されると共に端末機に接続さ
れるバッファ手段と、コモンメモリのバスとアトリビュ
ートメモリのバスに共通に接続されてこれらコモンメモ
リ及びアトリビュートメモリへのアクセスを行うと共に
アトリビュートメモリの最上位アドレス信号を入力し、
この最上位アドレス信号のレベルに応じてバッファ手段
の接続／遮断を制御することによりアトリビュートメモ
リ内に端末機によるアクセスを禁止する領域を形成する
制御手段とを備えているので、このアクセス禁止領域に
半導体記憶装置の識別コード等を格納することにより第
三者による不当なアクセスを禁止することができ、記憶
データのコピー、偽造及び改ざんを防止することができ
る。
【００３０】第３の半導体記憶装置は、処理データを記
憶するコモンメモリと、識別コードを含む属性データを
記憶するアトリビュートメモリと、コモンメモリのバス
とアトリビュートメモリのバスに共通に接続されると共
に端末機に接続されるバッファ手段と、端末機からバッ
ファ手段を介して暗唱コードが入力されるとバッファ手
段を遮断した後に暗唱コードをアトリビュートメモリに
記憶されている識別コードと照合すると共に両者が一致
するとバッファ手段を接続状態として端末機によるコモ
ンメモリのアクセスを許可し、両者が一致しない場合に
はバッファ手段を遮断状態のままにして端末機によるコ
モンメモリのアクセスを禁止する制御手段とを備えてい
るので、記憶データのコピー、偽造等を防止して信頼性
の向上を図ることができる。
【００３１】また、この発明に係る半導体記憶装置のア
クセス方法は、半導体記憶装置に内蔵されているアトリ
ビュートメモリに予め識別コードを格納し、端末機から
暗唱コードが入力されると半導体記憶装置のコモンメモ
リのバスと端末機との間を遮断し、暗唱コードを識別コ
ードと照合し、両者が一致した場合にはコモンメモリの
バスと端末機との間を接続してコモンメモリのアクセス
を許可し、両者が一致しない場合にはコモンメモリのバ
スと端末機との間を遮断したままとすることにより端末
機によるコモンメモリのアクセスを禁止するので、記憶
データのコピー、偽造及び改ざんを防止することができ
る。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体記憶装置を示
すブロック図である。
【図２】図１の実施例で用いられたアトリビュートメモ
リのメモリ領域を示す図である。
【図３】他の実施例の要部を示すブロック図である。
【図４】さらに他の実施例の要部を示すブロック図であ
る。
【図５】従来の半導体記憶装置を示すブロック図であ
る。
【符号の説明】
１、５１ａ〜５１ｎ コモンメモリ ２、４６ アトリビュートメモリ ３ 入力バッファ回路 ４ 入出力バッファ回路 ２７、４８、５６ ＣＰＵ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 処理データを記憶するコモンメモリと、 属性データを記憶するアトリビュートメモリと、 前記コモンメモリのバスと前記アトリビュートメモリの
    バスに共通に接続されると共に端末機に接続されるバッ
    ファ手段と、 前記コモンメモリのバスと前記アトリビュートメモリの
    バスに共通に接続されてこれらコモンメモリ及びアトリ
    ビュートメモリへのアクセスを行うと共に前記バッファ
    手段の接続／遮断を制御する制御手段とを備えたことを
    特徴とする半導体記憶装置。
  2. 【請求項２】 処理データを記憶するコモンメモリと、 属性データを記憶するアトリビュートメモリと、 前記コモンメモリのバスと前記アトリビュートメモリの
    バスに共通に接続されると共に端末機に接続されるバッ
    ファ手段と、 前記コモンメモリのバスと前記アトリビュートメモリの
    バスに共通に接続されてこれらコモンメモリ及びアトリ
    ビュートメモリへのアクセスを行うと共に前記アトリビ
    ュートメモリの最上位アドレス信号を入力し、この最上
    位アドレス信号のレベルに応じて前記バッファ手段の接
    続／遮断を制御することにより前記アトリビュートメモ
    リ内に端末機によるアクセスを禁止する領域を形成する
    制御手段とを備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 処理データを記憶するコモンメモリと、 識別コードを含む属性データを記憶するアトリビュート
    メモリと、 前記コモンメモリのバスと前記アトリビュートメモリの
    バスに共通に接続されると共に端末機に接続されるバッ
    ファ手段と、 端末機から前記バッファ手段を介して暗唱コードが入力
    されると前記バッファ手段を遮断した後に暗唱コードを
    前記アトリビュートメモリに記憶されている識別コード
    と照合すると共に両者が一致すると前記バッファ手段を
    接続状態として端末機による前記コモンメモリのアクセ
    スを許可し、両者が一致しない場合には前記バッファ手
    段を遮断状態のままにして端末機による前記コモンメモ
    リのアクセスを禁止する制御手段とを備えたことを特徴
    とする半導体記憶装置。
  4. 【請求項４】 半導体記憶装置に内蔵されているアトリ
    ビュートメモリに予め識別コードを格納し、 端末機から暗唱コードが入力されると半導体記憶装置の
    コモンメモリのバスと端末機との間を遮断し、 暗唱コードを識別コードと照合し、 両者が一致した場合にはコモンメモリのバスと端末機と
    の間を接続してコモンメモリのアクセスを許可し、両者
    が一致しない場合にはコモンメモリのバスと端末機との
    間を遮断したままとすることにより端末機によるコモン
    メモリのアクセスを禁止することを特徴とする半導体記
    憶装置のアクセス方法。
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