JPH06282982A - 強誘電体メモリの駆動方法とその装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、情報読み出し時に分極状態を反転せ
ず、再書き込みが不要で高速動作に好適する強誘電体メ
モリの駆動方法を提供することを目的とする。 【構成】本発明は、強誘電体容量素子の可逆変化を有す
る容量の電界依存性を用いて、強誘電体容量素子に印加
される外部電界を無くした時の容量（比誘電率）と、書
き込み時と同一方向に所定の電界を印加した際の容量
（比誘電率）を検出し、その２点での容量（比誘電率）
が増加傾向か、減少傾向のどちらにあるかにより記憶情
報を判別する、強誘電体の分極状態を反転せずに情報を
読出す強誘電体メモリの駆動方法とその装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体を記録媒体に用
いた半導体記憶装置の駆動方法に関する。

【０００２】

【従来の技術】一般に、強誘電体を記録媒体に用いた不
揮発性半導体記憶装置がある。この強誘電体において
は、格子に束縛されたイオンや価電子がエネルギー安定
位置にあり、情報を示す残留分極が消失されない、ま
た、外来する放射線に対しても残留分極が安定してい
る、さらに耐放射線ソフトエラーの面ですぐれているこ
と等の種々の利点により、不揮発性、低消費エネルギー
性、耐放射線ソフトエラー性を強調するような素子とし
て利用する試みが多い。

【０００３】従来、強誘電体を蓄積容量として利用した
不揮発性メモリへの情報書き込みは、図１５に示したヒ
ステリシス特性の２値の残留分極（Ｐｒ若しくは、−Ｐ
ｒ）を容量として保持させている。

【０００４】また読み出しは、強誘電体に電圧を印加し
て分極状態を反転させ、この時に生じる変位電流を観測
することによる。

【０００５】

【発明が解決しようとする課題】前述した強誘電体の分
極状態を判別する方法においては、反転電流の有無を利
用すると、読み出し時に分極を破壊するため、即ち、情
報の破壊を伴なう読み出しとなり、読み出し動作後に、
再度情報を書き込まなければならなかった。

【０００６】また一般に強誘電体材料は、分極反転を繰
り返すとヒステリシス特性が変化し、記憶状態が劣化し
て行くことは周知である。従って、読み出し毎に、分極
反転を行なうことは、メモリ素子としての寿命を減少さ
せる。

【０００７】また読み出し時に分極反転をするため、読
み出し後の再書き込みを必要とする。これはメモリの寿
命を減少させると共に、メモリ駆動時のスピードを遅く
する原因にもなる。

【０００８】そこで本発明は、情報読み出し時に分極状
態を反転せず、再書き込みが不要で高速動作に好適する
強誘電体メモリの駆動方法とその装置を提供することを
目的とする。

【０００９】

【課題を解決するための手段】本発明は上記目的を達成
するために、強誘電体容量素子を記憶媒体として、予め
所定の電界が加えられ、一定方向の強誘電分極を持つ強
誘電体容量素子に、前記強誘電分極が打ち消される方向
の所定の電界を印加し、その電界の大小もしくは有無の
いずれかにより情報を記憶させる書き込み方法と、前記
情報が書き込まれた強誘電体容量素子に印加される外部
電界をなくしつつ、得られた容量値（比誘電率）で記憶
情報の判別を行なう情報読出し方法とからなる強誘電体
メモリの駆動方法を提供する。

【００１０】また、強誘電体を介在させて両面に電極を
形成し、該強誘電体からなる強誘電体容量素子に情報を
記憶する強誘電体メモリ素子と、前記強誘電体メモリ素
子の予め一定方向の強誘電分極を持たせた強誘電体容量
素子に対し、前記強誘電分極が打ち消される方向に所定
電界を印加することにより、情報を記憶させる情報書込
み手段と、前記情報書込み手段により情報が書き込まれ
た強誘電体メモリ素子に対し、書き込み時に印加した方
向と同一方向に電界を印加し、この時の前記強誘電体容
量素子の容量値（比誘電率）を検出する第１の検出手段
と、前記情報書込み手段により情報が書き込まれた強誘
電体メモリ素子に対し、印加される外部電界を無くした
時の容量（比誘電率）を検出する第２の検出手段と、前
記第１の検出手段と第２の検出手段とから得られた容量
（比誘電率）を比較し、該容量（比誘電率）が増加傾向
か、若しくは減少傾向かを判定することにより、記憶情
報を判別する読み出し手段とで構成される強誘電体メモ
リを提供する。

【００１１】

【作用】以上のような構成の強誘電体メモリの駆動方法
とその装置は、強誘電体容量素子の可逆変化を有する容
量の電界依存性を用いて、強誘電体容量素子に印加され
る外部電界を無くした時の容量（比誘電率）と、書き込
み時と同一方向に所定の電界を印加した際の容量（比誘
電率）を検出し、その２点での容量（比誘電率）が増加
傾向か、減少傾向のどちらにあるかにより、情報の内容
を判別することにより、情報の書込み及び読出しが行わ
れる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１３】まず、本発明の強誘電体メモリの概略的な
構成と容量の電界依存性について説明する。

【００１４】図１（ａ）に示すように、強誘電体メモリ
は、強誘電体１の両主面を導電体２ａ，２ｂで挟み構成
される。図１（ｂ）において、横軸は強誘電体１に印加
された電界の大きさを示し、縦軸は、強誘電体に対し一
定のＤＣバイアスを印加し、そのＤＣバイアス分に対し
充分小さな振幅のＡＣ電圧（最小印加ＤＣバイアスの５
％以下）を印加し測定した強誘電体の容量を示してい
る。

【００１５】前記ＤＣバイアスの印加手順は、Ａ→Ｂ→
Ｃ→Ｄ→Ａ′→Ｂ′→Ｃ′→Ｄ′→Ａとした。ただし、
従来の一般的なＣ−Ｖ特性は、図１５に示した強誘電体
のヒステリシス特性を微分することで得られる。これは
強誘電体の分極反転に伴なう比誘電率の変化であり、前
述したＤＣバイアスを印加しながら測定されたものとは
異なる。

【００１６】図１（ｂ）に示した容量の電界依存性の主
な特徴を示し、記憶媒体への利用について説明する。

【００１７】まず、分極状態がＡ点にある場合を考え
る。ここで、正の電界を印加して、その後電界をなくす
場合について、図２を用いて説明する。ここで、図２
（ａ）には、印加する電界がＥ_th以下の場合を示し、図
２（ｂ）には印加する電界がＥ_th以上の場合を示す。

【００１８】図２（ａ）に示すようなＥ_thより小さな電
界を印加する場合において、Ａ点における強誘電体の容
量は、Ｃ（Ａ）である。その後、電界を印加しＥ_thに近
づけると、容量が非線形に増加して、Ｅ_th近傍では、Ｃ
（Ｂ）になる。その後、印加する電界を減らしていく
と、容量も徐々に減少し、電界の印加を停止した時には
Ｃ（Ａ）値よりも高い値のＣ（Ａ″）で安定する。ま
た、電界が“０”とＥ_thの間では、容量はＣ（Ａ″）←
→Ｃ（Ｂ）の可逆変化を繰り返えすことが確認されてい
る。

【００１９】図２（ｂ）に示すようなＥ_thより大きな電
界を印加する場合において、Ａ点における強誘電体の容
量は、Ｃ（Ａ）である。その後、Ｅ_thまで電界を印加す
ると容量はＣ（Ｂ）まで増加する。しかし、Ｅ_thを越え
ると突然、不連続的にＣ（Ｃ）に減少し、その後は印加
する電界の増加と伴に、Ｃ（Ｄ）まで減少する。その
後、電界を減していくと、容量は徐々に増加し、Ｃ
（Ａ′）＝Ｃ（Ａ）まで変化し初期位置に戻る。また、
Ｃ（Ａ′）←→Ｃ（Ｄ）でも可逆的に変化することが確
認されている。

【００２０】前述したような容量の電界依存性を用いる
と、強誘電体容量素子に対し、過去にどのような電界が
印加されたことがあるかが判別できる。つまり強誘電体
容量素子に対して、ＤＣ電界を印加しない状態で、容量
を検出し、その値がＣ（Ａ″）であるか、Ｃ（Ａ′）で
あるかを知ることにより、Ｅ_th以下の電界しか印加され
ていないか、もしくはそれ以上の電界が印加されたのか
を検出することが可能である。

【００２１】この方法によれば“１”，“０”判別をす
る際に、強誘電体の分極反転現象を観察するのとは異な
り素子の劣化を引き起こさない。

【００２２】また、Ｃ（Ａ″）←→Ｃ（Ｂ）間及びＣ
（Ａ′）←→Ｃ（Ｄ）間が可逆的変化可能であること、
Ｃ（Ａ″）＜Ｃ（Ｂ），Ｃ（Ａ′）＞Ｃ（Ｄ）という特
性を利用すると、Ｅ_th以下の任意のＤＣバイアス下での
容量測定を行なうことによりＣ（Ａ″）とＣ（Ａ′）を
比較するより、図３に示すような容量差の大きなＣ
（Ｂ）とＣ（ＡＲ）を比較する方法もある。この場合
も、分極反転を伴なわない読み出しであるため、メモリ
素子の劣化を引き起こさない。また、前述した２つの方
法によれば、強誘電体に記憶された情報を読み出し時に
破壊することがないため、反転電流を読み出す従来の方
法と異なり再書き込み等の作業が不要である。

【００２３】次に本発明による第１実施例として、強誘
電体メモリの記憶情報（容量）を周波数変調法により読
み出す構成を示し説明する。

【００２４】この強誘電体メモリは、図１（ａ）に示す
ような構造であり、図示しないＳｉ基板上に白金をスパ
ッタ法にて２０００オングストロームの導電層（下部電
極）２ｂ成膜し、上層に、ゾル・ゲル法を用いてＰＺＴ
膜（２６００オングストローム）の強誘電体膜２を積層
し、更に上層に白金をスパッタ法にて２０００オングス
トロームの導電層（上部電極）２ａを成膜して、ＰＺＴ
キャパシタ（Ｃ_FE）を形成する。

【００２５】図９には、Ｓｉ基板上に、白金を電極材と
して用いゾルゲル法で作成したＰＺＴ膜（膜厚２７００
オングストローム）を強誘電材料として用いた強誘電体
キャパシタ（５００μ□）を試料とし、ＬＣＲメータを
用いて試料に対し、一定のＤＣバイアス電圧を印加した
上で、５ｍＶのＡＣ信号（１ＫＨｚ）により容量を測定
した結果である。横軸はＤＣバイアス電圧、縦軸は容量
である。

【００２６】またＣＭＯＳ技術等により、前記Ｓｉ基板
上には、書き込み用電源５、ＣＲ発振器６、増幅器７、
波形整形器８及び、周波数カウンタ９を形成し、ＰＺＴ
キャパシタ３と電気的に結線されている。また、ＰＺＴ
キャパシタ３の両端には、既知の抵抗４が並列接続され
ている。

【００２７】つぎに図５を参照して、このように構成さ
れた強誘電体メモリ（強誘電体容量素子）の動作につい
て説明する。ここで、図５（ａ）には、リセットパルス
を示し、図５（ｂ）には書き込みパルス“１”、図５
（ｂ）には、書き込みパルス“０”を示す。

【００２８】まず、強誘電体キャパシタの状態を図２で
示したＡ点にするために、波高値−５Ｖ、パルス幅１０
０ｎｓｅｃの電圧パルスを書き込み用ＤＣ電源より印加
した。（図９に示すＣ（Ａ）：５．６ｎＦ） この状態の強誘電体キャパシタに対し“１”を書き込む
場合には、波高値＋５Ｖ、パルス幅１００ｎｓｅｃの電
圧パルスを書き込み用ＤＣ電源より印加する。その結
果、分極状態は図２で示したＡ′点に安定する。図９に
示すように、Ｃ（Ａ′）＝５．６ｎＦである。

【００２９】また“０”を書き込む場合には、リセット
パルスを印加した後の状態に、波高値１１Ｖ、パルス幅
１００ｎｓｅｃのパルスを印加し、図２に示すＡ″点に
安定させる。図９に示すように、Ｃ（Ａ″）＝７．１ｎ
Ｆである。

【００３０】次に、このＣ（Ａ′）及びＣ（Ａ″）の読
み出しについて説明する。

【００３１】図４に示すＣＲ発振器６は、発振周波数が
Ｃ_FEの示す値により変化する。つまり、強誘電体キャパ
シタＣ_FEと既知の抵抗Ｒとの時定数によって、発振周波
数が決定されるよう作成されている。また振幅は１０ｍ
Ｖとする。

【００３２】ここで、Ｃ（Ａ′）とＣ（Ａ″）では、そ
れぞれが、５．６ｎＦと７．１ｎＦであり、異なる値を
示している。従って、この発振回路により発振周波数も
Ｃ（Ａ′）・Ｒ及びＣ（Ａ″）・Ｒにより決定されるた
め、異なる値を示す。

【００３３】この周波数を検出するために振幅を増幅す
るための増幅器及び波形整形器を通すことにより次段の
周波数カウンタにより検出可能な波形とする。

【００３４】このような回路構成を用いることにより、
周波数カウンタ９での読み取り値が、Ｃ（Ａ′）・Ｒで
決定される周波数の場合は“１”若しくは、Ｃ（Ａ″）
・Ｒで決定される周波数の場合は“０”と判別すること
ができる。

【００３５】さらに、この読み出し方法では、強誘電体
キャパシタの分極状態、即ち、記憶情報が変化しないこ
とから、非破壊で記憶を読み出すことができる。

【００３６】次に本発明による第２実施例として、強誘
電体メモリの記憶情報（容量）を周波数変調法により読
み出す構成を示し説明する。

【００３７】図６は、強誘電体メモリを駆動する回路構
成を示す図である。ここで記憶媒体として、第１実施例
と同等の強誘電体キャパシタを用いている。

【００３８】この構成は、強誘電体（ＰＺＴ）キャパシ
タ１３の両端には、スイッチ１２ａ，１２ｂを介して、
電界を印加するための書き込み電源部１１が接続され
る。また前記強誘電体キャパシタ１３と既知容量のキャ
パシタ１４とが直列接続され、この両端には、読み出し
パルス印加電源１５が接続され、更に、検出部として前
記キャパシタ１４の両端には静電型電位差測定回路１５
が接続される。これらの回路は、集積技術により、同一
Ｓｉ基板上に用いて形成されているものとする。

【００３９】図７には、このように構成された強誘電体
メモリの駆動パルスを示す。

【００４０】図７（ａ）に示すリセットパルスは、強誘
電体キャパシタの状態を図３に示すＡ点にするための印
加パルスである。また図７（ｂ）に示す書き込みパルス
“１”は、波高値＋５Ｖ、パルス幅１００ｎｓｅｃであ
り、Ａ′点では、Ｃ（Ａ′）＝５．６ｎＦになる。さら
に、図７（ｃ）に示す書き込みパルス“０”は、波高値
＋１．１Ｖ、パルス幅１００ｎｓｅｃであり、Ａ″点で
は、Ｃ（Ａ″）＝７．１ｎＦとなる。

【００４１】次に、この強誘電体メモリの読み出し方法
について説明する。

【００４２】図８に示すように情報として“０”が書き
込まれた強誘電体キャパシタ１３は、０Ｖから１．１Ｖ
に印加電圧が昇圧されるに伴い、７．１ｎＦから８．４
ｎＦまで増加する。この時に、キャパシタに蓄えられる
電荷は、

【数１】 である。

【００４３】また“１”が書き込まれたＰＺＴキャパシ
タは、０Ｖから１．１Ｖに電圧が昇圧するに従い、５．
６ｎＦまで減少する。この時にキャパシタに蓄えられる
電荷は、

【数２】 である。

【００４４】この際明らかにＱ“０”＞Ｑ“１”である
ことが判る。

【００４５】また、図６に示すように、強誘電体キャパ
シタＣ_FEと既知のキャパシタＣ_L とが直列に接続されて
いる。各キャパシタＣ_FEとＣ_L の直列回路に対して、読
み出しパルス印加電源１１より電圧Ｖ_Readを印加する
と、キャパシタＣ_L に表われる電圧Ｖ_CLは、強誘電体キ
ャパシタＣ_FEの大きさに対応し、Ｃ_FEとＣ_L の容量の逆
比でＶ_Readを分配した値になる。

【００４６】例えば、Ｃ_L ＝５ｎＦとし、読み出しパル
スとして波高値＋２Ｖ、パルス幅１００ｎｓｅｃの印加
すると、情報“０”の時には、電圧Ｖ_CL＝１．２Ｖとな
り、“１”の時には、電圧Ｖ_CL＝１Ｖとなる。

【００４７】この電圧Ｖ_CLの大きさを静電型電位差測定
回路１６により判別し、“１”，“０”を記憶する強誘
電体メモリを作成した。

【００４８】次に本発明による第３実施例としてのＭＯ
Ｓ型トランジスタと強誘電キャパシタを基本メモリセル
として、これを直交する電極で挟む構造のアクティブマ
トリックス方式のメモリ素子の駆動方法について説明す
る。

【００４９】本実施例では、図１０に示すように、Ｓｉ
基板上にｎ型ＭＯＳトランジスタ３１と白金、ＰＺＴ、
白金の３層構造からなる強誘電体キャパシタ３２からな
るメモリセルをマトリックス状に配置して形成してい
る。また周辺回路として、Ｉ／Ｏコントローラ．Ｘデコ
ーダ３３、Ｙデコーダ３４、センスアンプ回路３５等を
ＣＭＯＳトランジスタにより形成した。

【００５０】次に、このメモリ素子の駆動について説明
する。

【００５１】まず、書き込む際に、Ｘ₁ ，Ｙ₁ を選択し
た場合の、記憶されている情報のリセットについて述べ
る。

【００５２】第２Ｘデコーダ３６より、Ｘ₁ ラインの電
位を５Ｖにして、Ｘ₁ ラインにあるメモリセル部のトラ
ンジスタを導通状態にする。次に、Ｙデコーダ３４によ
りＹ₁ ラインの電位を接地する。

【００５３】更にＸデコーダによりＸ_w1ラインの電位を
５Ｖにする。これによりラインＸ₁，Ｙ₁ に接続される
メモリセルは、Ｘライン側が高電位，Ｙライン側が低電
位となるため、ＸラインからＹラインへの電界により強
誘電体内に強誘電分極が発生する。その後、Ｘ_w1ライン
を接地したのち、各Ｘ₁ ，Ｘ_w1，Ｙ₁ ラインのすべてを
フローティングにする。このような駆動により、図３に
示すＡ５の分極状態に安定したことになる。

【００５４】次に書き込みについて、Ｘ₁ ，Ｙ₁ ライン
を選択した場合での駆動について説明する。

【００５５】まず、第２Ｘデコーダ３６により、Ｘ₁ ラ
インの電位を５Ｖにする。次にＸデコーダ３３によりＸ
_w1ラインを接地する。更にＹデコーダ３４によりＹ₁ ラ
インに電圧を印加する。その後、Ｙ₁ ラインを接地し、
更に各Ｘ₁ ，Ｘ_w1，Ｙ₁ ラインをフローティングにす
る。

【００５６】そして、Ｙ₁ ラインに２Ｖを印加して、書
き込みを行なうと、図３に示すＡ′となる。またＹ₁ ラ
インに１Ｖを印加すると、分極状態が図３に示すＡ″点
に安定し、これにより“１”，“０”の書き込み作業を
行うことが可能である。

【００５７】次に読み出しについて、Ｘ₁ ，Ｙ₁ ライン
を選択した場合での駆動について説明する。

【００５８】まず、第２Ｘデコーダ３６により、Ｘ₁ ラ
インを５Ｖにする。次にＸデコーダ３３によりＸ_w1ライ
ンの電位を接地する。更にＹデコーダ３４によりＹ₁ ラ
インに１Ｖの印加を行なう。この際、メモリセルは、そ
の記憶状態により、図３に示す分極状態Ｃ（Ａ′Ｒ）も
しくはＣ（Ａ″Ｒ）のどちらかの値になる。

【００５９】これらの値による電価量の変化をセンスア
ンプにて判別し、“１”，“０”状態を認識する。

【００６０】次に本発明による第４実施例として、図１
０に示すような構造のメモリセルを直交する電極材で挟
みマトリックス構造とした単純マトリックスメモリによ
り駆動方法を説明する。強誘電体キャパシタＣ_FEは、図
９の電気特性を有するものとして、キャパシタＣ_L は５
ｎＦとする。

【００６１】このようなメモリセルの駆動法について説
明する。

【００６２】まず、図１２（ａ）を参照して、記憶状態
のリセットについて、Ｘ₁ ，Ｙ₁ ラインを選択した場合
を例にとって説明する。

【００６３】Ｉ／Ｏコントローラ．Ｘデコーダ４１によ
り、Ｘ₁ ラインに、波高値５Ｖ、１００ｎｓｅｃのパル
スを印加する。この際、Ｙ₁ ラインはＩ／Ｏコントロー
ラ．Ｙデコーダ４２により接地されている。次にＸ₁ ラ
インを接地し、Ｙ₁ ラインに波高値１Ｖ、１００ｎｓｅ
ｃのパルスを印加する。これにより、図３に示す分極状
態Ａ″点に安定させておく（図１１参照）。

【００６４】つぎに書き込み法について、Ｘ₁ ，Ｙ₁ ラ
インを選択した場合を例にとって説明する。ここで、書
き込む前の状態は、すべてリセットされた状態になって
いるものとする。

【００６５】すなわち、この状態は“０”が書き込まれ
た状態であるものとする。

【００６６】Ｉ／Ｏコントローラ．Ｘデコーダ４１によ
りＸ₁ ラインを接地し、Ｉ／Ｏコントローラ．Ｙデコー
ダ４２によりＹ₁ ラインに波高値２Ｖ、１００ｎｓｅｃ
のパルスを印加する。これによりＸ₁ ，Ｙ₁ ライン上の
メモリセルは、図３に示す分極状態がＡ′点に安定し、
“１”の書き込みを終了する。また、この書き込みパル
スを印加すると、Ｘ₁ ライン及びＹ₁ ライン上に接続さ
れる各メモリセルに対し、クロストーク成分の電圧が印
加されるが、この値は１Ｖ度であり、本実施例で用いた
図９に示す電気特性を持つメモリセルは、図３における
Ｂ点を越えない。そのため、パルス印加後は、分極状態
がＡ″点に安定する。

【００６７】従って“０”状態（Ａ″）にあったメモリ
セルに対しては、分極の変化がなく、メモリ状態を破壊
することはない。

【００６８】また、“１”が書き込まれた状態（Ａ′）
のメモリセルに対して、このようなクロストーク成分の
電圧が印加されても、図３に示す分極状態のＣ（Ａ′）
←→Ｃ（Ａ′Ｒ）となるだけで、この結果として、Ａ′
点に安定する。

【００６９】従って書き込みに際して、通常考慮しなけ
ればならないクロストークは起こらない。

【００７０】次に、読み出し法について、Ｘ₁ ，Ｙ₁ ラ
インを選択した場合を例にとって説明する。

【００７１】まず、Ｉ／Ｏコントローラ．Ｙデコーダ４
２によりＹ₁ ラインの電位を２Ｖにする。そして、Ｙ_R1
ラインはセンスアンプ４３に接続され、その電位は接地
されている。

【００７２】前述した第２実施例で説明したように、情
報が“０”の時には、電圧Ｖ_CL＝１．２Ｖとなり、情報
が“１”の時には、電圧Ｖ_CL＝１Ｖになる。

【００７３】これは読み出し用トランジスタＴｒ１のゲ
ート電圧である。トランジスタＴｒ１の電気特性は、図
１４に示すように、Ｖ_G ＝１．０Ｖの時、５×１０
^-9（Ａ）であり、Ｖ_G ＝１．２Ｖの時、１×１０
^-5（Ａ）である。

【００７４】ここでセンスアンプ４３は、第２Ｘデコー
ダ４４のＸＲ₁ ラインから流れ込みＹ_R1ラインに流れる
電流をセンシングしているため、この約４ケタ大きさの
異なる値を検知し、情報の“０”，“１”の判別をす
る。

【００７５】以上説明したように本実施例の強誘電体メ
モリの駆動方法によれば、第１に、メモリ情報読み出し
時に分極状態を破壊しないため読み出し動作時の素子劣
化がない、長寿命化が可能になる。第２に、読み出し時
の再書き込みシーケンスがないため、メモリへのアクセ
ススピードの高速化が図れる。第３に、メモリアレイを
構成した際に、単純マトリックス方式に於けるクロスト
ークの影響を受けない。

【００７６】また本発明は、前述した実施例に限定され
るものではなく、他にも発明の要旨を逸脱しない範囲で
種々の変形や応用が可能であることは勿論である。

【００７７】

【発明の効果】以上詳述したように本発明によれば、情
報読み出し時に分極状態を反転せず、再書き込みが不要
で高速動作に好適する強誘電体メモリの駆動方法及びそ
の装置を提供することができる。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の強誘電体メモリの駆動
方法を説明するための強誘電体メモリの構造を示し、図
１（ｂ）は、横軸に印加された電界、縦軸に強誘電体容
量を示す特性図である。

【図２】横軸に印加された電界、縦軸に強誘電体容量を
示す特性図である。

【図３】横軸に印加された電界、縦軸に強誘電体容量を
示す特性図である。

【図４】本発明の第１実施例として強誘電体メモリの駆
動方法を説明するための強誘電体メモリの構造を示す図
である。

【図５】第１実施例として強誘電体メモリを駆動させる
パルス信号の波形を示す図である。

【図６】本発明の第２実施例の強誘電体メモリを駆動す
る回路構成を示す図である。

【図７】図６に示す強誘電体メモリの駆動パルスを示す
図である。

【図８】情報“０”，“１”が書き込まれた強誘電体キ
ャパシタの分極状態を示す図である。

【図９】本発明による強誘電体メモリの電気特性（Ｃ−
Ｖ特性）を示す図である。

【図１０】第３実施例に用いた強誘電体メモリ素子の配
置と周辺回路の構成例を示す図である。

【図１１】第４実施例に用いた強誘電体メモリセルの配
置と周辺回路の構成例、メモリ素子構成及びその積層構
造を示す図である。

【図１２】第４実施例のメモリセルの記憶状態をリセッ
トするためのリセットパルスの波形を示す図である。

【図１３】第４実施例のメモリセルの書き込み動作させ
るための書き込みパルスの波形を示す図である。

【図１４】図１１に示す読出し用トランジスタの電流電
圧特性を示す図である。

【図１５】従来の強誘電体のヒステリシス特性を示す図
である。

【符号の説明】

１，３，１３，１４…強誘電体（ＰＺＴキャパシタ（Ｃ
_FE））、２ａ，２ｂ…導電体、４…抵抗、５，１１…書
き込み用電源、６…ＣＲ発振器、７…増幅器、８…波形
整形器、９…周波数カウンタ、１２ａ，１２ｂ…スイッ
チ、１５…読出し用パルス印加電源、１６…静電型電位
差測定回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 洋 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 三原 孝士 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 強誘電体容量素子を記憶媒体として、 予め所定の電界が加えられ、一定方向の強誘電分極を持
   つ強誘電体容量素子に、前記強誘電分極が打ち消される
   方向の所定の電界を印加し、その電界の大小もしくは有
   無のいずれかにより情報を記憶させる書き込み方法と、 前記情報が書き込まれた強誘電体容量素子に印加される
   外部電界をなくしつつ、得られた容量値（比誘電率）で
   記憶情報の判別を行なう情報読出し方法とからなる強誘
   電体メモリの駆動方法。
2. 【請求項２】 強誘電体を介在させて両面に電極を形成
   し、該強誘電体からなる強誘電体容量素子に情報を記憶
   する強誘電体メモリと、 前記強誘電体メモリの予め一定方向の強誘電分極を持た
   せた強誘電体容量素子に対し、前記強誘電分極が打ち消
   される方向に所定電界を印加することにより、情報を記
   憶させる情報書込み手段と、 前記情報書込み手段により情報が書き込まれた強誘電体
   メモリに対し、書き込み時に印加した方向と同一方向に
   電界を印加し、この時の前記強誘電体容量素子の容量値
   （比誘電率）を検出する第１の検出手段と、 前記情報書込み手段により情報が書き込まれた強誘電体
   メモリに対し、印加される外部電界を無くした時の容量
   （比誘電率）を検出する第２の検出手段と、 前記第１の検出手段と第２の検出手段とから得られた容
   量（比誘電率）を比較し、該容量（比誘電率）が増加傾
   向か、若しくは減少傾向かを判定することにより、記憶
   情報を判別する読み出し手段と、を具備することを特徴
   とする強誘電体メモリ。