JPH0628298B2 - Ｃｍｏｓ ｆｅｔ及びその製造方法 - Google Patents
Ｃｍｏｓ ｆｅｔ及びその製造方法Info
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- JPH0628298B2 JPH0628298B2 JP59500531A JP50053184A JPH0628298B2 JP H0628298 B2 JPH0628298 B2 JP H0628298B2 JP 59500531 A JP59500531 A JP 59500531A JP 50053184 A JP50053184 A JP 50053184A JP H0628298 B2 JPH0628298 B2 JP H0628298B2
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- H10P95/402—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections of silicon bodies
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高密度ＣＭＯＳ ＦＥＴ及び集積回路、及び
その製造方法に係り、特に、動作中のラッチ・アップの
発生を本質的に排除する多重レトログレード・ドーピン
グ・プロファイル・ウェル中に形成されたソース及びド
レイン領域と特に関連する残余欠陥を有する高密度ＣＯ
ＭＳ ＦＥＴに関する。
その製造方法に係り、特に、動作中のラッチ・アップの
発生を本質的に排除する多重レトログレード・ドーピン
グ・プロファイル・ウェル中に形成されたソース及びド
レイン領域と特に関連する残余欠陥を有する高密度ＣＯ
ＭＳ ＦＥＴに関する。
［従来の技術］ ＣＯＭＳ ＦＥＴデバイスをＶＬＳＩ集積回路に適用す
るためには、特に、その大きさを縮小すること（スケー
リング）が必要である。しかし、このように小さくされ
た、つまり高密度のＣＭＯＳデバイスは、ラッチ・アッ
プとして知られる問題を有している。この動作中に起こ
るラッチ・アップとは、回路全体が適切に動作すること
妨げ、また該デバイスが完全に破壊されることはないに
しても、ダメージを受けてしまうような、該デバイスが
電気的に単一の状態に最終的に保持されてしまうという
高電流状態を言う。
るためには、特に、その大きさを縮小すること（スケー
リング）が必要である。しかし、このように小さくされ
た、つまり高密度のＣＭＯＳデバイスは、ラッチ・アッ
プとして知られる問題を有している。この動作中に起こ
るラッチ・アップとは、回路全体が適切に動作すること
妨げ、また該デバイスが完全に破壊されることはないに
しても、ダメージを受けてしまうような、該デバイスが
電気的に単一の状態に最終的に保持されてしまうという
高電流状態を言う。
一般に、このラッチ・アップ状態は、ＣＭＯＳ ＦＥＴ
構造に必然的に形成される寄生バイポーラ・トランジス
タの存在及びその不所望の作用によるものである。上記
寄生バイポーラ・トランジスタは、１以上の利得を典型
的に有する閉ループ帰還経路が存在するような構成であ
る。従って、一瞬の状態のような、ランダムな、不規則
な動作状態となった時に、結果的にそのデバイスの電気
的状態をラッチ・アップする再生フィードバックが生ず
る。
構造に必然的に形成される寄生バイポーラ・トランジス
タの存在及びその不所望の作用によるものである。上記
寄生バイポーラ・トランジスタは、１以上の利得を典型
的に有する閉ループ帰還経路が存在するような構成であ
る。従って、一瞬の状態のような、ランダムな、不規則
な動作状態となった時に、結果的にそのデバイスの電気
的状態をラッチ・アップする再生フィードバックが生ず
る。
ＣＭＯＳラッチ・アップは、一般に認識された問題であ
る。例えば、１９８０年１１月の防御先進研究プロジェ
クト期間契約第ＤＡＡＧ−０７−Ｃ−２６８４の下に準
備されたデー・ビー・エストリッチのテクニカル・レボ
ート「ＣＭＯＳ集積回路に於けるラッチ・アップの物理
特性及びモデリング」(“The Physice and Modeling of
Latch-up in CMOS Integrated Circuits,"D.B.Estreic
h,Technical Report No.G-201-9,prepared under Defen
se Advanced Research Projects Agency Contract No.D
AAG-07-C-2684,November 1980)、集積回路及びシステム
のコンピュータ援助デザインのＩＥＥＥ会報，Ｖｏｌ．
ＣＡＤ−１，Ｎｏ．４，１９８２年１０月，第１５７頁
乃至第１６２頁，デー・ビー・エストリッチ及びアール
・ダブリュデュトンの「ＣＭＯＳ集積回路のラッチ・ア
ップのモデリング」の要約(summarized in“Modeling L
atch-up in CMOS Integrated Circuits",D.B.Estreich
and R.W.Dutton,IEEE Transactions on Computer Aided
Design of Integrated Cirsuits and Systems,Vol.CAD
-1,No.4,October 1982,pp.157-162)、電子デバイスのＩ
ＥＥＥ会報，Ｖｏｌ．ＥＤ−２８，Ｎｏ，１０，１９８
１年１０月、第１１１５頁乃至第１１１９頁，アール・
デー・ラングらの「高密度ＣＭＯＳ ＦＥＴの為のレト
ログレードＰウェル」(“ARetrograde P-Well for High
er Density CMOS",R.D.Rung et al.,IEEE Transactions
on Electron Devices,Vol.Ed-28,No.10,Octorber 198
1,pp.1115-1119)、米国特許第４３１８，７５０号「ラ
ッチ・アップ効果に対する放射線硬化半導体デバイス及
び集積回路のための方法」(“Method for Radiation Ha
rdening Semiconductor Devices and Integrated Circu
its toLatch-Up Effects",U.S.Patent4,318,750)、およ
びエレクトロニクス誌，Ｖｏｌ．５６，Ｎｏ．１６，１
９８３年８月１１日号、第１３６頁乃至第１４０頁のエ
ル・ウォルネマンの「ＳＣＲラッチ・アップに対する耐
シリコン・ゲートＣ−ＭＯＳチップス・ゲイン」(“Sil
icon-Gate C-MOS Chips Gain Immunity toSCR Latch-u
p",L.Walneman,Electronics,Vol.56,No.16,August 11,1
983,pp,136-140)を参照されたい。
る。例えば、１９８０年１１月の防御先進研究プロジェ
クト期間契約第ＤＡＡＧ−０７−Ｃ−２６８４の下に準
備されたデー・ビー・エストリッチのテクニカル・レボ
ート「ＣＭＯＳ集積回路に於けるラッチ・アップの物理
特性及びモデリング」(“The Physice and Modeling of
Latch-up in CMOS Integrated Circuits,"D.B.Estreic
h,Technical Report No.G-201-9,prepared under Defen
se Advanced Research Projects Agency Contract No.D
AAG-07-C-2684,November 1980)、集積回路及びシステム
のコンピュータ援助デザインのＩＥＥＥ会報，Ｖｏｌ．
ＣＡＤ−１，Ｎｏ．４，１９８２年１０月，第１５７頁
乃至第１６２頁，デー・ビー・エストリッチ及びアール
・ダブリュデュトンの「ＣＭＯＳ集積回路のラッチ・ア
ップのモデリング」の要約(summarized in“Modeling L
atch-up in CMOS Integrated Circuits",D.B.Estreich
and R.W.Dutton,IEEE Transactions on Computer Aided
Design of Integrated Cirsuits and Systems,Vol.CAD
-1,No.4,October 1982,pp.157-162)、電子デバイスのＩ
ＥＥＥ会報，Ｖｏｌ．ＥＤ−２８，Ｎｏ，１０，１９８
１年１０月、第１１１５頁乃至第１１１９頁，アール・
デー・ラングらの「高密度ＣＭＯＳ ＦＥＴの為のレト
ログレードＰウェル」(“ARetrograde P-Well for High
er Density CMOS",R.D.Rung et al.,IEEE Transactions
on Electron Devices,Vol.Ed-28,No.10,Octorber 198
1,pp.1115-1119)、米国特許第４３１８，７５０号「ラ
ッチ・アップ効果に対する放射線硬化半導体デバイス及
び集積回路のための方法」(“Method for Radiation Ha
rdening Semiconductor Devices and Integrated Circu
its toLatch-Up Effects",U.S.Patent4,318,750)、およ
びエレクトロニクス誌，Ｖｏｌ．５６，Ｎｏ．１６，１
９８３年８月１１日号、第１３６頁乃至第１４０頁のエ
ル・ウォルネマンの「ＳＣＲラッチ・アップに対する耐
シリコン・ゲートＣ−ＭＯＳチップス・ゲイン」(“Sil
icon-Gate C-MOS Chips Gain Immunity toSCR Latch-u
p",L.Walneman,Electronics,Vol.56,No.16,August 11,1
983,pp,136-140)を参照されたい。
［発明が解決しようとする課題］ これに相応じて、多種多様の寄生ループ利得を減少する
方法が提起されている。これらの最も多い方法として
は、ディープ・ピークやレトログレード・ドーピング・
プロファイル・ウェル領域を利用するＣＭＯＳデバイス
の相補的ＰＭＯＳ及びＮＭＯＳ ＦＥＴ間に挿入された
ガード・リング構造物をブロック即ちショートする寄生
電流の供給や、中性子及び陽子のような高エネルギー分
子のＣＭＯＳデバイスへの放射、及びＣＭＯＳ構造への
低抵抗率の埋込み層の供給がある。しかしながら、これ
らの方法は、デバイス構造及び製造工程の複雑性の実質
的な増加、低い再現性、漏れ電流の実質的な増加を含む
デバイス動作特性の大幅な低下、及び、特に、寄生帰還
ループ利得を１以下に減じ損なう、等種々の問題点を有
している。
方法が提起されている。これらの最も多い方法として
は、ディープ・ピークやレトログレード・ドーピング・
プロファイル・ウェル領域を利用するＣＭＯＳデバイス
の相補的ＰＭＯＳ及びＮＭＯＳ ＦＥＴ間に挿入された
ガード・リング構造物をブロック即ちショートする寄生
電流の供給や、中性子及び陽子のような高エネルギー分
子のＣＭＯＳデバイスへの放射、及びＣＭＯＳ構造への
低抵抗率の埋込み層の供給がある。しかしながら、これ
らの方法は、デバイス構造及び製造工程の複雑性の実質
的な増加、低い再現性、漏れ電流の実質的な増加を含む
デバイス動作特性の大幅な低下、及び、特に、寄生帰還
ループ利得を１以下に減じ損なう、等種々の問題点を有
している。
本発明は、上記の点に鑑みてなされたもので、耐ラッチ
・アップ性を有するＣＭＯＳ ＦＥＴ及びその製造方法
を提供することを目的とする。
・アップ性を有するＣＭＯＳ ＦＥＴ及びその製造方法
を提供することを目的とする。
［課題を解決するための手段］ 上記の目的は、多重レトログレード・ドーピング密度プ
ロファイルを有するウェル領域を基板表面及び該表面に
隣接して提供することによって、また上記ウェル領域内
で且つ上記基板表面に隣接してソース及びドレイン領域
を提供することによって、本発明で成し遂げられる。こ
こで、上記ソース及びドレイン領域は、上記ウェル領域
中の残存欠陥の平均密度より大きい残余欠陥密度を有し
ている。また、上記残余欠陥は、上記ソース及びドレイ
ン領域の最深部と、それらのすぐ下のウェル領域の隣接
部分とに存在している。
ロファイルを有するウェル領域を基板表面及び該表面に
隣接して提供することによって、また上記ウェル領域内
で且つ上記基板表面に隣接してソース及びドレイン領域
を提供することによって、本発明で成し遂げられる。こ
こで、上記ソース及びドレイン領域は、上記ウェル領域
中の残存欠陥の平均密度より大きい残余欠陥密度を有し
ている。また、上記残余欠陥は、上記ソース及びドレイ
ン領域の最深部と、それらのすぐ下のウェル領域の隣接
部分とに存在している。
［作用］ 上記のような構造とすることにより、寄生バイポーラ・
トランジスタの動作が局所的に阻止されるので、寄生帰
還ループ利得がほぼ１以下に減ぜられる。これは、ＣＭ
ＯＳデバイスの所望の動作特性に好ましくない影響を与
えることなく成し遂げられる。上記構造は、どのような
高密度ＣＭＯＳ製造工程に於いても能率良く組込まれる
ことができる。また、基板表面エリアを必要とするよう
な付加的な構造を含むように設計変更する必要がないの
で、小さなＣＭＯＳデバイスを提供することができる。
トランジスタの動作が局所的に阻止されるので、寄生帰
還ループ利得がほぼ１以下に減ぜられる。これは、ＣＭ
ＯＳデバイスの所望の動作特性に好ましくない影響を与
えることなく成し遂げられる。上記構造は、どのような
高密度ＣＭＯＳ製造工程に於いても能率良く組込まれる
ことができる。また、基板表面エリアを必要とするよう
な付加的な構造を含むように設計変更する必要がないの
で、小さなＣＭＯＳデバイスを提供することができる。
［実施例］ 以下、図面を参照して、本発明の一実施例を説明する。
第１図は、本発明の一実施例に係るＣＭＯＳ ＦＥＴ構
造６の断面図である。このＣＭＯＳ構造６の製造方法及
びその動作は、共に本発明の譲受人に譲渡された、１９
８１年８月３１日に出願された米国特許出願番号第２９
７，９０３号、及び１９８３年８月１５日に出願された
米国出願番号第５２３，８１５号に十分に開示されてい
る。これらの出願は、その参照によって本明細書に特に
組込まれる。しかしながら、明瞭のために、上記ＣＭＯ
Ｓ構造６の重大な特徴及びその製造のために必要な特定
のステップを、以下に説明する。
造６の断面図である。このＣＭＯＳ構造６の製造方法及
びその動作は、共に本発明の譲受人に譲渡された、１９
８１年８月３１日に出願された米国特許出願番号第２９
７，９０３号、及び１９８３年８月１５日に出願された
米国出願番号第５２３，８１５号に十分に開示されてい
る。これらの出願は、その参照によって本明細書に特に
組込まれる。しかしながら、明瞭のために、上記ＣＭＯ
Ｓ構造６の重大な特徴及びその製造のために必要な特定
のステップを、以下に説明する。
上記ＣＭＯＳ ＦＥＴ構造６は、半導体基板１２を含
み、この基板は約５×１０14ｃｍ-3の濃度で燐を軽くド
ープされたＮ−形導電型のシリコンであることが好まし
い。アクティブ・デバイス・ウェル１４，１６は、基板
上表面に隣接して上記基板１２中に提供される。上記ウ
ェル１４，１６は、相補的のＰ及びＮ型ウェルを形成す
るために、ホウ素又は燐をそれぞれ上記基板１２よりも
多くドープされている。よりドープされたＰ＋及びＮ+
チャネル・ストップ２６，２８が、上記一対のウェル１
４，１６を分離している。よりドープされたＮ＋ソース
及びドレイン領域１８，２０、ゲート酸化膜層３２、ゲ
ート３４、及びソース領域コンタクト４０を含む概して
参照番号８で示されたＮチャネル・アクティブ・デバイ
スが上記Ｐウェル１４の表面に形成される。また、より
ドープされたＰ＋形ドレイン及びソース領域２２，２
４、ゲート酸化膜層３６、ゲート３８、及びソース領域
コンタクト４２を含む概して参照番号１０で示された相
補的Ｐチャネル・アクティブ・デバイスが上記Ｎウェル
１６の表面に形成される。上記ＣＭＯＳ ＦＥＴ構造６
の相補的な電気的動作は、入力信号ＶＩが印加される上
記２つのゲート３４，３８間の電気的な相互連結４６、
及び出力信号ＶＯが得られる共通ドレイン・コンタクト
４４により保証される。
み、この基板は約５×１０14ｃｍ-3の濃度で燐を軽くド
ープされたＮ−形導電型のシリコンであることが好まし
い。アクティブ・デバイス・ウェル１４，１６は、基板
上表面に隣接して上記基板１２中に提供される。上記ウ
ェル１４，１６は、相補的のＰ及びＮ型ウェルを形成す
るために、ホウ素又は燐をそれぞれ上記基板１２よりも
多くドープされている。よりドープされたＰ＋及びＮ+
チャネル・ストップ２６，２８が、上記一対のウェル１
４，１６を分離している。よりドープされたＮ＋ソース
及びドレイン領域１８，２０、ゲート酸化膜層３２、ゲ
ート３４、及びソース領域コンタクト４０を含む概して
参照番号８で示されたＮチャネル・アクティブ・デバイ
スが上記Ｐウェル１４の表面に形成される。また、より
ドープされたＰ＋形ドレイン及びソース領域２２，２
４、ゲート酸化膜層３６、ゲート３８、及びソース領域
コンタクト４２を含む概して参照番号１０で示された相
補的Ｐチャネル・アクティブ・デバイスが上記Ｎウェル
１６の表面に形成される。上記ＣＭＯＳ ＦＥＴ構造６
の相補的な電気的動作は、入力信号ＶＩが印加される上
記２つのゲート３４，３８間の電気的な相互連結４６、
及び出力信号ＶＯが得られる共通ドレイン・コンタクト
４４により保証される。
上記ＣＭＯＳ ＦＥＴ構造６が、上述の従来の出願に従
って形成される工程は、以下のようである。すなわち、 （ａ） 上記半導体基板１２の表面に形成された酸化膜
層にＮ及びＰの両チャネルのための開口を設け、 （ｂ） 上記Ｐチャネル・デバイス・エリアを覆うマス
クを形成し、イオンを注入して、上記Ｎチャネル・デバ
イス（即ち、上記Ｐウェル１４とＰ＋チャネル・ストッ
プ２６）を形成し、 （ｃ） 上記マスクと上記Ｎチャネル・デバイス・エリ
アの両方上に金属層を蒸着させ、 （ｄ） 上記マスクを覆う上記金属層のそれらの部分を
成長させ、 （ｅ） マスクとして上記金属層の残余部分を使用して
イオンを注入し、上記Ｐチャネル・デバイスＮウェル１
６と上記Ｎ＋チャネル・ストップ２８を形成し、 （ｆ） 上記金属層の残余部分を取除き、 （ｇ） 上記Ｐ及びＮウェル１４，１６の露出した表面
部分上にゲート酸化膜を形成し、 （ｈ） ポリシリコンをデポジットし、その中にＮ型
（例えば、燐）不純物原子を拡散し、 （ｉ） 上記Ｎチャネル８とＰチャネル１０の両方のた
めにポリシリコン・ゲートの範囲を画定して、全てのソ
ース及びドレイン１８，２０，２２，２４のためにＰ型
（例えば、ホウ素）イオンを注入し、 （ｊ） 上記Ｎチャネル・デバイス８のためにソース及
びドレイン１８，２０の範囲を画定して、予め注入され
たホウ素原子を過補償することにより上記Ｎソース及び
ドレイン領域１８，２０のためにＮ型（例えば、砒素）
イオンを多量に注入し、 （ｋ） 上記ソース及びドレイン領域１８，２０，２
２，２４のそれぞれにコンタクト・ホールの範囲を画定
して、金属コンタクト４０，４２，４４を形成する。
って形成される工程は、以下のようである。すなわち、 （ａ） 上記半導体基板１２の表面に形成された酸化膜
層にＮ及びＰの両チャネルのための開口を設け、 （ｂ） 上記Ｐチャネル・デバイス・エリアを覆うマス
クを形成し、イオンを注入して、上記Ｎチャネル・デバ
イス（即ち、上記Ｐウェル１４とＰ＋チャネル・ストッ
プ２６）を形成し、 （ｃ） 上記マスクと上記Ｎチャネル・デバイス・エリ
アの両方上に金属層を蒸着させ、 （ｄ） 上記マスクを覆う上記金属層のそれらの部分を
成長させ、 （ｅ） マスクとして上記金属層の残余部分を使用して
イオンを注入し、上記Ｐチャネル・デバイスＮウェル１
６と上記Ｎ＋チャネル・ストップ２８を形成し、 （ｆ） 上記金属層の残余部分を取除き、 （ｇ） 上記Ｐ及びＮウェル１４，１６の露出した表面
部分上にゲート酸化膜を形成し、 （ｈ） ポリシリコンをデポジットし、その中にＮ型
（例えば、燐）不純物原子を拡散し、 （ｉ） 上記Ｎチャネル８とＰチャネル１０の両方のた
めにポリシリコン・ゲートの範囲を画定して、全てのソ
ース及びドレイン１８，２０，２２，２４のためにＰ型
（例えば、ホウ素）イオンを注入し、 （ｊ） 上記Ｎチャネル・デバイス８のためにソース及
びドレイン１８，２０の範囲を画定して、予め注入され
たホウ素原子を過補償することにより上記Ｎソース及び
ドレイン領域１８，２０のためにＮ型（例えば、砒素）
イオンを多量に注入し、 （ｋ） 上記ソース及びドレイン領域１８，２０，２
２，２４のそれぞれにコンタクト・ホールの範囲を画定
して、金属コンタクト４０，４２，４４を形成する。
第１図のＣＭＯＳ ＦＥＴ構造６の構造に固有のもの
は、第１図に於いて重ねて示されている２つのバイポー
ラ・トランジスタ５０，５２である。縦形バイポーラ・
トランジスタ５０は典型的に、コレクタとしての上記Ｎ
型基板１２、ベースとしての上記Ｐウェル１４、及び上
記金属コンタクト４０を介してグランドに本質的に結合
されるエミッタとしての上記Ｎ型ドレイン領域１８を有
するＮＰＮデバイスである。他のバイポーラ・トランジ
スタ５２は典型的に、エミッタとしての上記Ｐ型ドレイ
ン領域２４、ベースとしての上記Ｎウェル及び特に上記
上記基板１２、及びコレクタとしての上記Ｐ＋チャネル
・ストップ２６とＰウェル１４を有する横形ＰＮＰ構成
のものである。従って、上記寄生バイポーラ・トランジ
スタ５０，５２は、電流帰還ループを本質的に生ずる伝
導経路５４，５６を介して接続される。上記帰還ループ
の電流利得は、正であり、上記寄生バイポーラ・トラン
ジスタ５０，５２のそれぞれの上記電流ゲインの積に比
例するものである。即ち、βＰ＝β npn×β pnpであ
る。
は、第１図に於いて重ねて示されている２つのバイポー
ラ・トランジスタ５０，５２である。縦形バイポーラ・
トランジスタ５０は典型的に、コレクタとしての上記Ｎ
型基板１２、ベースとしての上記Ｐウェル１４、及び上
記金属コンタクト４０を介してグランドに本質的に結合
されるエミッタとしての上記Ｎ型ドレイン領域１８を有
するＮＰＮデバイスである。他のバイポーラ・トランジ
スタ５２は典型的に、エミッタとしての上記Ｐ型ドレイ
ン領域２４、ベースとしての上記Ｎウェル及び特に上記
上記基板１２、及びコレクタとしての上記Ｐ＋チャネル
・ストップ２６とＰウェル１４を有する横形ＰＮＰ構成
のものである。従って、上記寄生バイポーラ・トランジ
スタ５０，５２は、電流帰還ループを本質的に生ずる伝
導経路５４，５６を介して接続される。上記帰還ループ
の電流利得は、正であり、上記寄生バイポーラ・トラン
ジスタ５０，５２のそれぞれの上記電流ゲインの積に比
例するものである。即ち、βＰ＝β npn×β pnpであ
る。
ラッチ・アップは、典型的に、上記Ｐチャネル・デバイ
ス・ソース・コンタクト４２にＶDDとして供給された他
のｄｃ電圧電位の大きな電圧スパイクのような瞬間的な
状態に応答して生じる。それ故に、このラッチ・アップ
の間、上記寄生バイポーラ・トランジスタ５０，５２に
より形成されたネットワークを介して、上記ソース２４
と上記ソース１８との間に大きな電流が流れ始める。こ
れにより、当該ＣＭＯＳ ＦＥＴデバイス６は所定の動
作を止め、この時に当該デバイス６に対する電源供給が
すばやく停止されないと、回復不可能なダメージが生じ
てしまう。
ス・ソース・コンタクト４２にＶDDとして供給された他
のｄｃ電圧電位の大きな電圧スパイクのような瞬間的な
状態に応答して生じる。それ故に、このラッチ・アップ
の間、上記寄生バイポーラ・トランジスタ５０，５２に
より形成されたネットワークを介して、上記ソース２４
と上記ソース１８との間に大きな電流が流れ始める。こ
れにより、当該ＣＭＯＳ ＦＥＴデバイス６は所定の動
作を止め、この時に当該デバイス６に対する電源供給が
すばやく停止されないと、回復不可能なダメージが生じ
てしまう。
寄生バイポーラ・ネットワークの存在は、第１図のＣＭ
ＯＳ ＦＥＴ構造６に独特のものではない。それはま
た、シリコン基板に形成されたＣＭＯＳ ＦＥＴ構造に
特有のものでもない。上記寄生バイポーラ・ネットワー
クの存在は、一対のウェルＣＭＯＳ ＦＥＴ構造にもま
た特有のものではない。上記寄生バイポーラトランジス
タ・ネットワークは、後でウェルを拡散することなしに
イオン注入により形成されるような浅いウェル領域を有
する連続的に形成されたどのようなＣＭＯＳ ＦＥＴ構
造にも、また弱導電性のエピタキシャルあるいは大部分
の基板物質にさえも生じる。一般に、上記構造が提供さ
れる半導体物質の導電型とは反対の導電型を有するウェ
ル領域がある限りは、上記縦形及び横形寄生バイポーラ
・トランジスタの両方が生得的に提供される。従って、
Ｐ型基板の相補的な場合のために、Ｎウェルは、横形Ｎ
ＰＮバイポーラ・トランジスタと寄生的に結合された縦
形ＰＮＰバイポーラ・トランジスタの固有の構成の結果
としての上記ＰチャネルＦＥＴデバイスを必ず提供す
る。
ＯＳ ＦＥＴ構造６に独特のものではない。それはま
た、シリコン基板に形成されたＣＭＯＳ ＦＥＴ構造に
特有のものでもない。上記寄生バイポーラ・ネットワー
クの存在は、一対のウェルＣＭＯＳ ＦＥＴ構造にもま
た特有のものではない。上記寄生バイポーラトランジス
タ・ネットワークは、後でウェルを拡散することなしに
イオン注入により形成されるような浅いウェル領域を有
する連続的に形成されたどのようなＣＭＯＳ ＦＥＴ構
造にも、また弱導電性のエピタキシャルあるいは大部分
の基板物質にさえも生じる。一般に、上記構造が提供さ
れる半導体物質の導電型とは反対の導電型を有するウェ
ル領域がある限りは、上記縦形及び横形寄生バイポーラ
・トランジスタの両方が生得的に提供される。従って、
Ｐ型基板の相補的な場合のために、Ｎウェルは、横形Ｎ
ＰＮバイポーラ・トランジスタと寄生的に結合された縦
形ＰＮＰバイポーラ・トランジスタの固有の構成の結果
としての上記ＰチャネルＦＥＴデバイスを必ず提供す
る。
寄生バイポーラ・ネットワークを含まず、且つ本発明が
適用されることができない唯一知られたＣＭＯＳ ＦＥ
Ｔ構造は、相補形Ｎ及びＰチャネルＦＥＴが、二酸化シ
リコン、半絶縁砒化ガリウム、又はサファイアのような
絶縁物質により互いに電気的に絶縁された半導体アイラ
ンドで別々に提供される時にのみ生ずる。
適用されることができない唯一知られたＣＭＯＳ ＦＥ
Ｔ構造は、相補形Ｎ及びＰチャネルＦＥＴが、二酸化シ
リコン、半絶縁砒化ガリウム、又はサファイアのような
絶縁物質により互いに電気的に絶縁された半導体アイラ
ンドで別々に提供される時にのみ生ずる。
上記ラッチ・アップの問題に対する解答として、本発明
は、１以下に上記寄生バイポーラ・トランジスタの電流
利得積βＰを効果的に減じ、それによってラッチ・アッ
プに本質的に耐性を有するＣＭＯＳ ＦＥＴ構造を提供
する方法を提供する。本発明は、寄生バイポーラ・ネッ
トワークを生得的に所有する、前述されたような、全て
のそのようなＣＭＯＳ ＦＥＴ構造に適用できる。
は、１以下に上記寄生バイポーラ・トランジスタの電流
利得積βＰを効果的に減じ、それによってラッチ・アッ
プに本質的に耐性を有するＣＭＯＳ ＦＥＴ構造を提供
する方法を提供する。本発明は、寄生バイポーラ・ネッ
トワークを生得的に所有する、前述されたような、全て
のそのようなＣＭＯＳ ＦＥＴ構造に適用できる。
必須のウェル領域（基板と反対の導電型）が提供される
手法によって、及びそのウェル中に上記ソース及びドレ
イン領域が提供され且つその後熱的に条件付けられる手
法によって、本発明の効果が得られる。従って、前述さ
れ且つ第１図に示されたような構造の製造と他の点では
一致するならば、本発明の一実施例のＰウェル領域１４
は、ホウ素のようなＰ型不純物の複数回のイオン注入に
より提供されることが好ましい。注入量及び注入エネル
ギー・レベルは、上記基板１２へ基板表面から鉛直に測
定されたようなキャリア濃度｜ＮＤ−ＮＡ｜プロファイ
ルの分離した且つ明瞭なピークを提供するように選択さ
れるもので、このレトログレード・ピークは、比較的低
いキャリア濃度の領域によって分離されている。この結
果、そのような一様でないキャリア濃度プロファイル
は、多重レトログレード・ドーピング・プロファイルと
して定義される。（１００）方向を有する露出シリコン
面に注入されたホウ素のために、約１×１０13ｃｍ-2乃
至５×１０13ｃｍ-2の線量をそれぞれ提供するように、
約１００ｋｅＶ乃至６００ｋｅＶの範囲のエネルギー
で、多数回の注入が行なわれて、Ｎ型シリコン基板の多
重レトログレード・Ｐウェルを形成することが好まし
い。ドーピング密度プロファイルのレトログレード・ピ
ークの対応する数を提供するのに適当な特定のエネルギ
ー注入及び線量値は、特定の注入形式及び使用される基
板物質に関して実行された簡単な通常の計算と実験とに
より決定されることができる。
手法によって、及びそのウェル中に上記ソース及びドレ
イン領域が提供され且つその後熱的に条件付けられる手
法によって、本発明の効果が得られる。従って、前述さ
れ且つ第１図に示されたような構造の製造と他の点では
一致するならば、本発明の一実施例のＰウェル領域１４
は、ホウ素のようなＰ型不純物の複数回のイオン注入に
より提供されることが好ましい。注入量及び注入エネル
ギー・レベルは、上記基板１２へ基板表面から鉛直に測
定されたようなキャリア濃度｜ＮＤ−ＮＡ｜プロファイ
ルの分離した且つ明瞭なピークを提供するように選択さ
れるもので、このレトログレード・ピークは、比較的低
いキャリア濃度の領域によって分離されている。この結
果、そのような一様でないキャリア濃度プロファイル
は、多重レトログレード・ドーピング・プロファイルと
して定義される。（１００）方向を有する露出シリコン
面に注入されたホウ素のために、約１×１０13ｃｍ-2乃
至５×１０13ｃｍ-2の線量をそれぞれ提供するように、
約１００ｋｅＶ乃至６００ｋｅＶの範囲のエネルギー
で、多数回の注入が行なわれて、Ｎ型シリコン基板の多
重レトログレード・Ｐウェルを形成することが好まし
い。ドーピング密度プロファイルのレトログレード・ピ
ークの対応する数を提供するのに適当な特定のエネルギ
ー注入及び線量値は、特定の注入形式及び使用される基
板物質に関して実行された簡単な通常の計算と実験とに
より決定されることができる。
本発明の一実施例に於いては、第２図に示されるような
二重レトログレード・ドーピング密度プロファイルを提
供するように、２回のＰウェル注入が行なわれる。１回
目の注入は、約１×１０13ｃｍ-2乃至５×１０13ｃｍ-2
の線量で、約１２０ｋｅＶ乃至２００ｋｅＶの間のエネ
ルギーで、好ましくはホウ素を使用して行なわれる。好
ましくはホウ素をまた使用して、約１×１０13ｃｍ-2乃
至５×１０13ｃｍ-2の間の線量で、約３４０ｋｅＶ乃至
５００ｋｅＶの間のエネルギーで２回目の注入が行われ
る。
二重レトログレード・ドーピング密度プロファイルを提
供するように、２回のＰウェル注入が行なわれる。１回
目の注入は、約１×１０13ｃｍ-2乃至５×１０13ｃｍ-2
の線量で、約１２０ｋｅＶ乃至２００ｋｅＶの間のエネ
ルギーで、好ましくはホウ素を使用して行なわれる。好
ましくはホウ素をまた使用して、約１×１０13ｃｍ-2乃
至５×１０13ｃｍ-2の間の線量で、約３４０ｋｅＶ乃至
５００ｋｅＶの間のエネルギーで２回目の注入が行われ
る。
上記Ｐウェルの形成に従って、上記Ｐウェル１４の上に
ある基板１２表面は、Ｎチャネル・デバイス８のソース
及びドレイン領域１８，２０の形成のために、通常の手
法で準備される。好ましくは、Ｐ型不純物は、上記Ｐチ
ャネルＦＥＴ１０のソース及びドレイン領域２２，２４
の準備の一部分として、上記ＮチャネルＦＥＴ８のソー
ス及びドレイン領域１８，２０エリアに注入されないと
いうことに注意されたい。不必要な工程変更であるとは
いえ、これは、上記Ｎ＋ソース及びドレイン領域１８，
２０の提供に於いてＰ型不純物を過補償する必要を回避
することにより、工程を簡単にする。これらの領域１
８，２０は、Ｎ型不純物の高線量、低エネルギー注入に
より提供されるのが好ましい。約４００Åのゲート酸化
膜層を通して注入された好ましい砒素不純物のために
は、上記注入エネルギーは、約５×１０15ｃｍ-2の線量
を与えるように行なわれる約３０ｋｅＶ乃至１５０ｋｅ
Ｖの間であることが好ましい。
ある基板１２表面は、Ｎチャネル・デバイス８のソース
及びドレイン領域１８，２０の形成のために、通常の手
法で準備される。好ましくは、Ｐ型不純物は、上記Ｐチ
ャネルＦＥＴ１０のソース及びドレイン領域２２，２４
の準備の一部分として、上記ＮチャネルＦＥＴ８のソー
ス及びドレイン領域１８，２０エリアに注入されないと
いうことに注意されたい。不必要な工程変更であるとは
いえ、これは、上記Ｎ＋ソース及びドレイン領域１８，
２０の提供に於いてＰ型不純物を過補償する必要を回避
することにより、工程を簡単にする。これらの領域１
８，２０は、Ｎ型不純物の高線量、低エネルギー注入に
より提供されるのが好ましい。約４００Åのゲート酸化
膜層を通して注入された好ましい砒素不純物のために
は、上記注入エネルギーは、約５×１０15ｃｍ-2の線量
を与えるように行なわれる約３０ｋｅＶ乃至１５０ｋｅ
Ｖの間であることが好ましい。
上記ソース及びドレイン領域１８，２０は次に、アニー
ル工程ステップにかけられる。このアニールが行なわれ
る温度及び時間は、上記ソース及びドレイン領域１８，
２０のイオン注入により生じた結晶欠陥が、一部分のみ
取除かれるように選択される。これは、約１５分乃至３
０分間の約８００℃乃至８７５℃での低温炉アニールの
使用や、約２秒乃至２０秒の間に約９００℃乃至１００
０℃に基板１２の温度を上げるためのＥビーム，レーザ
ー，又はストロボを利用する瞬間的なアニール工程など
を含む多種多様の方法で成し遂げられることができる。
ル工程ステップにかけられる。このアニールが行なわれ
る温度及び時間は、上記ソース及びドレイン領域１８，
２０のイオン注入により生じた結晶欠陥が、一部分のみ
取除かれるように選択される。これは、約１５分乃至３
０分間の約８００℃乃至８７５℃での低温炉アニールの
使用や、約２秒乃至２０秒の間に約９００℃乃至１００
０℃に基板１２の温度を上げるためのＥビーム，レーザ
ー，又はストロボを利用する瞬間的なアニール工程など
を含む多種多様の方法で成し遂げられることができる。
上記ＣＭＯＳ ＦＥＴ６は、上記ソース及びドレイン領
域１８，２０，２２，２４の表面部を露出し、上記ソー
ス及びドレイン・コンタクト４０，４２，４４を与え
て、前述の出願に一致する第１図に示された構造を最終
的に得ることにより仕上げられることが好ましい。
域１８，２０，２２，２４の表面部を露出し、上記ソー
ス及びドレイン・コンタクト４０，４２，４４を与え
て、前述の出願に一致する第１図に示された構造を最終
的に得ることにより仕上げられることが好ましい。
本発明は、上記縦形バイポーラ・トランジスタ５０の電
流利得を実質的に減じて、上記寄生バイポーラ・トラン
ジスタ５０，５２の両方の電流利得積βｐを約１以下に
減じ、それによって、耐ラッチ・アップ性を保証するよ
うに動作する。上記縦形バイポーラ・トランジスタ５０
の電流利得は、上記ウェル領域１４へ及びそれを通って
上記ソース領域１８からの電子の注入効率に直接的に依
存するものである。ここで、上記縦形バイポーラ・トラ
ンジスタ５は少数キャリア・デバイスであり、電子はＮ
ＰＮバイポーラ構造の少数キャリアである。前述したよ
うに、本発明は、その不完全なアニールの結果として、
上記ソース領域１８に関して欠陥を残したままとする。
これらの残余欠陥の正確な分布が知られていないとはい
え、この欠陥の大部分は、上記ソース領域１８（及びド
レイン領域２０）の最も深い部分、及びそのすぐ下のＰ
ウェル１４の部分に存在している。動作に於いては、こ
れらの残余欠陥は、少数電荷キャリア再結合センターと
して働き、それによって上記Ｐウェル１４への少数キャ
リア注入効率を効果的に減ずる。
流利得を実質的に減じて、上記寄生バイポーラ・トラン
ジスタ５０，５２の両方の電流利得積βｐを約１以下に
減じ、それによって、耐ラッチ・アップ性を保証するよ
うに動作する。上記縦形バイポーラ・トランジスタ５０
の電流利得は、上記ウェル領域１４へ及びそれを通って
上記ソース領域１８からの電子の注入効率に直接的に依
存するものである。ここで、上記縦形バイポーラ・トラ
ンジスタ５は少数キャリア・デバイスであり、電子はＮ
ＰＮバイポーラ構造の少数キャリアである。前述したよ
うに、本発明は、その不完全なアニールの結果として、
上記ソース領域１８に関して欠陥を残したままとする。
これらの残余欠陥の正確な分布が知られていないとはい
え、この欠陥の大部分は、上記ソース領域１８（及びド
レイン領域２０）の最も深い部分、及びそのすぐ下のＰ
ウェル１４の部分に存在している。動作に於いては、こ
れらの残余欠陥は、少数電荷キャリア再結合センターと
して働き、それによって上記Ｐウェル１４への少数キャ
リア注入効率を効果的に減ずる。
上記ソース及びドレイン１８，２０注入の間、ゲート３
４の存在のために、上記Ｎ−ＦＥＴデバイス８のゲート
３４の下にあるチャネル領域内には、上記残余欠陥が生
得的に存在しないということに注意されたい。さらに、
最も高い密度の欠陥は初めは上記ソース及びドレイン領
域１８，２０の表面に存在するものではあるが、上記不
完全なアニールが、それらの表面結晶欠陥を取除くとい
う最大の効果を有している。従って、残余表面欠陥の大
部分はなくなる。また、主たるキャリア・デバイスとし
てのＮチャネネルＦＥＴトランジスタ８は、バイポーラ
・トランジスタよりも残余欠陥の存在に敏感ではない。
それ故に、上記ＮチャネルＦＥＴデバイス８の電気的な
動作は、本発明に従って導かれる残余欠陥によっては、
完全にではないとしても、実質上影響を受けない。
４の存在のために、上記Ｎ−ＦＥＴデバイス８のゲート
３４の下にあるチャネル領域内には、上記残余欠陥が生
得的に存在しないということに注意されたい。さらに、
最も高い密度の欠陥は初めは上記ソース及びドレイン領
域１８，２０の表面に存在するものではあるが、上記不
完全なアニールが、それらの表面結晶欠陥を取除くとい
う最大の効果を有している。従って、残余表面欠陥の大
部分はなくなる。また、主たるキャリア・デバイスとし
てのＮチャネネルＦＥＴトランジスタ８は、バイポーラ
・トランジスタよりも残余欠陥の存在に敏感ではない。
それ故に、上記ＮチャネルＦＥＴデバイス８の電気的な
動作は、本発明に従って導かれる残余欠陥によっては、
完全にではないとしても、実質上影響を受けない。
上記Ｐウェル領域の多重レトログレード・ドーピング・
プロファイルは、いくつかの進路でそれを通る少数キャ
リアの運搬効率を減ずるように働く。上記少数キャリア
運搬効率は、上記ドーピンク・プロファイルのレトログ
レード・ピークのそれぞれに関する電場により直接減ぜ
られる。好ましい二重レトログレード・ドピング・プロ
ファイルに関して第２図にグラフ的に示されたように、
電場Ｅ１は、最も浅いレトログレード・ピークと関連し
ている。この電場Ｅ１の極性は、ＮＰＮ寄生バイポーラ
・トランジスタ５０の場合には、基板１２に正である。
上記電場Ｅ１は、位置的に一様でない（レトログレー
ド）ドーピング・プロファイルの結果と発生する局部空
間電荷差の固有の結果である。よって、第２の電場Ｅ２
は、上記ドーピング・プロファイルの第２のレトログレ
ード・ピークに関連している。勿論、付加の電場は、多
重レトログレード・プロファイルＰウェルの別のレトロ
グレード・ピークそれぞれに関連している。
プロファイルは、いくつかの進路でそれを通る少数キャ
リアの運搬効率を減ずるように働く。上記少数キャリア
運搬効率は、上記ドーピンク・プロファイルのレトログ
レード・ピークのそれぞれに関する電場により直接減ぜ
られる。好ましい二重レトログレード・ドピング・プロ
ファイルに関して第２図にグラフ的に示されたように、
電場Ｅ１は、最も浅いレトログレード・ピークと関連し
ている。この電場Ｅ１の極性は、ＮＰＮ寄生バイポーラ
・トランジスタ５０の場合には、基板１２に正である。
上記電場Ｅ１は、位置的に一様でない（レトログレー
ド）ドーピング・プロファイルの結果と発生する局部空
間電荷差の固有の結果である。よって、第２の電場Ｅ２
は、上記ドーピング・プロファイルの第２のレトログレ
ード・ピークに関連している。勿論、付加の電場は、多
重レトログレード・プロファイルＰウェルの別のレトロ
グレード・ピークそれぞれに関連している。
多数電場の存在のため、必須のウェル領域を通るキャリ
アの運搬は、それぞれの場が遭遇されるから、逐次遅ら
せられる。それ故に、上記少数キャリア（縦形ＮＰＮ寄
生トランジスタの場合にあっては電子）が再び結合する
見込みは、電場の数と強度の増大に比例して増大され
る。さらに、少数電荷キャリア電子が再び結合する機会
は、上記Ｐウェル１４のドーピング密度プロファイルの
レトログレード・ピークの数を増大することにより提供
されるウェル深さの増大と同様に、比較的高い平均ドー
ピング密度によって増大される。明らかであるべきであ
るように、この効果が上記Ｐウェル１４を通る少数電荷
キャリア運搬効率を実質的に減じるように、これらの効
果は累積する。
アの運搬は、それぞれの場が遭遇されるから、逐次遅ら
せられる。それ故に、上記少数キャリア（縦形ＮＰＮ寄
生トランジスタの場合にあっては電子）が再び結合する
見込みは、電場の数と強度の増大に比例して増大され
る。さらに、少数電荷キャリア電子が再び結合する機会
は、上記Ｐウェル１４のドーピング密度プロファイルの
レトログレード・ピークの数を増大することにより提供
されるウェル深さの増大と同様に、比較的高い平均ドー
ピング密度によって増大される。明らかであるべきであ
るように、この効果が上記Ｐウェル１４を通る少数電荷
キャリア運搬効率を実質的に減じるように、これらの効
果は累積する。
発明者により、第１図及び第２図に示された二重レトロ
グレード・ドーピング密度プロファイルを有するＣＭＯ
Ｓ ＦＥＴデバイスが、本発明に従って製造された。Ｐ
ウェルは、それぞれ約１×１０13ｃｍ-2の線量で、約１
２０ｋｅＶでの１回目と、約３４０ｋｅＶでの２回目と
の２回の連続的なイオン注入により提供された。４００
Åの薄さのシリコン酸化物ゲート酸化膜層とドープド・
ポリシリコン・ゲートの形成に従って、次に、５×１０
15ｃｍ-2の線量で８０ｋｅＶと１５０ｋｅＶで砒素が注
入されて、上記ＮチャネルＦＥＴデバイスのソース及び
ドレイン領域を形成した。次に、瞬間的なアニールが、
上記デバイス基板を素早くラスタ・スキャンすることに
より行なわれ、それによって約１０秒間約１０００℃に
基板を暖めた。第１図に示されたように仕上げられた構
造を得るためのデバイスの他の全ての工程は、前述され
たそれに従って行なわれた。
グレード・ドーピング密度プロファイルを有するＣＭＯ
Ｓ ＦＥＴデバイスが、本発明に従って製造された。Ｐ
ウェルは、それぞれ約１×１０13ｃｍ-2の線量で、約１
２０ｋｅＶでの１回目と、約３４０ｋｅＶでの２回目と
の２回の連続的なイオン注入により提供された。４００
Åの薄さのシリコン酸化物ゲート酸化膜層とドープド・
ポリシリコン・ゲートの形成に従って、次に、５×１０
15ｃｍ-2の線量で８０ｋｅＶと１５０ｋｅＶで砒素が注
入されて、上記ＮチャネルＦＥＴデバイスのソース及び
ドレイン領域を形成した。次に、瞬間的なアニールが、
上記デバイス基板を素早くラスタ・スキャンすることに
より行なわれ、それによって約１０秒間約１０００℃に
基板を暖めた。第１図に示されたように仕上げられた構
造を得るためのデバイスの他の全ての工程は、前述され
たそれに従って行なわれた。
こうして作成されたデバイスは、基板表面下に、約１．
１μｍのＰウェル深さと、約０．２μｍのソース及びド
レイン領域深さと、約０．４μｍと０．７μｍにレトロ
グレード・ピークとを有している。Ｐ＋ソース領域２２
間の間隔は、その最も近いところで、上記Ｐウェル１４
から互いに間隔を置いて、約２μｍである。レトログレ
ード・ピークのそれぞれに関する電場は、Ｅ１＝７００
Ｖ／ｃｍ且つＥ２＝３５０Ｖ／ｃｍとして概算される。
１μｍのＰウェル深さと、約０．２μｍのソース及びド
レイン領域深さと、約０．４μｍと０．７μｍにレトロ
グレード・ピークとを有している。Ｐ＋ソース領域２２
間の間隔は、その最も近いところで、上記Ｐウェル１４
から互いに間隔を置いて、約２μｍである。レトログレ
ード・ピークのそれぞれに関する電場は、Ｅ１＝７００
Ｖ／ｃｍ且つＥ２＝３５０Ｖ／ｃｍとして概算される。
このデバイスの検査に於いて、ＰＮＰ横形バイポーラ寄
生トランジスタの電流利得は、約０．１乃至０．２にな
ると測定された。縦形ＮＰＮ寄生バイポーラ・トランジ
スタの電流利得は、約２．５になると測定された。それ
故に、デバイスの電流利得積は、約０．２５乃至０．５
の間にあり、よってラッチ・アップに本質的に耐性を有
する。
生トランジスタの電流利得は、約０．１乃至０．２にな
ると測定された。縦形ＮＰＮ寄生バイポーラ・トランジ
スタの電流利得は、約２．５になると測定された。それ
故に、デバイスの電流利得積は、約０．２５乃至０．５
の間にあり、よってラッチ・アップに本質的に耐性を有
する。
以上のように、ラッチ・アップに対して本質的に耐性の
ある高密度ＣＭＯＳ ＦＥＴ構造が、述べられている。
さらに、上記構造を提供する方法、即ち必須のウェル領
域ソース及びドレイン領域がイオン注入されるクラスを
特徴とする高密度ＣＭＯＳ ＦＥＴ製造工程の広い変化
に適用できる方法もまた、述べられている。
ある高密度ＣＭＯＳ ＦＥＴ構造が、述べられている。
さらに、上記構造を提供する方法、即ち必須のウェル領
域ソース及びドレイン領域がイオン注入されるクラスを
特徴とする高密度ＣＭＯＳ ＦＥＴ製造工程の広い変化
に適用できる方法もまた、述べられている。
勿論、本発明の多くの変更修正が、前述の教えに鑑みて
可能である。特に、それぞれガリウム砒素やサファイア
上のシリコンのような異なった基板物質や基板構造を利
用するような修正が、予期される。イオン・チャネリン
グの使用や、上記必須のウェル領域とソース及びドレイ
ン領域を注入する集中されたイオン・ビーム注入技術の
ような、本発明と一致した構造を製造する方法の変更も
また、予期される。基板がＰ型導電率を持ち、且つ必須
のウェル領域がＮ型導電率を持つ本発明の実施例もまた
予期される。ゆえに、本発明は上記実施例に限定される
ものではない。
可能である。特に、それぞれガリウム砒素やサファイア
上のシリコンのような異なった基板物質や基板構造を利
用するような修正が、予期される。イオン・チャネリン
グの使用や、上記必須のウェル領域とソース及びドレイ
ン領域を注入する集中されたイオン・ビーム注入技術の
ような、本発明と一致した構造を製造する方法の変更も
また、予期される。基板がＰ型導電率を持ち、且つ必須
のウェル領域がＮ型導電率を持つ本発明の実施例もまた
予期される。ゆえに、本発明は上記実施例に限定される
ものではない。
［発明の効果］ 以上詳述したように、本発明によれば、耐ラッチ・アッ
プ性を有するＣＯＭＳ ＦＥＴ及びその製造方法を提供
することができる。
プ性を有するＣＯＭＳ ＦＥＴ及びその製造方法を提供
することができる。
図面の簡単な説明 第１図は寄生バイポーラ・トランジスタ対及びそれらの
相互連結の回路図が上書きされている本発明の一実施例
のＣＭＯＳ ＦＥＴの構造を示す断面図であり、第２図
は本発明の一実施例に於ける二重レトログレード・ウェ
ルのソース又はドレイン領域、ウェル領域、及び基板を
通して取られたドーピング密度プロファイルのグラフで
ある。
相互連結の回路図が上書きされている本発明の一実施例
のＣＭＯＳ ＦＥＴの構造を示す断面図であり、第２図
は本発明の一実施例に於ける二重レトログレード・ウェ
ルのソース又はドレイン領域、ウェル領域、及び基板を
通して取られたドーピング密度プロファイルのグラフで
ある。
６……ＣＭＯＳ ＦＥＴ構造、８……Ｎチャネル・アク
ティブ・デバイス、１０……Ｐチャネル・アクティブ・
デバイス、１２……半導体基板、１４，１６……ウェ
ル、１８，２４……ソース領域、２０，２２……ドレイ
ン領域、２６，２８……チャネル・ストップ、３２，３
６……ゲート酸化膜層、３４，３８……ゲート、４０，
４２……ソース領域コンタクト、４４……共通ドレイン
・コンタクト、４６……電気的相互連結、５０……縦形
寄生バイポーラ・トランジスタ、５２……横形寄生バイ
ポーラ・トランジスタ、５４，５６……伝導経路。
ティブ・デバイス、１０……Ｐチャネル・アクティブ・
デバイス、１２……半導体基板、１４，１６……ウェ
ル、１８，２４……ソース領域、２０，２２……ドレイ
ン領域、２６，２８……チャネル・ストップ、３２，３
６……ゲート酸化膜層、３４，３８……ゲート、４０，
４２……ソース領域コンタクト、４４……共通ドレイン
・コンタクト、４６……電気的相互連結、５０……縦形
寄生バイポーラ・トランジスタ、５２……横形寄生バイ
ポーラ・トランジスタ、５４，５６……伝導経路。
Claims (14)
- 【請求項１】基板と、 前記基板表面内及び該表面に隣接して形成され、それぞ
れ同導電型の不純物により形成される少なくとも２つの
レトログレード・ピークを持った多重レトログレード・
ドーピング密度プロファイルを有するウェル領域と、 前記基板表面に隣接して前記ウェル領域内に形成された
ソース及びドレイン領域と、 を具備し、 前記ソース及びドレイン領域は、前記ウェル領域内の平
均より高い残余欠陥の密度を有し、 前記欠陥は、前記ソース及びドレイン領域の最深部分
と、それらのすぐ下にある前記ウェル領域の部分とにあ
り、 前記多重レトログレード・ドーピング密度プロファイル
は、前記レトログレード・ピークが前記ソース及びドレ
イン領域よりも深い位置となるように、前記ソース及び
ドレイン領域の下の前記ウェルのほぼ全深にわたって基
板表面から基板中へ垂直に延びていることを特徴とする
ＣＭＯＳ ＦＥＴ。 - 【請求項２】前記残余欠陥は、前記ＣＭＯＳ ＦＥＴの
動作が実質上影響を受けないように、前記ソース及びド
レイン領域と、それらのすぐ下にある前記ウェル領域の
部分とにのみ実質上存在することを特徴とする特許請求
の範囲第１項に記載のＣＭＯＳ ＦＥＴ。 - 【請求項３】前記ウェル領域の深さと前記ウェル領域の
平均ドーピング密度の積は、ほぼ１．０×１０13ｃｍ-2
より大きく、前記ウェル領域の深さは、ほぼ３．０μｍ
より小さいことを特徴とする特許請求の範囲第２項に記
載のＣＭＯＳ ＦＥＴ。 - 【請求項４】前記ウェル領域の多重レトログレード・ド
ーピング密度プロファイルのそれぞれのレトログレード
・ピークのため、前記ウェル領域に誘導される総電場強
度はそれぞれ、ほぼ８００Ｖ／ｃｍより大きいことを特
徴とする特許請求の範囲第３項に記載のＣＭＯＳ ＦＥ
Ｔ。 - 【請求項５】それぞれ第１及び第２導電型のアクティブ
・チャネルを有し，前記第１導電型の基板の表面に形成
された少なくとも第１及び第２のアクティブ・デバイス
を含むＣＭＯＳ ＦＥＴであって、前記第１のアクティ
ブ・デバイスは前記第２導電型のウェル領域の表面にさ
らに形成されており、前記第１及び第２のアクティブ・
デバイスは前記第１のアクティブ・デバイスに関して形
成される縦形パラスティック・バイポーラ・トランジス
タにより及び利得帰還ループの前記第２のアクティブ・
デバイスに関して形成される横形パラスティック・バイ
ポーラ・トランジスタにより電気的に結合されているＣ
ＭＯＳ ＦＥＴに於いて、 それぞれ同導電型の不純物により形成され、ソース及び
ドレイン領域よりも深い位置に少なくとも２個のレトロ
グレード・ピークを有する多重レトログレード・ドーパ
ント・プロファイルを有する前記ウェル領域と、 前記第１のアクティブ・デバイスの前記ソース及びドレ
イン領域の最深部分中に、及び前記帰還ループの利得が
実質上減ぜられるような前記第１のアクティブ・デバイ
スの前記ソース及びドレイン領域のすぐ下にある前記ウ
ェル領域のその部分中に分布された、電荷キャリア再結
合センターとして働く残余欠陥と、 を具備することを特徴とするＣＭＯＳ ＦＥＴ。 - 【請求項６】上記多重レトログレード・ドーパント・プ
ロファイルのそれぞれのレトログレード・ピーク及び前
記残余欠陥の密度のため、電場の累積強度は、前記帰還
ループの利得をほぼ１以下に減ずるように選択された値
を有することを特徴とする特許請求の範囲第５項に記載
のＣＭＯＳ ＦＥＴ。 - 【請求項７】前記ウェル領域の前記多重レトログレード
・ドーパント・プロファイルは、二重レトログレード・
ドーパント・プロファイルを含むことをさらに特徴とす
る特許請求の範囲第６項に記載のＣＭＯＳ ＦＥＴ。 - 【請求項８】基板の表面への耐ラッチ・アップ性を有す
るＣＭＯＳ ＦＥＴの製造方法に於いて、 異なった注入エネルギーで前記基板表面中に少なくとも
２回ウェル不純物イオン注入を行なって、ソース及びド
レイン領域の下のウェルのほぼ全深にわたって前記基板
表面から前記基板中に垂直に延びているキャリア濃度プ
ロファイルに於いてそれぞれ同導電型の不純物により形
成される少なくとも２個の分離した別々のレトログレー
ド・ピークを有するウェル領域を前記基板中に提供する
第１のイオン注入ステップと、 前記レトログレード・ピークが前記ソース及びドレイン
領域よりも深い位置となるように、前記基板表面中にソ
ース及びドレイン不純物のイオン注入を行って、前記ウ
ェル領域に前記ソース及びドレイン領域を提供する第２
のイオン注入ステップと、 前記ウェル，ソース及びドレイン領域の不完全なアニー
ルを行なって、前記ソース及びドレイン領域の最深部分
と、前記ウェルのソース及びドレイン領域のそれぞれす
ぐ下にある部分とに、残余結晶欠陥の実質的な密度を残
すアニールステップと、 を具備することを特徴とするＣＭＯＳ ＦＥＴの製造方
法。 - 【請求項９】前記不完全なアニールは、ほぼ２秒乃至２
０秒間、ほぼ９００℃乃至１０００℃の温度範囲内に前
記基板を暖めるステップを含むことを特徴とする特許請
求の範囲第８項に記載のＣＭＯＳ ＦＥＴの製造方法。 - 【請求項１０】前記不完全なアニールは、ほぼ１５秒乃
至３０秒間、ほぼ８００℃乃至８７５℃の温度範囲内に
前記基板を暖めるステップを含むことを特徴とする特許
請求の範囲第８項に記載のＣＭＯＳ ＦＥＴの製造方
法。 - 【請求項１１】前記暖めステップは、ほぼ１０秒間、ほ
ぼ１０００℃の温度で行なわれることを特徴とする特許
請求の範囲第９項に記載のＣＭＯＳ ＦＥＴの製造方
法。 - 【請求項１２】前記第１のイオン注入ステップに於ける
複数回のウェル不純物イオン注入は、ほぼ１００ｋｅＶ
乃至２００ｋｅＶの注入エネルギー範囲内で行なわれる
浅い注入と、ほぼ３４０ｋｅＶ乃至５００ｋｅＶの注入
エネルギー範囲内で行なわれる比較的深い注入との少な
くとも２回の注入を含むことを特徴とする特許請求の範
囲第８項に記載のＣＭＯＳ ＦＥＴの製造方法。 - 【請求項１３】前記基板はシリコンであり、 前記第１のイオン注入ステップに於ける複数回のウェル
不純物注入は、それぞれ燐イオンの注入から成ることを
特徴とする特許請求の範囲第８項に記載のＣＭＯＳ Ｆ
ＥＴの製造方法。 - 【請求項１４】前記基板はシリコンであり、 前記第１のイオン注入ステップに於ける複数回のウェル
不純物注入は、それぞれホウ素イオンのほぼ１×１０13
ｃｍ-2の線量を提供する、ほぼ１２０ｋｅＶで行なわれ
る第１の注入と、ほぼ３４０ｋｅＶで行なわれる第２の
注入との２回の注入から成ることを特徴とする特許請求
の範囲第１２項に記載のＣＭＯＳ ＦＥＴの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/531,546 US4633289A (en) | 1983-09-12 | 1983-09-12 | Latch-up immune, multiple retrograde well high density CMOS FET |
| US531546 | 1983-09-12 | ||
| PCT/US1983/001958 WO1985001391A1 (en) | 1983-09-12 | 1983-12-12 | Latch-up immune, multiple retrograde well high density cmos fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60502178A JPS60502178A (ja) | 1985-12-12 |
| JPH0628298B2 true JPH0628298B2 (ja) | 1994-04-13 |
Family
ID=24118078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59500531A Expired - Lifetime JPH0628298B2 (ja) | 1983-09-12 | 1983-12-12 | Ｃｍｏｓ ｆｅｔ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4633289A (ja) |
| EP (1) | EP0157779B1 (ja) |
| JP (1) | JPH0628298B2 (ja) |
| KR (1) | KR930004343B1 (ja) |
| DE (1) | DE3376782D1 (ja) |
| IL (1) | IL72337A (ja) |
| WO (1) | WO1985001391A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5247199A (en) * | 1986-01-15 | 1993-09-21 | Harris Corporation | Process for forming twin well CMOS integrated circuits |
| WO1987005443A1 (en) * | 1986-03-04 | 1987-09-11 | Motorola, Inc. | High/low doping profile for twin well process |
| US4829359A (en) * | 1987-05-29 | 1989-05-09 | Harris Corp. | CMOS device having reduced spacing between N and P channel |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH05198666A (ja) * | 1991-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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- 1983-12-12 EP EP84900432A patent/EP0157779B1/en not_active Expired
- 1983-12-12 WO PCT/US1983/001958 patent/WO1985001391A1/en not_active Ceased
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-
1984
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