JPH0428149B2 - - Google Patents
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- JPH0428149B2 JPH0428149B2 JP60252720A JP25272085A JPH0428149B2 JP H0428149 B2 JPH0428149 B2 JP H0428149B2 JP 60252720 A JP60252720 A JP 60252720A JP 25272085 A JP25272085 A JP 25272085A JP H0428149 B2 JPH0428149 B2 JP H0428149B2
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- JP
- Japan
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- impurity
- semiconductor device
- layer
- drain
- pair
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、改良された電界効果型半導体装置に
関し、特に高集積化された電界効果型半導体装置
に関するものである。
関し、特に高集積化された電界効果型半導体装置
に関するものである。
電界効果型半導体装置（以下、FETと略記）
の性能の向上を図るには、チヤネル長を短かくす
ることが効果的である。しかし、短チヤネル化に
伴い、パンチスルー現象と呼ばれる望ましくない
現象が生ずる。これについて、以下、MOS型半
導体装置を用いて説明する。
の性能の向上を図るには、チヤネル長を短かくす
ることが効果的である。しかし、短チヤネル化に
伴い、パンチスルー現象と呼ばれる望ましくない
現象が生ずる。これについて、以下、MOS型半
導体装置を用いて説明する。
従来のMOS型半導体装置は第１図に示すよう
に半導体基板１と、この基板１に形成されたソー
ス・ドレイン拡散領域２，２′と、前記基板１上
に形成されたゲート絶縁膜３と、このゲート絶縁
膜３上に設けられたゲート電極４とを具備した構
造になつている。このような構造は例えば、特公
昭45−12097号公報等に開示されている。
に半導体基板１と、この基板１に形成されたソー
ス・ドレイン拡散領域２，２′と、前記基板１上
に形成されたゲート絶縁膜３と、このゲート絶縁
膜３上に設けられたゲート電極４とを具備した構
造になつている。このような構造は例えば、特公
昭45−12097号公報等に開示されている。
このMOS型半導体装置特に高集積化を目的と
する短チヤネルのMOSFETにおいては、印加さ
れたドレイン電圧VDDによつて起こるソース・ド
レイン間のパンチスルー現象のため、サブスレシ
ヨールド領域におけるドレイン電流−ゲート電圧
特性が悪化する。即ち短チヤネルMOS型半導体
装置では、長チヤネルMOS型半導体装置に比べ
て、ソース・ドレイン間にパンチスルー電流が流
れてドレイン電流が完全にピンチ・オフしないと
いう好ましくない特性である。例えばダイナミツ
クRAMのような集積回路においては、情報とし
て蓄積された電荷がパンチスルー電流によつて漏
れてしまうのである。
する短チヤネルのMOSFETにおいては、印加さ
れたドレイン電圧VDDによつて起こるソース・ド
レイン間のパンチスルー現象のため、サブスレシ
ヨールド領域におけるドレイン電流−ゲート電圧
特性が悪化する。即ち短チヤネルMOS型半導体
装置では、長チヤネルMOS型半導体装置に比べ
て、ソース・ドレイン間にパンチスルー電流が流
れてドレイン電流が完全にピンチ・オフしないと
いう好ましくない特性である。例えばダイナミツ
クRAMのような集積回路においては、情報とし
て蓄積された電荷がパンチスルー電流によつて漏
れてしまうのである。
こうした現象はMOS型半導体装置
（MOSFET）にかかわらず、接合ゲート型半導
体装置や、金属−半導体接触ゲート型半導体装置
等、広くみられる現象である。
体装置や、金属−半導体接触ゲート型半導体装置
等、広くみられる現象である。
本発明は、かかるパンチスルー電流を押え、短
チヤネル電界効果型半導体装置に良好な動作を行
えるよう改良を加えた構造を提案するものであ
る。
チヤネル電界効果型半導体装置に良好な動作を行
えるよう改良を加えた構造を提案するものであ
る。
従来のMOS型半導体装置として、ゲート絶縁
膜と基板との界面に基板と同型の不純物をもつ高
濃度層を形成した構造のものが知られている。し
かし、このような構造にあつては、その高濃度層
より深い所でパンチスルー電流が流れるため、前
記サブスレシヨールド領域特性が全く改善されず
効果がない。さらにこの構造では、高濃度層のた
めにスレシヨールド電圧（VT）が高くなりすぎ
るし、その高濃度層のゆらぎによるVTの変動が
著しい欠点がある。
膜と基板との界面に基板と同型の不純物をもつ高
濃度層を形成した構造のものが知られている。し
かし、このような構造にあつては、その高濃度層
より深い所でパンチスルー電流が流れるため、前
記サブスレシヨールド領域特性が全く改善されず
効果がない。さらにこの構造では、高濃度層のた
めにスレシヨールド電圧（VT）が高くなりすぎ
るし、その高濃度層のゆらぎによるVTの変動が
著しい欠点がある。
本発明の半導体装置は、２以上のオーミツク性
電極と、制御性電極とを有する半導体装置であつ
て、上記半導体装置の基体内部に、上記基体の不
純物濃度よりも高濃度であつて互いに導電型が異
なる第１および第２の不純物薄層を具備すること
を特徴とする。より具体的には、半導体基板の不
純物濃度を著しく低くし、不純物濃度分布による
ゆらぎをなくし、さらにパンチスルー電流が流れ
る原因となるキヤリア分布の空間的広がりを押え
るため、基体と絶縁膜との界面に非常に近い位置
にソース（あるいはドレイン）不純物と同一導電
型の不純物を高濃度に含む厚さの薄い層（以下第
一層）を形成し、さらに、いわゆるドレイン空乏
層の空間的広がりを押える為、ソース（あるいは
ドレイン）不純物と反対導電型の不純物薄層（以
下第二層）を、ポテンシアル線の広がり易い位置
に１層又は複数層具備させることにより、パンチ
スルーを押え良好な特性を示す短チヤネル電界効
果型半導体装置を提供するものである。
電極と、制御性電極とを有する半導体装置であつ
て、上記半導体装置の基体内部に、上記基体の不
純物濃度よりも高濃度であつて互いに導電型が異
なる第１および第２の不純物薄層を具備すること
を特徴とする。より具体的には、半導体基板の不
純物濃度を著しく低くし、不純物濃度分布による
ゆらぎをなくし、さらにパンチスルー電流が流れ
る原因となるキヤリア分布の空間的広がりを押え
るため、基体と絶縁膜との界面に非常に近い位置
にソース（あるいはドレイン）不純物と同一導電
型の不純物を高濃度に含む厚さの薄い層（以下第
一層）を形成し、さらに、いわゆるドレイン空乏
層の空間的広がりを押える為、ソース（あるいは
ドレイン）不純物と反対導電型の不純物薄層（以
下第二層）を、ポテンシアル線の広がり易い位置
に１層又は複数層具備させることにより、パンチ
スルーを押え良好な特性を示す短チヤネル電界効
果型半導体装置を提供するものである。
短チヤネルMOS型半導体装置において、パン
チスルー電流が流れるのは、ドレイン空乏層がソ
ース側へ向つてのび、ドレイン空乏層とソース空
乏層が直接影響し合う為である。こうした様子を
計算機シミユレーシヨンを使つて明らかにしたの
が、第２図である。図では、ドレイン２′をとり
かこむ様につつんでいる等ポテンシアル線５がソ
ース側へ向つてふくらみ、又、通常のパンチスル
ーしていない状態で基体と絶縁膜の界面近傍を流
れる電流６が、界面から離れ、基体深さ方向に広
がりをましている。こうした電流分布の空間的広
がりは、チヤネル長を短かくすればする程著し
く、従つて、大きなパンチスルー電流が流れる。
チスルー電流が流れるのは、ドレイン空乏層がソ
ース側へ向つてのび、ドレイン空乏層とソース空
乏層が直接影響し合う為である。こうした様子を
計算機シミユレーシヨンを使つて明らかにしたの
が、第２図である。図では、ドレイン２′をとり
かこむ様につつんでいる等ポテンシアル線５がソ
ース側へ向つてふくらみ、又、通常のパンチスル
ーしていない状態で基体と絶縁膜の界面近傍を流
れる電流６が、界面から離れ、基体深さ方向に広
がりをましている。こうした電流分布の空間的広
がりは、チヤネル長を短かくすればする程著し
く、従つて、大きなパンチスルー電流が流れる。
本発明では、パンチスルーを押える為、２つの
重要な概念を明確にしている。その１は、第２図
に示されるような電流分布の空間的広がりを押
え、１次元的な電流分布を実現することが重要な
点。
重要な概念を明確にしている。その１は、第２図
に示されるような電流分布の空間的広がりを押
え、１次元的な電流分布を実現することが重要な
点。
第２は、等ポテンシアル線のふくらみが、ソー
ス側へ向つてのびて行くことを押さえること。即
ちドレイン電界の空間的・電気的遮蔽効果であ
る。
ス側へ向つてのびて行くことを押さえること。即
ちドレイン電界の空間的・電気的遮蔽効果であ
る。
上記第一の概念を実現する一構造に関しては、
本願発明者等による公知例（特開昭53−95571号
公報）等に開示されている。ここには、基板表面
付近に、ソース（またはドレイン）と同一導電型
の不純物の薄層を設ける構造が示されている。
本願発明者等による公知例（特開昭53−95571号
公報）等に開示されている。ここには、基板表面
付近に、ソース（またはドレイン）と同一導電型
の不純物の薄層を設ける構造が示されている。
上記２つの重要な概念を同時に実現する為、半
導体基体に設ける特別の不純物層は、最低、２層
必要となる。即ち、第一層は、界面に非常に近い
位置に、第二層はポテンシアルのふくらみの最も
大きい位置であり、この第二層は、ソース（又は
ドレイン）不純物と反対導電性不純物で形成され
なければならない。しかも、上記２つの概念を効
果的に実現させるには、不純物の濃度は高く、且
つ、寸法的には薄い層を形成させる必要がある。
導体基体に設ける特別の不純物層は、最低、２層
必要となる。即ち、第一層は、界面に非常に近い
位置に、第二層はポテンシアルのふくらみの最も
大きい位置であり、この第二層は、ソース（又は
ドレイン）不純物と反対導電性不純物で形成され
なければならない。しかも、上記２つの概念を効
果的に実現させるには、不純物の濃度は高く、且
つ、寸法的には薄い層を形成させる必要がある。
なお、このようにソース（又はドレイン）不純
物と反対導電型不純物薄層（第二層）を２層ある
いはそれ以上設けると、しきい電圧が高くなりす
ぎる欠点が生ずる。しかし、このしきい電圧の上
昇は、ソース（又はドレイン）不純物と同一導電
型不純物薄層（第一層）を付加することにより、
容易に制御可能である。
物と反対導電型不純物薄層（第二層）を２層ある
いはそれ以上設けると、しきい電圧が高くなりす
ぎる欠点が生ずる。しかし、このしきい電圧の上
昇は、ソース（又はドレイン）不純物と同一導電
型不純物薄層（第一層）を付加することにより、
容易に制御可能である。
第３図に、本発明によるMOS型半導体装置の
素子内部の動作を解析した計算機シミユレーシヨ
ンの１つの結果を示す。図から明らかな如く、電
流分布は界面近傍に限定され、即ち、１次元的分
布となり（上記第一層の効果）、さらにポテンシ
アル分布（等高線表示）も又、ドレイン側でピン
ニング効果の表われていることが示されている
（上記第二層の効果）。
素子内部の動作を解析した計算機シミユレーシヨ
ンの１つの結果を示す。図から明らかな如く、電
流分布は界面近傍に限定され、即ち、１次元的分
布となり（上記第一層の効果）、さらにポテンシ
アル分布（等高線表示）も又、ドレイン側でピン
ニング効果の表われていることが示されている
（上記第二層の効果）。
さらに、計算機シミユレーシヨンにより得られ
たしきい電圧のチヤネル長依存性の結果を第４図
に示す。従来構造MOS型半導体装置４２にくら
べ、本発明による改良型MOS型半導体装置４１
では、しきい電圧変動がサブミクロン領域まで押
えられていることが分る。又、参考資料として、
本発明であげた２つの重要な概念の内、一方、た
とえば、ポテンシアル分布の空間的広がりを押え
ることを欠いた場合、すなわち上記の第一層を有
し、上記の第二層を有しない構造の解析結果４３
を第４図に併記してある。図にみられる如く、２
つの概念を同時に満足させて、はじめて短チヤネ
ルMOS型半導体装置をさらに良好に同作させる
ことが可能となる。
たしきい電圧のチヤネル長依存性の結果を第４図
に示す。従来構造MOS型半導体装置４２にくら
べ、本発明による改良型MOS型半導体装置４１
では、しきい電圧変動がサブミクロン領域まで押
えられていることが分る。又、参考資料として、
本発明であげた２つの重要な概念の内、一方、た
とえば、ポテンシアル分布の空間的広がりを押え
ることを欠いた場合、すなわち上記の第一層を有
し、上記の第二層を有しない構造の解析結果４３
を第４図に併記してある。図にみられる如く、２
つの概念を同時に満足させて、はじめて短チヤネ
ルMOS型半導体装置をさらに良好に同作させる
ことが可能となる。
こうした特別の不純物層による遮蔽効果は、
MOS型のみならずFETデバイス一般に適用でき
ることは言うまでもない。
MOS型のみならずFETデバイス一般に適用でき
ることは言うまでもない。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第５図に示した半導体装置において、比抵抗
20Ω・cm位の低不純物濃度ｐ型（100）シリコン
基板１１に対し、分子線エピタキシアル法を用
い、ボロンが面密度１×1012cm-2ドープされた厚
さのきわめて薄いp+型Si層１２を形成し、続いて
p-型Si１１′を300nmの厚さだけ堆積させる。こ
こで、ボロンを面密度３×1012cm-2ドープして第
２のp+型Si層１３を形成し、再びp-型シリコン
１１″を厚さ15nm堆積した後、ヒ素を面密度２×
1012cm-2ドープしｎ型Si層１４を形成する。さら
にp-型シリコン１１〓を15nm堆積することによ
り、表面よりn+，p+，p+型の３層の薄層を有す
る基板を形成する。なお、１１′，１１″，１１〓
の比抵抗は１１の比抵抗と同程度とした。
20Ω・cm位の低不純物濃度ｐ型（100）シリコン
基板１１に対し、分子線エピタキシアル法を用
い、ボロンが面密度１×1012cm-2ドープされた厚
さのきわめて薄いp+型Si層１２を形成し、続いて
p-型Si１１′を300nmの厚さだけ堆積させる。こ
こで、ボロンを面密度３×1012cm-2ドープして第
２のp+型Si層１３を形成し、再びp-型シリコン
１１″を厚さ15nm堆積した後、ヒ素を面密度２×
1012cm-2ドープしｎ型Si層１４を形成する。さら
にp-型シリコン１１〓を15nm堆積することによ
り、表面よりn+，p+，p+型の３層の薄層を有す
る基板を形成する。なお、１１′，１１″，１１〓
の比抵抗は１１の比抵抗と同程度とした。
これらの作製法で、それぞれの不純物層は厚す
ぎても、薄すぎても効果の薄らぐことが確認され
た。最適設計値は厚みに対して10〜200〓であり、
不純物濃度（単位面積当り）は１×1012cm-2〜１
×1013cm-2の範囲であつた。
ぎても、薄すぎても効果の薄らぐことが確認され
た。最適設計値は厚みに対して10〜200〓であり、
不純物濃度（単位面積当り）は１×1012cm-2〜１
×1013cm-2の範囲であつた。
このようにして作られた基板をもとに、ゲート
酸化膜１５を20nmの厚さに形成し、ゲート電極
１６を形成する。さらに、ゲートをマスクとして
ソース１７，ドレイン１８のN+層を深さ0.3μｍ
にわたり形成することにより、MOS型FETを製
造した。
酸化膜１５を20nmの厚さに形成し、ゲート電極
１６を形成する。さらに、ゲートをマスクとして
ソース１７，ドレイン１８のN+層を深さ0.3μｍ
にわたり形成することにより、MOS型FETを製
造した。
上記半導体装置の電流−電圧特性を第６図に示
す（計算機シミユレーシヨン）。ドレイン電圧が
5Vに至るまで、パンチスルーによるリーク電流
すなわちドレイン電流の増大は、生じていない。
この半導体装置の実効チヤネル長は0.5μｍであつ
た。このように、短チヤネルMOS型半導体装置
において、従来の構造ならばパンチスルーにより
正常な動作を得られなかつたような領域において
さえも、良好な電気的特性を得ることが可能とな
つた。
す（計算機シミユレーシヨン）。ドレイン電圧が
5Vに至るまで、パンチスルーによるリーク電流
すなわちドレイン電流の増大は、生じていない。
この半導体装置の実効チヤネル長は0.5μｍであつ
た。このように、短チヤネルMOS型半導体装置
において、従来の構造ならばパンチスルーにより
正常な動作を得られなかつたような領域において
さえも、良好な電気的特性を得ることが可能とな
つた。
次に、ガリウム・ヒ素半導体装置についても本
発明の有効性を示す。第７図は半絶縁性
（GaAs）基板７１と動作層７３との間に、本発
明で提案している高濃度薄層７２を介在させた
MES型FETの構造を示している。もし、高濃度
薄層７２がないと第２図と同様、等電位線はドレ
イン７６側からソース７４側へ向つて、線分７２
にそつてのびて行き、短チヤネル装置では、パン
チスルーが生ずる。しかしながら、高濃度薄層７
２を具備させることにより、等電位線の伸びをお
さえ、パンチスルーを生ぜしめずにすむことが確
認された。７５はゲートである。
発明の有効性を示す。第７図は半絶縁性
（GaAs）基板７１と動作層７３との間に、本発
明で提案している高濃度薄層７２を介在させた
MES型FETの構造を示している。もし、高濃度
薄層７２がないと第２図と同様、等電位線はドレ
イン７６側からソース７４側へ向つて、線分７２
にそつてのびて行き、短チヤネル装置では、パン
チスルーが生ずる。しかしながら、高濃度薄層７
２を具備させることにより、等電位線の伸びをお
さえ、パンチスルーを生ぜしめずにすむことが確
認された。７５はゲートである。
同様の効果は、半導体装置の基板が１種類の材
料だけでない場合、例えば、バンドギヤツプの異
なる半導体と混在するような場合にも有効である
ことを示す。
料だけでない場合、例えば、バンドギヤツプの異
なる半導体と混在するような場合にも有効である
ことを示す。
第８図は半絶縁性GaAs基板８１の上に、高濃
度GaAs薄層８２，真性GaAs層８３を順次製造
した後、ガリウム・アルミニウム・ヒ素化合物半
導体層８４を設けた構造の半導体装置を、第９図
は第８図のガリウム・アルミニウム・ヒ素化合物
半導体層８４を高濃度薄層９４に形成し、さら
に、真性半導体（GaAs）層９５を形成した構造
を示している。どちらの半導体装置も、高濃度薄
層を介在させたことによる特性の改善を確認でき
た。
度GaAs薄層８２，真性GaAs層８３を順次製造
した後、ガリウム・アルミニウム・ヒ素化合物半
導体層８４を設けた構造の半導体装置を、第９図
は第８図のガリウム・アルミニウム・ヒ素化合物
半導体層８４を高濃度薄層９４に形成し、さら
に、真性半導体（GaAs）層９５を形成した構造
を示している。どちらの半導体装置も、高濃度薄
層を介在させたことによる特性の改善を確認でき
た。
以上説明したごとく本発明によれば、実効ゲー
ト長で1μｍ以下のサブミクロン領域までパンチ
スルーを起こすことなく良好な電気的特性を示す
半導体装置を実現できる。短チヤネル化による半
導体装置の高性能化を実現させるものである。
ト長で1μｍ以下のサブミクロン領域までパンチ
スルーを起こすことなく良好な電気的特性を示す
半導体装置を実現できる。短チヤネル化による半
導体装置の高性能化を実現させるものである。
第１図、第２図は、従来のMOSFETを説明す
る図、第３図，第４図は本発明のMOSFETを説
明する図、第５図、第６図、第７図、第８図、第
９図は本発明の実施例を示す図である。 １１……p-型シリコン基板、１１′，１１″，
１１〓……p-型シリコン層、１２，１３……p+
型シリコン薄層、１４……np+型シリコン薄層。
る図、第３図，第４図は本発明のMOSFETを説
明する図、第５図、第６図、第７図、第８図、第
９図は本発明の実施例を示す図である。 １１……p-型シリコン基板、１１′，１１″，
１１〓……p-型シリコン層、１２，１３……p+
型シリコン薄層、１４……np+型シリコン薄層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に該基体の不純物濃度より高濃
度の一対の不純物領域を有し、 少なくとも該一対の不純物領域で挟まれる領域
上の、上記基体上に、上記一対の不純物領域間に
流れる電流を制御する制御性電極を有してなる半
導体装置において、 上記基体内部の上記制御性電極の下側の位置
に、上記基体の不純物濃度よりも高濃度の、互い
に導電型が異なる第１および第２の不純物薄層を
少なくとも各一層ずつ具備し、 上記第１の不純物薄層は上記不純物領域と同一
導電型に形成され、上記第２の不純物薄層は上記
不純物領域と反対導電型に形成されてなり、 上記第１の不純物薄層が上記第２の不純物薄層
よりも上記制御性電極に近い側に設けられてな
り、 上記第１および第２の不純物薄層の厚さがそれ
ぞれ、10〓以上200〓以下に形成されてなること
を特徴とする半導体装置。 ２ 上記第１および第２の不純物薄層の不純物ド
ーズ量が、１×1012cm-2以上１×1013cm-2以下で
あることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３ 上記半導体装置は、上記一対の不純物領域を
ソースおよびドレインとする、MOS型電界効果
トランジスタを含む半導体装置であることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ４ 上記半導体装置は、上記一対の不純物領域を
ソースおよびドレインとする、接合型電界効果ト
ランジスタを含む半導体装置であることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ５ 上記半導体装置は、上記一対の不純物領域を
ソースおよびドレインとし、上記基体が複数種類
の材料からなるヘテロ接合型電界効果トランジス
タを含む半導体装置であることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252720A JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252720A JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116875A JPS61116875A (ja) | 1986-06-04 |
| JPH0428149B2 true JPH0428149B2 (ja) | 1992-05-13 |
Family
ID=17241319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252720A Granted JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116875A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1985
- 1985-11-13 JP JP60252720A patent/JPS61116875A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116875A (ja) | 1986-06-04 |
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