JPH06283550A - 半導体装置作製方法 - Google Patents

半導体装置作製方法

Info

Publication number
JPH06283550A
JPH06283550A JP17092793A JP17092793A JPH06283550A JP H06283550 A JPH06283550 A JP H06283550A JP 17092793 A JP17092793 A JP 17092793A JP 17092793 A JP17092793 A JP 17092793A JP H06283550 A JPH06283550 A JP H06283550A
Authority
JP
Japan
Prior art keywords
semiconductor
hydrogen
semiconductor device
single crystalline
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP17092793A
Other languages
English (en)
Other versions
JPH07109894B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP5170927A priority Critical patent/JPH07109894B2/ja
Publication of JPH06283550A publication Critical patent/JPH06283550A/ja
Publication of JPH07109894B2 publication Critical patent/JPH07109894B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 絶縁ゲイト型電解効果トランジスタにおい
て、ゲイト絶縁膜と非単結晶半導体チャネル領域の改善
を図る。 【構成】 絶縁ゲイト型電解効果トランジスタを完成あ
るいは大部分完成した後、水素が添加された500℃以
下の雰囲気で、0.1原子%以上の水素でゲイト絶縁膜
及びチャネル領域の不対結合手を中和した後、不対結合
手を中和した水素を急冷により固定する。

Description

【発明の詳細な説明】
【0001】本発明は、絶縁ゲイト型電界効果半導体装
置(以下MIS−FETという)に関する。
【0002】本発明の製法による半導体装置は、非単結
晶半導体をゲイト絶縁層に接するチャネル領域部分に有
する。
【0003】本発明の製造では、絶縁ゲイト型電界効果
トランジスタのゲイト絶縁物下のチャネル領域の少なく
とも一部が、アモルファスまたは多結晶のいわゆる非単
結晶半導体よりなり、かつこの半導体中に水素元素を
0.1モル%(原子%)以上混入せしめる。
【0004】そして、この非単結晶領域で、不対結合手
などによる再結合中心をこの水素により中和しかつ消滅
せしめる。その結果、電子またはホールの移動度をこれ
まで知られている単結晶の場合に等しくまたは概略等し
くさせんとする。
【0005】従来、半導体装置は単結晶の半導体基板に
対しMIS−FETまたはバイポーラ型のトランジス
タ、さらにまたはそれらをキャパシタ、抵抗、ダイオー
ドなどを同一基板に複合化して集積化した装置を製造す
るにとどまっていた。
【0006】このため、アクティブエレメントであるM
IS−FETは必ず単結晶基板に設けられていた。特
に、MIS−FETにおいては、ゲイト以下のチャネル
領域、またバイポーラ、トランジスタにおいてはベー
ス、コレクタはキャリアのライフタイムが微妙に影響を
与えるため、その領域はキャリアである電子またはホー
ルに対する再結合中心が十分小さい濃度の単結晶半導体
が用いられていた。そして、かかる活性領域に単結晶半
導体が用いられない場合、PN接合においても、逆方向
耐圧においてソフト・ブレイクダウンまたはリーク増大
が観察され、それらは格子欠陥その他の格子不整、不対
結合手による再結合中心の存在が悪化の主因であった。
【0007】本発明は、これらの根本原因である再結合
中心の密度を単結晶でない非単結晶(多結晶またはアモ
ルファス)においても十分小さくすることを可能とし、
その結果はじめて完成したものである。
【0008】一般に、単結晶シリコンを用いた半導体装
置を形成するにあたっては、種々の温度における熱処理
を必要とする。例えば、シリコン半導体においては、9
00〜1200℃での不純物の熱拡散、400〜550
℃におけるアルミニウムのコンタクトのアロイ、350
〜900℃における酸化珪素、窒化珪素、シリコンの気
相法(減圧CVD)による被膜作製である。本発明で
は、これらのすべてまたは大部分の熱処理工程を経た装
置として完成または大部分が完成した半導体装置に対
し、水素を化学的に活性または原子状態で添加する。本
発明では、かかる添加作用を総称して誘導キュリング
(induction curing)ともいう。特に、水素(重水素も
含む)を高周波エネルギまたはマイクロ波エネルギによ
り誘導励起して化学的活性状態にし、その雰囲気、特に
10-2mmHg以上の圧力の雰囲気中に半導体装置を5
分〜2時間さらすことにより、この活性状態の元素が半
導体特に非単結晶半導体中の不対結合手と結合し、さら
にまたは不対結合手同士を互いに共有結合せしめ、電気
的に中和することを特徴としている。
【0009】以下に、その実施例に従って本発明を説明
する。
【0010】図1、図2は、本発明に至るMIS型電界
効果半導体の縦断面図である。
【0011】この発明は、シリコン半導体基板1上に2
00オングストローム(以下Aと表す)〜2μの厚さの
酸化珪素または窒化珪素の薄膜2を形成した。このため
に、半導体基板に対し表面より150〜300KeVの
イオン注入法により酸素または窒素を打ち込むことによ
り成就した。これを真空状態または水素雰囲気にて90
0〜1100℃で10〜30分アニールを行った。さら
に、その上面に減圧気相法によりシリコン膜を形成し
た。これは、シラン(SiH4 )、ジクロールシラン
(SiH2 Cl2 )、その他の珪化物を反応性気体とし
て0.1〜10torr(mmHg)の圧力状態にした
上、500〜900℃の温度で行ういわゆる減圧気相法
によった。発熱は1〜10MHzの高周波誘導を用い
た。しかし、抵抗加熱でもよい。この減圧気相法による
半導体膜の形成は、本発明者の出願になる特公昭51−
1389に基づいた。もちろん、室温〜500℃の温度
でグロー放電法またはスパッタ法を利用してもよい。
【0012】こうして、この上面に0.1〜2μの厚さ
のシリコン半導体膜を形成した。この絶縁層2が純粋の
SiO2 またはSi3 4 にあっては多結晶であった
が、この酸素または窒素の量が1018〜1021cm-3
ある場合には、この上に形成される半導体層は非単結晶
を一部に含むエピタキシャル構造であった。本実施例に
おいては、実質的にエピタキシャル構造となっていた。
【0013】しかし、再結合中心をより少なくすること
により、完全結晶とより同等の半導体とすることは極め
て重要である。
【0014】本発明では、かかる再結合中心が多数存在
する半導体膜において、前記再結合中心を、水素を添加
することにより、その数を減らす。
【0015】フィールド絶縁物3を1〜2μの厚さに、
本発明者の出願による特許(特公昭52−20312、
特公昭50−37500)に基づき実施した。この後、
ゲイト絶縁物12を100〜1000Aの厚さに作り、
また、必要に応じてシリコン半導体のコンタクト7を形
成し、その上にセルフアライン方式によりゲイト電極1
1を、減圧CVD法により半導体膜を作った。
【0016】加えて、SiO2 膜のオーバーコート10
を0.5〜2μの厚さに形成した。この時、この上面を
平坦面とするため、SiO2 膜のかわりにPIQなどを
用いてもよい。アルミニウムの電極の穴開け8、さらに
アルミニウムの電極、リード8を形成した。ソース、ド
レイン6はチャネル形成領域4がP型であっては1018
〜1021cm-3のN+ 型の不純物、例えばリン、砒素に
より形成した。ゲイト電極をモリブデン、タングステン
などの金属で行ってもよい。また、1019cm-3以上の
濃度にリンなどを混入して、低抵抗の半導体リードとし
てもよい。この不純物が1019cm-3以上、特に1021
cm-3と多量に混入している場合は、中和の効果がみら
れなかった。他方、チャネル領域は不純物濃度が1014
〜1017cm-3の低濃度であり、極めて敏感である。
【0017】電子またはホールのキャリアは単結晶では
一般的に構造敏感性をもつことが知られていた。しか
し、本発明は、かかる構造敏感性が結晶構造に起因する
のではなく、その中に存在する再結合中心の反応に起因
するものであることを発見した。
【0018】本発明は、その結果、この敏感性を与える
再結合中心を中和消滅させようとしたものである。この
ため、本発明においては、ここに水素を0.1モル%
(原子%)以上、特に5〜20モル%(原子%)添加し
た。その結果、図1の構造ができあがった後、水素の添
加により、キャリアのライフタイムが103 〜105
になった。C−Vダイオード特性で評価してもQssは
約1010cm-2のオーダのほぼ理論通りのC−V特性を
示していた。この水素添加の際に種々の条件を変更した
結果を表1、表2に示す。
【0019】
【表1】
【0020】
【表2】
【0021】なお、上記の処理は基板を水素雰囲気下に
保持した状態で温度を下げて反応管より取り出した場合
の結果である。
【0022】水素気体の化学的励起は以下の方法に従っ
た。すなわち、横型の直径5〜20cm、特に15cm
(高さ2m)の石英管に対し、その外側に高周波誘導炉
をリング状に水冷を可能とした鋼管をスパイラル状に巻
くことにより実施した。使用した高周波の周波数は1〜
20MHzとした。さらに、この外側に抵抗加熱炉をこ
の誘導炉の電磁波に対し直角になるように発熱体を配置
して行った。高周波炉は30〜100kWのものを用い
た。この反応管の中に、図1の半導体装置を形成した基
板、例えばシリコン基板(直径10cm)を5〜50枚
ボートに林立させ得る形で装填した。さらに、これを1
-3mmHgの圧力にまで減圧した。その後、水素を導
入し、常圧付近にまで戻した。さらに今一度、10-2
10-3mmHgにまで真空にし、その後10-1〜10m
mHgとした。反応系は、絶えず一方より水素、ヘリウ
ムを導入し、他方よりロータリーポンプなどにより真空
引きを連続的に行った。
【0023】水素の添加は、抵抗加熱炉により基板を3
00〜500に加熱し、その後誘導炉を電圧励起させ
た。電流励起させる場合は、基板での金属壁または金属
質の部分のみが局部的に加熱されてしまい、好ましくな
かった。このため、反応炉気体の活性化は電圧励起とし
た。さらに、温度が300℃以上であると、水素原子は
自由にこの個体中に侵入型原子(インターステイシャル
アトム)のため動き回ることができる。このため、十分
な平衡状態の濃度にまでこれらの原子を半導体中に添加
できた。
【0024】この後、この温度を室温まで下げた。この
間も反応炉気体の励起を続けていた。すなわち、加熱+
励起を5〜60分、特に30分続け、その後室温での励
起を5〜60分、特に15分行った。加熱温度は、アル
ミニウムなどの比較的低い温度で合金化または溶融する
材料がある場合は、500℃が上限であった。そのた
め、半導体装置が完成した後に水素添加を行うには50
0℃以下にしなければならなかった。それ以外の場合
は、それ以上の温度(600〜1000℃)で処理して
もよいが、しかし、一つの大切なことは、300〜50
0℃の温度領域より高温側では、半導体中の原子との結
合をはずし、H2 として外に遊離されやすくなる。その
結果、水素は膜中に添加されなくなる。このため、高温
における誘導キューリングを行った場合、処理温度を室
温にまで下げても、誘導キューリングのための電気エネ
ルギを加え続ける必要がある。さらに、反応容器内の圧
力は、グロー放電その他の高周波誘導励起または誘導キ
ューリングが可能な範囲で高い方が好ましい。
【0025】すなわち、水素雰囲気下において、基板処
理温度が高い程、水素は膜中を移動しやすく、結果とし
て水素は添加されやすく、かつ膜外へ脱離しやすい。逆
に、基板処理温度が低い程、水素は膜中を移動しにく
く、結果として水素は添加されにくく、かつ膜外へ脱離
しにくい。そのため、水素添加処理は、使用する材料が
溶解しない程度の高温で水素を添加し、水素雰囲気下で
基板温度を早く下げ反応管より基板を取り出すことが好
ましい。
【0026】本発明の効果は10-6〜10-5mmHgで
も観察されたが、添加量を0.1モル%またはそれ以上
とするため0.01mmHg以上、特に0.1〜100
mmHgとした。室温での高周波誘導を行ってもよい。
0.01mmHg以下においては、単結晶中に存在する
低い密度の再結合中心を中和する効果があった。しか
し、その場合、実験的には約1時間以上のキューリング
を必要とした。
【0027】高周波はマイクロ波であってもよい。特
に、周波数が50〜1000MHzであった場合は、反
応管内の圧力が常圧であっても、その効果は著しくあ
り、好ましかった。その場合、反応管は導波管とすると
好ましい。TEMモードを作る時、導波管の大きさは必
然的に決められてしまうため、電子レンジのようにマイ
クロ波をキューリング用オーブン内に輻射して実施する
と好ましい。誘導キューリングを行っている際、反応管
の圧力を昇圧または降圧してもよい。
【0028】高温状態では、外気と半導体中の気相−固
相での平衡状態が大きく、半導体中に多量に添加材を添
加できる。このため、高温にした状態で誘導キューリン
グを行いながら急冷すると、高温状態より徐冷して処理
を終了することに比べて効果が大きかった。例えば50
0℃より室温に急冷すると、徐冷に比べて3〜10倍の
濃度に添加できた。反応性気体は水素のみまたはヘリウ
ムを若干添加したものでもよい。
【0029】しかし、水素は不対結合手と結合するが、
ヘリウムは中途半端な不対結合手を叩いて互いの結合を
促進するため、実際には最初ヘリウムで励起し、その後
水素で行うのが好ましい。すなわち、Heでのキューリ
ングを5〜15分、0.1〜100mmHg、特に10
mmHgで行い、その後、5〜15分、0.01〜10
mmHg、特に0.1mmHgで水素中でのキューリン
グを行った。また、実用的には水素100%または水素
中に5〜30%ヘリウムまたはネオンを混入させて励起
ガスとした。ネオンは励起状態での準安定状態がヘリウ
ムの100〜104 倍あり、キューリング効果が大きか
った。
【0030】本発明を図1、図2のような半導体装置に
実施したが、かかる励起ガスの添加量の検定は、半導体
にかかる気体を混入し、その基板を真空中で加熱し、か
かる気体を放出させてその量を定量化するいわゆるガス
クロマトグラフまたはオージエの分光法により定量化し
た。その場合、励起ガスは0.1モル%(原子%)以
上、特に1〜20モル%(原子%)添加されていること
が判明した。もちろん20モル%(原子%)以上、特に
30〜200モル%を加えることはさらに好ましい。し
かし、一般には飽和傾向が見られた。
【0031】以下の本発明の実施例においても、これま
で記載したと同様の方法によって誘導キューリングを行
った。
【0032】図2は、SOS(シリコン−オン−サファ
イア)の実施例である。アルミナ、サファイア、スピネ
ルなどの基板1上の半導体を0.02〜2μmの厚さに
エピタキシャル成長せしめ、さらにソース5、ドレイン
6、埋置したフィールド絶縁物3、半導体ダイレクトコ
ンタクト7、セルフアラインゲイト電極31、ゲイト絶
縁膜12、CVD SiO2 膜10の実施例である。こ
の場合、基板のアルミナ成分と半導体とが9の部分で接
合し、非単結晶状態を呈してしまう。このため、ソー
ス、ドレインの形成が異常拡散を起こしてしまった。こ
のため、この半導体膜はその厚さを0.01〜0.3μ
mの厚さに作ることがたとえできても、実用上は役立た
なかった。しかし、本発明のように0.01〜0.5μ
mの厚さであっても、これらの半導体デバイスを完成ま
たはほとんど完成させた後、励起処理を行うならば、こ
の不完全層9はその再結合中心が1/100〜1/10
000とその密度が減少し、これまで知られている単結
晶と同様に取り扱うことができるようになった。この励
起処理は、半導体基板(チャネル領域)とゲイト絶縁膜
との間に存在する界面準位またはゲイト絶縁膜中に存在
する不対結合手を中和する効果が著しくあり、MTS−
FETの作製法の向上に極めて好ましい方法であった。
【0033】図3、図4は、本発明の実施例である。
【0034】この図3、図4は、一つのMIS−FET
の上側または上方面に対して第2のMIS−FETを設
け、これまでより2〜4倍の高密度の集積回路(LS
I、VLSI)を製造しようとしたものである。
【0035】以下に図面に従って説明する。
【0036】図3は、半導体基板1上に酸化珪素のよう
な絶縁膜2を0.1〜2μの厚さで形成した。この場
合、基板は半導体である必要は必ずしもない。その後の
熱処理実用上の熱伝導、加工などの条件を満たせば絶縁
物であってもよい。ここでは多結晶シリコンを用いた。
絶縁膜2は基板1を酸化して形成した。
【0037】さらに、この上面に減圧CVD法を用いて
半導体シリコン膜を0.1〜2μの厚さで形成した。P
型でその不純物濃度は1018〜1016cm-3であって、
この半導体膜を窒化珪素、酸化珪素の二重膜をマスクと
した選択酸化法によりフィールド絶縁物3を半導体層に
埋置して形成した。この際、このフィールド絶縁物3と
半導体層とは概略同一平面になるようにフィールド膜を
エッチしてもよく、また、酸化前に半導体層の一部を除
去しておいてもよい。
【0038】さらに、ゲイト絶縁膜12を100〜10
00Aの厚さに形成した。このゲイト絶縁膜は半導体層
の酸化による熱酸化膜であっても、また、酸化物とリン
ガラス、アルミナ、窒化珪素との二重構造であっても、
また、このゲイト絶縁物中にクラスタまたは膜を半導体
または金属で形成する不揮発性メモリとしてもよい。こ
の後、この上面に第2の半導体層を0.1〜2μの厚さ
に形成し、選択的に除去した。この図面では第2の半導
体層におけるひとつはゲイト電極11として用いた。他
の応用は、上方面上に第2のMTS−FETのソース2
5、ドレイン24、チャネル領域29として設けた。ゲ
イト電極11をマスクとして、第1のMIS−FETの
ソース5、ドレイン6をイオン注入法により形成した。
さらに、図面より明らかなように、ゲイト電極11は、
明示されていないフィールド絶縁物3上を経て、第2の
MIS−FETのソース25に連結されている。
【0039】第2のMIS−FETは、第3の半導体層
21を形成した後、ゲイト電極21とその下のゲイト絶
縁物22とによりイオン注入法または熱拡散法を利用し
てソース、ドレインを拡散し作製した。この図面は、第
1のMIS−FETの上方面すなわち斜め上方に第2の
MIS−FETを設けたものである。しかし、このMI
S−FETの配置、大きさ及びそれぞれの配線は設計の
自由度に従ってなされるものである。
【0040】さらに、図4に示すような抵抗、キャパシ
タを同時に同一基板に作り、また保護ダイオードなどの
ダイオードを作ってもよい。
【0041】図4は、単結晶半導体基板1に対し選択酸
化によりフィールド絶縁物3を0.5〜2μの厚さに形
成している。加えて、半導体などのゲイト電極11、1
1′を設け、ソース4、ドレイン31及びソース31、
ドレイン5を1019〜1021cm-3の濃度にボロンまた
はリンを混入させて、PチャネルまたはNチャネルMI
F−FETを形成させたものである。不純物領域31
は、一方のMIS−FET(図面左側)のドレインであ
り、他方のMIS−FET(図面右側)のソースとして
作用させたインバータの実施例である。
【0042】さらに、この上面にオーバーコート用絶縁
膜10を0.5〜2μの厚さに形成して、この上面が平
坦面であると、この上側に作る第3のMIS−FETに
対し微細加工が可能である。この後、この上面に非単結
晶半導体を0.2〜2μの厚さに形成した。この不純物
濃度は1014〜1016cm-3でP型とし、チャネル領域
29が動作状態で十分チャネルとして働くことを条件と
させた。さらに、フォトマスクにより非単結晶の抵抗3
7をこの第3のMIS−FETのソースに連結し、リー
ド38につなげた。ドレイン24はキャパシタの下側電
極34に連結した。この上面の絶縁膜はキャパシタの誘
電体33でもあり、かつ第3のMIS−FETのゲイト
絶縁物22である。この上面にゲイト電極21及びキャ
パシタの上側電極36を形成した。これらにはアルミニ
ューム金属を用いた。
【0043】第3のMIS−FETのチャネル形成領域
29の基板電極は、基板バイヤスが印加されるように第
1のMIS−FETのゲイト電極11に連結されてお
り、ゲイト電極11は実質的にふたつのMIS−FET
のチャネル状態を制御できるようにしてある。
【0044】もちろん、このチャネル領域29とゲイト
電極11との間にゲイト絶縁物が形成されるならば、第
3のMIS−FETは下側と上側にゲイト電極を有する
ダブルゲイトMIS−FETとなる。もちろん、上側の
ゲイト電極を除去してもよい。すなわち、ひとつのゲイ
ト電極11でふたつのMIS−FETを制御したり、ま
た、ふたつのゲイトでひとつのMIS−FETを制御し
たりすることが本発明の特徴である。加えて、同一基板
にリードのみではなく、MIS−FETのようなアクテ
ィブエレメントまたは抵抗、キャパシタさらにダイオー
ドを設けることもできる。加えて、これら複数のエレメ
ントを集積化するならば、図1、図2に示した一層のみ
のエレメントの形成に対し、その2〜10倍の密度とす
ることが可能である。
【0045】すでに図1、図2の説明に詳記したよう
に、“誘導キュア”をこれらのデバイスを完成させた
り、または大部分完成させた後行うことにより、非単結
晶半導体での再結合中心を除去することのみならず、多
結晶またはアモルファス構造の半導体または半導体と絶
縁物体との界面に存在する界面準位密度を水素などによ
り低下できる。
【0046】以上の説明において、これら図1〜図4の
半導体装置がキュアされた後、窒化珪素をプラズマ法で
形成しオーバーコート40することが好ましい。なぜな
ら、窒化珪素は水素などの原子に対してもマスク作用を
有するため、一度半導体装置内に添加された水素などを
封じて外に出さないようにする効果があるからである。
そのため、外部よりのナトリウムなどの汚染防止に加え
て信頼性向上の効果が著しい。
【0047】半導体装置は、単にMIS−FETに限定
されることなく、それらを集積化したIC、LSIであ
っても同様であり、すべての半導体装置に対して有効で
ある。
【図面の簡単な説明】
【図1】本発明の実施例を示す縦断面図である。
【図2】本発明の実施例を示す縦断面図である。
【図3】本発明の他の実施例を示す縦断面図である。
【図4】本発明の他の実施例を示す縦断面図である。
【符号の説明】
1 基板 2 絶縁膜 3 フィールド絶縁物 4 チャネル形成領域 7 半導体ダイレクトコンタクト 12 ゲイト絶縁膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 絶縁ゲイト型電界効果トランジスタのゲ
    イト絶縁層と接するチャネル領域部分が非単結晶半導体
    よりなる半導体装置において、該チャネル領域部分にP
    またはN型の導電型を示す不純物を2×1019cm-3
    下の濃度で有せしめて、前記半導体装置完成後または大
    部分完成させた後に、水素が添加された300〜500
    ℃の雰囲気の中に浸すことにより、水素の濃度を0.1
    原子%以上として、前記半導体装置の前記チャネル領域
    部分及び絶縁物中の不対結合手に前記水素を添加し、中
    和すると共に、前記チャネル領域部分と前記絶縁物との
    界面に存在する界面準位密度を低下させることを特徴と
    する半導体装置作製方法。
JP5170927A 1993-06-18 1993-06-18 半導体装置作製方法 Expired - Lifetime JPH07109894B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5170927A JPH07109894B2 (ja) 1993-06-18 1993-06-18 半導体装置作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5170927A JPH07109894B2 (ja) 1993-06-18 1993-06-18 半導体装置作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP60209746A Division JPH0644573B2 (ja) 1985-09-20 1985-09-20 珪素半導体装置作製方法

Publications (2)

Publication Number Publication Date
JPH06283550A true JPH06283550A (ja) 1994-10-07
JPH07109894B2 JPH07109894B2 (ja) 1995-11-22

Family

ID=15913946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5170927A Expired - Lifetime JPH07109894B2 (ja) 1993-06-18 1993-06-18 半導体装置作製方法

Country Status (1)

Country Link
JP (1) JPH07109894B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5550664A (en) * 1978-10-07 1980-04-12 Shunpei Yamazaki Semiconductor device and method of fabricating the same
JPS61116873A (ja) * 1985-09-20 1986-06-04 Shunpei Yamazaki 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5550664A (en) * 1978-10-07 1980-04-12 Shunpei Yamazaki Semiconductor device and method of fabricating the same
JPS61116873A (ja) * 1985-09-20 1986-06-04 Shunpei Yamazaki 半導体装置

Also Published As

Publication number Publication date
JPH07109894B2 (ja) 1995-11-22

Similar Documents

Publication Publication Date Title
JPS6245712B2 (ja)
US5831334A (en) Field effect transistors comprising electrically conductive plugs having monocrystalline and polycrystalline silicon
US4317686A (en) Method of manufacturing field-effect transistors by forming double insulative buried layers by ion-implantation
US5061642A (en) Method of manufacturing semiconductor on insulator
JP3184320B2 (ja) ダイヤモンド電界効果トランジスタ
EP0129265B1 (en) Methods of manufacturing semiconductor devices with reduction in the charge carrier trap density
JP2551940B2 (ja) 半導体素子の製造方法
JPH0357613B2 (ja)
JP2799304B2 (ja) 半導体素子のコンタクト導電層形成方法並に半導体素子のジャンクションおよびコンタクト導電層形成方法
JPH11274489A (ja) 電界効果トランジスタ及びその製造方法
GB1566072A (en) Semiconductor device
TW434903B (en) Lateral diffused metal oxide semiconductor transistor
JPH09129889A (ja) 半導体装置の製造方法
JPH0644573B2 (ja) 珪素半導体装置作製方法
JPH06283550A (ja) 半導体装置作製方法
JPS6263475A (ja) 半導体装置
JP4609026B2 (ja) Soiウェーハの製造方法
JPH05243575A (ja) 薄膜トランジスタおよびその製造方法
US5021358A (en) Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
JP2540724B2 (ja) 半導体装置の作製方法
JP2573137B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JP2718757B2 (ja) Mos型半導体装置及びその製造方法
JPH0689904A (ja) 絶縁ゲイト型電界効果半導体装置の作製方法
JPS62216273A (ja) 半導体装置
JPS62216272A (ja) 半導体装置