JPH06283552A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH06283552A JPH06283552A JP5067219A JP6721993A JPH06283552A JP H06283552 A JPH06283552 A JP H06283552A JP 5067219 A JP5067219 A JP 5067219A JP 6721993 A JP6721993 A JP 6721993A JP H06283552 A JPH06283552 A JP H06283552A
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Abstract
(57)【要約】
【目的】 導電層と基板間での寄生容量や電流を低減
し、また化合物半導体特有のサイドゲート効果を抑制す
る。 【構成】 導電層であるｎ型ＧａＡｓ層４の下部の半絶
縁性ＧａＡｓ基板１に空洞１０を形成する。
し、また化合物半導体特有のサイドゲート効果を抑制す
る。 【構成】 導電層であるｎ型ＧａＡｓ層４の下部の半絶
縁性ＧａＡｓ基板１に空洞１０を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、通信機器や情報処理
機器に用いられる超高速電界効果型トランジスタやダイ
オード、あるいはそれらの素子によって構成されるＩＣ
やＬＳＩなどの化合物半導体装置およびその製造方法に
関するものである。
機器に用いられる超高速電界効果型トランジスタやダイ
オード、あるいはそれらの素子によって構成されるＩＣ
やＬＳＩなどの化合物半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】従来の技術を図５に示すＧａＡｓＭＥＳ
ＦＥＴを例にとり説明する。ＧａＡｓＭＥＳＦＥＴは、
半絶縁性ＧａＡｓ基板５１上に選択的に導電層５２をエ
ピタキシャル成長法あるいはイオン注入法で形成した
後、ゲート電極となる第１の電極５３を、蒸着とリフト
オフによるＴｉ／Ａｕの２層金属膜で形成する。その
後、オーミック電極となる第２の電極５４をＮｉ／Ａｕ
Ｇｅ／Ａｕで形成してＭＥＳＦＥＴを完成する。
ＦＥＴを例にとり説明する。ＧａＡｓＭＥＳＦＥＴは、
半絶縁性ＧａＡｓ基板５１上に選択的に導電層５２をエ
ピタキシャル成長法あるいはイオン注入法で形成した
後、ゲート電極となる第１の電極５３を、蒸着とリフト
オフによるＴｉ／Ａｕの２層金属膜で形成する。その
後、オーミック電極となる第２の電極５４をＮｉ／Ａｕ
Ｇｅ／Ａｕで形成してＭＥＳＦＥＴを完成する。
【０００３】
【発明が解決しようとする課題】ＧａＡｓＭＥＳＦＥＴ
は、第１の電極５３に電圧を印加しそれにより第１の電
極５３直下の導電層５２の空乏層の大きさを変化させ
て、２つの第２の電極５４間を流れる電流を変調するも
のである。従来の技術による場合、導電層５２は半絶縁
性ＧａＡｓ基板５１上にあるため導電層５２と半絶縁性
ＧａＡｓ基板５１との界面にｎ−ｉ接合が形成される。
は、第１の電極５３に電圧を印加しそれにより第１の電
極５３直下の導電層５２の空乏層の大きさを変化させ
て、２つの第２の電極５４間を流れる電流を変調するも
のである。従来の技術による場合、導電層５２は半絶縁
性ＧａＡｓ基板５１上にあるため導電層５２と半絶縁性
ＧａＡｓ基板５１との界面にｎ−ｉ接合が形成される。
【０００４】このようなｎ−ｉ接合の容量は寄生容量と
して特に高周波動作時の妨げとなる。また、従来の技術
では、第１の電極５３の幅が細くなる、いわゆるゲート
長が短くなると、第２の電極５４間に印加された電圧に
よる電界がより高くなり、導電層５２を空乏化させて電
流をしぼった場合、いわゆるピンチオフ状態にしてもｎ
−ｉ界面付近で電流が流れてしまうと言う、いわゆる短
チャネル効果が起きる問題もあった。
して特に高周波動作時の妨げとなる。また、従来の技術
では、第１の電極５３の幅が細くなる、いわゆるゲート
長が短くなると、第２の電極５４間に印加された電圧に
よる電界がより高くなり、導電層５２を空乏化させて電
流をしぼった場合、いわゆるピンチオフ状態にしてもｎ
−ｉ界面付近で電流が流れてしまうと言う、いわゆる短
チャネル効果が起きる問題もあった。
【０００５】さらには、化合物半導体の場合、このよう
な構造のＭＥＳＦＥＴを集積回路に応用すると、回路を
構成する他の電極５５に負の電圧を印加したときに半絶
縁性基板を介して近接するＭＥＳＦＥＴの導電層５２が
変調され第２の電極５４間を流れる電流が小さくなると
いう、いわゆるサイドゲート効果が現れるという問題も
ある。
な構造のＭＥＳＦＥＴを集積回路に応用すると、回路を
構成する他の電極５５に負の電圧を印加したときに半絶
縁性基板を介して近接するＭＥＳＦＥＴの導電層５２が
変調され第２の電極５４間を流れる電流が小さくなると
いう、いわゆるサイドゲート効果が現れるという問題も
ある。
【０００６】これらの問題は化合物半導体の特性上の不
安定要因となり半導体素子の設計に妨げとなるものであ
った。また、ＧａＡｓＭＥＳＦＥＴは、導電層５２の上
に形成された第１の電極５３のみで導電層５２を変調す
るものであるため、電流駆動能力、いわゆる相互コンダ
クタンスを大きくするためには、導電層５２のキャリア
濃度を高くして浅くする必要がある。
安定要因となり半導体素子の設計に妨げとなるものであ
った。また、ＧａＡｓＭＥＳＦＥＴは、導電層５２の上
に形成された第１の電極５３のみで導電層５２を変調す
るものであるため、電流駆動能力、いわゆる相互コンダ
クタンスを大きくするためには、導電層５２のキャリア
濃度を高くして浅くする必要がある。
【０００７】しかし、ＧａＡｓＭＥＳＦＥＴは第１の電
極５３と導電層５２の間にショットキー型接合を用いて
いるためキャリア濃度を高くするとショットキー接合の
耐圧が低くなり、高電圧動作に耐えられなくなる。逆
に、たとえばＧａＡｓの場合、導電層５２のキャリア濃
度は、ショットキー接合の耐圧の関係上高々２×１０17
ｃｍ-3程度であり、電流を必要とする高電力ＦＥＴでは
導電層５２を深くせざるを得なくなり電流駆動能力に限
界が生ずるという問題となっている。
極５３と導電層５２の間にショットキー型接合を用いて
いるためキャリア濃度を高くするとショットキー接合の
耐圧が低くなり、高電圧動作に耐えられなくなる。逆
に、たとえばＧａＡｓの場合、導電層５２のキャリア濃
度は、ショットキー接合の耐圧の関係上高々２×１０17
ｃｍ-3程度であり、電流を必要とする高電力ＦＥＴでは
導電層５２を深くせざるを得なくなり電流駆動能力に限
界が生ずるという問題となっている。
【０００８】この発明の目的は、寄生容量を低減して高
速性を向上させ、短チャネル効果を改善し、さらにサイ
ドゲート効果を無くすことである。この発明の他の目的
は、電流駆動能力を向上させることである。
速性を向上させ、短チャネル効果を改善し、さらにサイ
ドゲート効果を無くすことである。この発明の他の目的
は、電流駆動能力を向上させることである。
【０００９】
【課題を解決するための手段】請求項１記載の化合物半
導体装置は、化合物半導体基板の一主面上に選択的に形
成された導電層と、この導電層上の一部に形成された第
１の電極および第２の電極とを備え、導電層の下部が除
去されている。請求項２記載の化合物半導体装置の製造
方法は、請求項１記載の化合物半導体装置の製造方法で
あって、導電層の周囲の一部を選択的に除去して溝を形
成し、この溝の側部を保護膜で覆い、溝を介して導電層
の下部を除去することを特徴とする。
導体装置は、化合物半導体基板の一主面上に選択的に形
成された導電層と、この導電層上の一部に形成された第
１の電極および第２の電極とを備え、導電層の下部が除
去されている。請求項２記載の化合物半導体装置の製造
方法は、請求項１記載の化合物半導体装置の製造方法で
あって、導電層の周囲の一部を選択的に除去して溝を形
成し、この溝の側部を保護膜で覆い、溝を介して導電層
の下部を除去することを特徴とする。
【００１０】請求項３記載の化合物半導体装置の製造方
法は、請求項１記載の化合物半導体装置の製造方法であ
って、第１および第２の電極を形成した後、化合物半導
体基板の裏面の全部あるいは一部を導電層が露出するま
で除去することを特徴とする。請求項４記載の化合物半
導体装置は、請求項１記載の化合物半導体装置であっ
て、第１の電極と対応する導電層の反対面に第３の電極
を形成したことを特徴とする。
法は、請求項１記載の化合物半導体装置の製造方法であ
って、第１および第２の電極を形成した後、化合物半導
体基板の裏面の全部あるいは一部を導電層が露出するま
で除去することを特徴とする。請求項４記載の化合物半
導体装置は、請求項１記載の化合物半導体装置であっ
て、第１の電極と対応する導電層の反対面に第３の電極
を形成したことを特徴とする。
【００１１】
【作用】この発明によれば、導電層の直下の半絶縁性基
板を除去することにより、導電層の下は何も接触するも
のが無くなるため、寄生容量が無くなり、高速性を向上
でき、短チャネル効果を改善でき、さらにサイドゲート
効果を無くすことができる。
板を除去することにより、導電層の下は何も接触するも
のが無くなるため、寄生容量が無くなり、高速性を向上
でき、短チャネル効果を改善でき、さらにサイドゲート
効果を無くすことができる。
【００１２】また、第１の電極と対応する導電層の反対
面に第３の電極を形成したことにより、第１の電極と同
時に第３の電極で導電層を上下から変調することが可能
になる。
面に第３の電極を形成したことにより、第１の電極と同
時に第３の電極で導電層を上下から変調することが可能
になる。
【００１３】
【実施例】この発明の第１の実施例について説明する。
図１（ａ）〜（ｆ）は、ＧａＡｓヘテロＭＥＳＦＥＴの
製造工程順の断面図、図２（ａ）は図１（ｅ）の平面
図、図２（ｂ）は図２（ａ）のｂ−ｂ断面図である。図
１（ａ）において、まず、半絶縁性ＧａＡｓ基板１上に
ＭＢＥ法等でＧａＡｓバッファ層２、ノンドープＡｌＧ
ａＡｓ層３、ｎ型ＧａＡｓ層４、ノンドープＡｌＧａＡ
ｓ層５、ｎ+ 型ＧａＡｓ層６を、それぞれ、５００ｎ
ｍ、１０ｎｍ、１００ｎｍ、１０ｎｍ、５０ｎｍの厚さ
でエピタキシャル成長させる。このときｎ型ＧａＡｓ層
４およびｎ+ 型ＧａＡｓ層６のキャリア濃度は、それぞ
れ、２×１０17ｃｍ-3と５×１０18ｃｍ-3である。
図１（ａ）〜（ｆ）は、ＧａＡｓヘテロＭＥＳＦＥＴの
製造工程順の断面図、図２（ａ）は図１（ｅ）の平面
図、図２（ｂ）は図２（ａ）のｂ−ｂ断面図である。図
１（ａ）において、まず、半絶縁性ＧａＡｓ基板１上に
ＭＢＥ法等でＧａＡｓバッファ層２、ノンドープＡｌＧ
ａＡｓ層３、ｎ型ＧａＡｓ層４、ノンドープＡｌＧａＡ
ｓ層５、ｎ+ 型ＧａＡｓ層６を、それぞれ、５００ｎ
ｍ、１０ｎｍ、１００ｎｍ、１０ｎｍ、５０ｎｍの厚さ
でエピタキシャル成長させる。このときｎ型ＧａＡｓ層
４およびｎ+ 型ＧａＡｓ層６のキャリア濃度は、それぞ
れ、２×１０17ｃｍ-3と５×１０18ｃｍ-3である。
【００１４】図１（ｂ）において、フォトリソグラフィ
とそれに続くウェットエッチングによりメサエッチング
を２００ｎｍの深さで行い、幅５０μｍの導電層の島を
形成して素子間の分離を行う。図１（ｃ）において、基
板表面全体にプラズマＣＶＤ法により２００ｎｍの厚さ
のＳｉＮ膜７を形成した後、フォトリソグラフィとそれ
に続くドライエッチングにより導電層の島の脇の２箇所
に、長さ幅とも１０μｍ、深さ２００ｎｍで基板に垂直
に溝８を掘る（図２（ａ），（ｂ）参照）。
とそれに続くウェットエッチングによりメサエッチング
を２００ｎｍの深さで行い、幅５０μｍの導電層の島を
形成して素子間の分離を行う。図１（ｃ）において、基
板表面全体にプラズマＣＶＤ法により２００ｎｍの厚さ
のＳｉＮ膜７を形成した後、フォトリソグラフィとそれ
に続くドライエッチングにより導電層の島の脇の２箇所
に、長さ幅とも１０μｍ、深さ２００ｎｍで基板に垂直
に溝８を掘る（図２（ａ），（ｂ）参照）。
【００１５】図１（ｄ）において、再度基板全体に２０
０ｎｍのＳｉＮ膜を堆積した後、ドライエッチング法に
より、ＳｉＮの側壁９を形成する（図２（ｂ）参照）。
図１（ｅ）において、クエン酸を用いてウェットエッチ
ングを行い２箇所の溝８がつながるようにＧａＡｓバッ
ファ層２およびＧａＡｓ基板１をエッチングする。その
際、ノンドープＡｌＧａＡｓ層３は、エッチングのスト
ッパとなるのでノンドープＡｌＧａＡｓ層３や導電層と
なるｎ型ＧａＡｓ層４より上の層はそのまま残る。こう
して空洞１０を形成する（図２（ｂ）参照）。
０ｎｍのＳｉＮ膜を堆積した後、ドライエッチング法に
より、ＳｉＮの側壁９を形成する（図２（ｂ）参照）。
図１（ｅ）において、クエン酸を用いてウェットエッチ
ングを行い２箇所の溝８がつながるようにＧａＡｓバッ
ファ層２およびＧａＡｓ基板１をエッチングする。その
際、ノンドープＡｌＧａＡｓ層３は、エッチングのスト
ッパとなるのでノンドープＡｌＧａＡｓ層３や導電層と
なるｎ型ＧａＡｓ層４より上の層はそのまま残る。こう
して空洞１０を形成する（図２（ｂ）参照）。
【００１６】図１（ｆ）において、樹脂（図示せず）で
溝８を埋めた後、オーミック電極となる第２の電極１１
をＡｕＧｅ／Ｎｉ蒸着とリフトオフにより形成し、その
後に、フォトリソグラフィとリン酸を用いたウェットエ
ッチングによりｎ+ 型ＧａＡｓ層６をリセスエッチング
して、Ｔｉ／Ａｕ蒸着によりゲート電極となる第１の電
極１２を形成する。
溝８を埋めた後、オーミック電極となる第２の電極１１
をＡｕＧｅ／Ｎｉ蒸着とリフトオフにより形成し、その
後に、フォトリソグラフィとリン酸を用いたウェットエ
ッチングによりｎ+ 型ＧａＡｓ層６をリセスエッチング
して、Ｔｉ／Ａｕ蒸着によりゲート電極となる第１の電
極１２を形成する。
【００１７】この実施例では、ヘテロエピタキシャル基
板を用いたが、イオン注入によるＧａＡｓＭＥＳＦＥＴ
でもかまわない。また、ＭＥＳＦＥＴに限らずプレーナ
型のダイオードでも利用可能である。なお、図１（ｆ）
において、樹脂を埋め込む際、高圧を加えて空洞１０の
部分に樹脂を充填することも可能である。
板を用いたが、イオン注入によるＧａＡｓＭＥＳＦＥＴ
でもかまわない。また、ＭＥＳＦＥＴに限らずプレーナ
型のダイオードでも利用可能である。なお、図１（ｆ）
において、樹脂を埋め込む際、高圧を加えて空洞１０の
部分に樹脂を充填することも可能である。
【００１８】つぎに、この発明の第２の実施例について
説明する。図３は、その工程順断面図である。図３
（ａ），（ｂ）は先の実施例と同様である。図におい
て、２１は半絶縁性ＧａＡｓ基板、２２はＧａＡｓバッ
ファ層、２３はノンドープＡｌＧａＡｓ層、２４はｎ型
ＧａＡｓ層、２５はノンドープＡｌＧａＡｓ層、２６は
ｎ+型ＧａＡｓ層、２７は第２の電極、２８は第１の電
極、２９はＳｉ基板、３１はＳｉＮ膜である。
説明する。図３は、その工程順断面図である。図３
（ａ），（ｂ）は先の実施例と同様である。図におい
て、２１は半絶縁性ＧａＡｓ基板、２２はＧａＡｓバッ
ファ層、２３はノンドープＡｌＧａＡｓ層、２４はｎ型
ＧａＡｓ層、２５はノンドープＡｌＧａＡｓ層、２６は
ｎ+型ＧａＡｓ層、２７は第２の電極、２８は第１の電
極、２９はＳｉ基板、３１はＳｉＮ膜である。
【００１９】図３（ｃ）において、オーミック電極とな
る第２の電極２７をＡｕＧｅ／Ｎｉ蒸着とリフトオフに
より形成し、その後に、フォトリソグラフィとリン酸を
用いたウェットエッチングによりｎ+ 型ＧａＡｓ層２６
をリセスエッチングして、Ｔｉ／Ａｕ蒸着によりゲート
電極となる第１の電極２８を形成する。図３（ｄ）にお
いて、基板１を別のＳｉ基板２９に、表面どうしを合わ
せて接合した後、研磨およびウェットエッチングにより
半絶縁性ＧａＡｓ基板１とＧａＡｓバッファ層２２の境
界付近までエッチングする。
る第２の電極２７をＡｕＧｅ／Ｎｉ蒸着とリフトオフに
より形成し、その後に、フォトリソグラフィとリン酸を
用いたウェットエッチングによりｎ+ 型ＧａＡｓ層２６
をリセスエッチングして、Ｔｉ／Ａｕ蒸着によりゲート
電極となる第１の電極２８を形成する。図３（ｄ）にお
いて、基板１を別のＳｉ基板２９に、表面どうしを合わ
せて接合した後、研磨およびウェットエッチングにより
半絶縁性ＧａＡｓ基板１とＧａＡｓバッファ層２２の境
界付近までエッチングする。
【００２０】図３（ｅ）において、フォトリソグラフィ
とクエン酸によるウェットエッチングによりＧａＡｓバ
ッファ層２２を選択的に除去してノンドープＡｌＧａＡ
ｓ層２３の一部を露出させてＦＥＴを完成する。第１の
電極２８および第２の電極２７の配線については、図３
（ｄ）の工程前に形成しておいても良いし、Ｓｉ基板２
９に予め配線を形成しておいてそこにつなぎ合わせるよ
うに基板をアライメントして張り合わせてもよい。
とクエン酸によるウェットエッチングによりＧａＡｓバ
ッファ層２２を選択的に除去してノンドープＡｌＧａＡ
ｓ層２３の一部を露出させてＦＥＴを完成する。第１の
電極２８および第２の電極２７の配線については、図３
（ｄ）の工程前に形成しておいても良いし、Ｓｉ基板２
９に予め配線を形成しておいてそこにつなぎ合わせるよ
うに基板をアライメントして張り合わせてもよい。
【００２１】第１および第２の実施例では、寄生容量が
減少するため高速性が２０％増加し、短チャネル効果に
よるしきい値電圧のシフトも１／３以下に減少した。ま
た、サイドゲート効果も無くなった。この発明の第３の
実施例を図４に示す。図において、３２はＧａＡｓバッ
ファ層、３３はノンドープＡｌＧａＡｓ層、３４はｎ型
ＧａＡｓ層、３５はノンドープＡｌＧａＡｓ層、３６は
ｎ+ 型ＧａＡｓ層、３７は第２の電極、３８は第１の電
極、３９はＳｉ基板、４０は第３の電極、４１はＳｉＮ
膜である。この実施例は、図３（ｅ）の工程後に蒸着に
よりＴｉ／Ａｕの第３の電極４０を形成したものであ
る。この実施例ではより高い電力を得るため、ｎ型Ｇａ
Ａｓ層の厚みを１５０ｎｍとしている。この実施例で
は、相互コンダクタンスが１．５倍以上になり電流駆動
能力が向上した。
減少するため高速性が２０％増加し、短チャネル効果に
よるしきい値電圧のシフトも１／３以下に減少した。ま
た、サイドゲート効果も無くなった。この発明の第３の
実施例を図４に示す。図において、３２はＧａＡｓバッ
ファ層、３３はノンドープＡｌＧａＡｓ層、３４はｎ型
ＧａＡｓ層、３５はノンドープＡｌＧａＡｓ層、３６は
ｎ+ 型ＧａＡｓ層、３７は第２の電極、３８は第１の電
極、３９はＳｉ基板、４０は第３の電極、４１はＳｉＮ
膜である。この実施例は、図３（ｅ）の工程後に蒸着に
よりＴｉ／Ａｕの第３の電極４０を形成したものであ
る。この実施例ではより高い電力を得るため、ｎ型Ｇａ
Ａｓ層の厚みを１５０ｎｍとしている。この実施例で
は、相互コンダクタンスが１．５倍以上になり電流駆動
能力が向上した。
【００２２】なお、この実施例では、ヘテロエピタキシ
ャル基板を用いたが、イオン注入によるＧａＡｓＭＥＳ
ＦＥＴでも実施できる。
ャル基板を用いたが、イオン注入によるＧａＡｓＭＥＳ
ＦＥＴでも実施できる。
【００２３】
【発明の効果】この発明によれば、寄生容量が低減し、
高速性が増し、短チャネル効果によるしきい値電圧のシ
フトも減少することができる。また、この素子を用いた
集積回路においては、サイドゲート効果を無くすことが
できる。さらに、相互コンダクタンスが増大し電流駆動
能力が向上する。
高速性が増し、短チャネル効果によるしきい値電圧のシ
フトも減少することができる。また、この素子を用いた
集積回路においては、サイドゲート効果を無くすことが
できる。さらに、相互コンダクタンスが増大し電流駆動
能力が向上する。
【図１】（ａ）〜（ｆ）は、この発明の第１の実施例の
ＧａＡｓヘテロＦＥＴの製造工程順断面図である。
ＧａＡｓヘテロＦＥＴの製造工程順断面図である。
【図２】（ａ）は図１（ｅ）の平面図、（ｂ）は（ａ）
のｂ−ｂ断面図である。
のｂ−ｂ断面図である。
【図３】（ａ）〜（ｅ）は、この発明の第２の実施例の
ＧａＡｓヘテロＦＥＴの製造工程順断面図である。
ＧａＡｓヘテロＦＥＴの製造工程順断面図である。
【図４】この発明の第３の実施例のＧａＡｓヘテロＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図５】従来のＧａＡｓＭＥＳＦＥＴの断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ノンドープＡｌＧａＡｓ層 ４ ｎ型ＧａＡｓ層 ５ ノンドープＡｌＧａＡｓ層 ６ ｎ+ 型ＧａＡｓ層 ７ ＳｉＮ膜 ８ 溝 ９ ＳｉＮの側壁 １０ 空洞 １１ 第２の電極 １２ 第１の電極 ２９ Ｓｉ基板 ３９ Ｓｉ基板 ４０ 第３の電極
Claims (4)
- 【請求項１】 化合物半導体基板の一主面上に選択的に
形成された導電層と、この導電層上の一部に形成された
第１の電極および第２の電極とを備え、前記導電層の下
部が除去されている化合物半導体装置。 - 【請求項２】 請求項１記載の化合物半導体装置の製造
方法であって、導電層の周囲の一部を選択的に除去して
溝を形成し、前記溝の側部を保護膜で覆い、前記溝を介
して前記導電層の下部を除去することを特徴とする化合
物半導体装置の製造方法。 - 【請求項３】 請求項１記載の化合物半導体装置の製造
方法であって、第１および第２の電極を形成した後、化
合物半導体基板の裏面の全部あるいは一部を導電層が露
出するまで除去することを特徴とする化合物半導体装置
の製造方法。 - 【請求項４】 請求項１記載の化合物半導体装置であっ
て、第１の電極と対応する導電層の反対面に第３の電極
を形成した化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067219A JPH06283552A (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067219A JPH06283552A (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283552A true JPH06283552A (ja) | 1994-10-07 |
Family
ID=13338587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5067219A Pending JPH06283552A (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165638A (ja) * | 2005-12-14 | 2007-06-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010098251A (ja) * | 2008-10-20 | 2010-04-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2014060427A (ja) * | 2013-11-11 | 2014-04-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-03-26 JP JP5067219A patent/JPH06283552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165638A (ja) * | 2005-12-14 | 2007-06-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010098251A (ja) * | 2008-10-20 | 2010-04-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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