JPH0628843A

JPH0628843A - 開放ビット線メモリ素子および動作方法

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Publication number: JPH0628843A
Application number: JP5093076A
Authority: JP
Inventors: Hoo D Sang; ホー・ドン・サン; Edmund J Sprogis; エドマンド・ジュリス・スプロギス
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-05-22
Filing date: 1993-04-20
Publication date: 1994-02-04
Also published as: EP0570708A2; US5303196A; EP0570708A3

Abstract

(57)【要約】【目的】折返しビット線アーキテクチャの性能特性と
同等な性能特性を有する、開放ビット線メモリ素子およ
び動作方法を提供することである。【構成】本発明によるメモリ素子は、少なくとも幾つ
かがビット線によって相互接続された開放ビット線構成
の複数のメモリ・セルを含む。センス・アンプ装置がビ
ット線に接続され、所定のビット線信号発生期間中にビ
ット線上の発生信号を検出する。センス・アンプは、そ
れに続くセット期間中に２つの論理状態の一方にセット
される。ビット線上の信号変化がセンス・アンプに影響
しないように、セット期間中、電気的絶縁装置を使って
ビット線をセンス・アンプから切り離す。各ビット線は
また関連の基準電圧線を有し、電気的絶縁装置は、アン
プのセット期間中、ビット線と関連の基準電圧線の両方
をセンス・アンプから絶縁する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概して半導体メモリ素子
およびその動作に関し、さらに具体的には、新規な開放
ビット線アーキテクチャを用いて構成されたダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）素子およ
びその動作方法に関するものである。

【０００２】

【従来の技術】半導体メモリのアーキテクチャは、２つ
の種類に大別できる。すなわち、開放ビット線アーキテ
クチャおよび折返しビット線アーキテクチャである。こ
の２つのアーキテクチャ・タイプは当技術分野で周知で
あり、各タイプ及びその多数の変形に関する詳細な情報
が、公開された文献から容易に入手可能である。（本発
明は従来の開放ビット線アーキテクチャに対する新規な
変形を含む。）

【０００３】開放ビット線アーキテクチャは、折返しビ
ット線アーキテクチャに比べて、メモリ・セル・アレイ
の高密度実装に一層適している。それにもかかわらず、
従来の開放ビット線アーキテクチャを用いた製品チップ
はまれにしか実施されない。その主な理由は、折返しビ
ット線アーキテクチャに固有のコモンモード・ノイズの
低下が、開放ビット線アーキテクチャでは、少なくとも
著しい工程の複雑さの増大、信号損失または性能低下な
しでは、得られないからである。当技術分野ではますま
す大きな回路集積度をめざして絶え間ない進歩が見られ
るため、開放ビット線アーキテクチャはメモリ業界全体
から、特に１６Ｍビット、６４Ｍビットおよびそれを超
えるメモリに関連して大きな注目を浴びている。その理
由は、開放ビット線アーキテクチャは、アレイの全ての
Ｘ、Ｙ交点位置に１つのメモリ・セルを設けるが、これ
は折返しビット線アーキテクチャでは不可能だからであ
る。

【０００４】折返しビット線アーキテクチャ（通常、た
とえば２５６Ｋビットまたは１ＭビットのＤＲＡＭで使
用される）は本来的に、規定領域内で得ることができる
集積度の点で制限がある。折返しメモリ・アレイでは、
ビット線とワード線の各交差部（すなわち、交点）にメ
モリ・セルを配置できないので、その構成は必然的に開
放ビット線メモリ構造よりも低密度になる。一例を挙げ
ると、同じ大きさのメモリ・アレイを実施する場合、折
返しビット線アーキテクチャは通常、開放ビット線アー
キテクチャよりも２５％以上大きな面積を必要とする。
したがって、構造密度の点で、開放ビット線構造は明ら
かに有利である。しかし、従来の開放ビット線に固有の
コモンモード・ノイズという難点のために、その商業的
生産が制限されてきた。

【０００５】固有のコモンモード・ノイズの不安定さに
加えて、従来の開放ビット線アーキテクチャに見られる
もう１つの難点は、基準ビット線の取扱いの問題であ
る。基準ビット線は、折返しアーキテクチャではコモン
モード・ノイズの除去をもたらすが、開放ビット線アー
キテクチャでは、寄生キャパシタンスの原因または追加
のノイズ源になる。

【０００６】

【発明が解決しようとする課題】本発明の目的は、従来
の折返しビット線メモリ素子の性能特性を保ちながら、
かつ開放ビット線アーキテクチャのセル密度を有する、
一層安定で、複雑さの一層少ないメモリ素子を提供する
ことである。

【０００７】

【課題を解決するための手段】簡単に要約すると、本発
明は、その一実施態様では、メモリ・セルの少なくとも
幾つかがビット線によって相互接続されて、ビット線が
相互接続されたメモリ・セルの選択を実行できるように
なっている、新規な開放ビット線メモリ素子を包含す
る。予め定義されたビット線信号発生期間中に線上で発
生する信号を検出するため、信号検出装置がビット線に
接続されている。検出装置はまた、２つの論理状態のう
ちの一方を有する信号を発生するためのセット手段をも
備えている。セット手段は、ビット線信号発生期間に続
く予め定義されたセット期間中に動作する。本発明によ
れば、この開放ビット線装置は、セット期間中のビット
線でのノイズの変動が信号検出装置に影響を及ぼさない
ように、信号検出装置のセット期間の少なくとも一部の
間、ビット線を信号検出装置から電気的に分離するため
の絶縁装置を備えている。

【０００８】さらに具体的な実施例では、本発明は、新
規な開放ビット線アーキテクチャで配列された複雑なメ
モリ・セルを含む、ダイナミック・ランダム・アクセス
・メモリを包含する。メモリ・セルの少なくとも幾つか
がビット線によって相互接続され、ビット線は、相互接
続されたメモリ・セルを選択するように機能する。相互
接続されたメモリ・セルのうちの読み取るべき所定のセ
ルを識別するための選択手段も設けられる。所定の基準
電圧信号を供給するため、基準電圧線がビット線に結合
される。所定のビット線信号発生期間中に、複数の相互
接続されたメモリ・セルのうちの選択された１つから、
ビット線上で発生する信号を検出するため、センス・ア
ンプがビット線に接続される。さらに、そのビット線に
結合された基準電圧線もアンプに接続される。アンプ
は、ビット線上の検出信号と基準電圧信号の間の所定の
差に基づいて２つの論理状態の一方を生成するセット手
段を備える。センス・アンプは、所定のセット期間中に
そのセット信号を発生する。最後に、センス・アンプの
セット期間の少なくとも一部分の間、ビット線をセンス
・アンプから電気的に絶縁して、ビット線上および関連
の基準電圧線上の信号変動がセンス・アンプのセット期
間の上記一部分の間センス・アンプから絶縁されるよう
にするため、ビット線および関連の基準電圧線の両方に
絶縁装置が接続される。

【０００９】もう１つの実施態様では、本発明は、行お
よび列の形に配列された複数のメモリ・セルを有する開
放ビット線メモリ素子用のメモリ・セル読取り方法を包
含する。開放ビット線素子は、周期的な間隔で配置され
た、メモリ・セルの列選択を実行するための複数のビッ
ト線と、周期的な間隔で配置された、メモリ・セルの行
選択を実行するための複数のワード線を含む。本方法
は、複数のビット線の１つで、このビット線によって相
互接続されたメモリ・セルの選択された１つの状態を表
す信号を発生させるステップと、検出装置を使って、選
択されたビット線上の信号を所定のビット線信号発生期
間中に読み取るステップと、選択されたビット線を検出
装置から電気的に絶縁するステップと、この絶縁ステッ
プと少なくとも部分的に同時に、選択されたビット線上
に発生された信号に基づいて、２つの論理状態の一方を
有する信号を発生するステップとを含む。上記少なくと
も部分的絶縁ステップにより、検出装置によって発生さ
れた信号を、選択されたビット線上でのどの継続的信号
変動からも少なくとも部分的に独立して定義することが
可能になる。

【００１０】要約すると、本発明によれば、高密度で、
追加の配線レベルを必要とせず、さらにレイアウトが容
易である、新規な開放ビット線ＤＲＡＭ素子が提供され
る。センス・アンプの接続レイアウトは、折返しセンス
・アンプのレイアウトと同様である。しかし、基準ビッ
ト線セルは必要でなく、センス・アンプのセット中、選
択されたビット線（および関連の基準電圧線）上で発生
されたノイズはセンス・アンプに送られない。さらに、
このアーキテクチャは、アレイ・エッジに関する特別な
レイアウト要件を伴わず、ブロック形レイアウトの全て
のアレイ・ビットに対する容易なアクセスを可能にす
る。セット期間中における内部センス・アンプの軽いロ
ーディングにより、改善されたセンス・アンプ・セット
性能が得られる。したがって、センス・アンプはレール
毎に非常に迅速にセット可能である。したがって、デー
タ線および入出力経路の一層速い駆動により、ビット切
換タイミングも向上させることができる。

【００１１】本発明の上記その他の目的、利点および特
徴は、添付の図面を参照しながら、その特定の好ましい
実施例に関する以下の詳細な説明を読めば一層容易に理
解されるであろう。

【００１２】

【実施例】次に図面を参照しながら説明する。図面で
は、各図で同一の、または同様な構成要素を示すのに、
同じ参照番号または文字を使用してある。

【００１３】図１に、従来の介在開放ビット線アーキテ
クチャ１０を示す。構造１０は、ＤＲＡＭ構造を構成す
るものと仮定するが、メモリ・セル（図示せず）の複数
のアレイ１１を含む。信号ノイズを減少させるため、各
アレイ１１は通常、支持基板（図示せず）内の独自のア
レイ・ウェル内に置かれる。開放ビット線構造１０はま
た、それぞれ複数のセンス・アンプ装置１２を含む複数
のセンス・アンプ・バンクを含む。各装置１２は、それ
ぞれのセンス・アンプ・バンクの両側で対になった１組
のビット線（ＢＬ１、ＢＬ１^；ＢＬ２、ＢＬ２^；ＢＬ
ｉ、ＢＬｉ^；ＢＬｊ、ＢＬｊ^等）から信号を受け取る
ように接続されている。したがって、この従来の開放ビ
ット線構成では、真ビット線と補（または基準）ビット
線の対が、対応するセンス・アンプ装置１２の両側にあ
る。

【００１４】ビット・スイッチ（ＢＳ）ゲート線（破線
で示す）が、それぞれのビット線に平行に走り、第２の
配線レベルにある。ＢＳ線は選択されたビット線を適当
なデータ線バス、すなわちデータ線ＤＬｉ、ＤＬｊまた
は補データ線ＤＬ（Ｃ）ｉ、ＤＬ（Ｃ）ｊに接続する。
選択はデータ出力制御トランジスタ１４（たとえば、Ｔ
１、Ｔ２、Ｔｉ、Ｔｊ）を介して行われ、各トランジス
タ１４はそれぞれ、列復号回路１６によって発生された
独自の制御信号に応答し、かつデータ線バスと隣接のセ
ンス・アンプ・バンクの間に接続される。（図示の例で
は、トランジスタはｎチャンネル電界効果トランジスタ
（ＮＦＥＴ）から構成され、これらは、隣接して配置さ
れた制御素子またはゲート電極を有する矩形で示され
る。）別法として、本明細書に開示する回路をｐチャネ
ル電界効果トランジスタ（ＰＦＥＴ）で実施することも
できる。図１の従来の開放ビット線アーキテクチャで
は、メモリ・セル（図示せず）は各アレイ・セル１１内
の全てのビット線とワード線の交点（すなわち、全ての
Ｘ、Ｙ交点）に置かれるものと仮定する。さらに、複数
のビット線対が各センス・アンプ・バンクに接続されて
いるものと仮定する。

【００１５】前述のように、構造１０などの従来の開放
ビット線アーキテクチャは、幾つかの固有の問題を有す
る。たとえば、この構造は、切換ゲート線ＢＳを収容す
るための第２の配線レベルを必要とし、そのため製造上
の複雑さが増す上に、ビット線寄生キャパシタンスが生
じる。さらに、従来の開放ビット線アーキテクチャで
は、基準セルのレイアウトが難しいと共に、エッジ・ア
レイ・セルが使用し難い。さらに、選択されたビット線
または基準ビット線あるいはその両方の下のアレイ・ウ
ェル電圧の変動が、センス・アンプに対する対になった
入力間の重大な不平衡ノイズ源となる可能性がある。最
後に、多くの開放ビット線アーキテクチャが対象とする
共通の問題は、基準ビット線をどのように処理するかで
あり、この基準ビット線は一般に寄生キャパシタンスの
原因または新たなノイズ源になる。

【００１６】本明細書で開示するアーキテクチャの重要
な特徴は、これまで当技術で周知であった基準ビット線
をなくすることである。この基準ビット線の除去は、セ
ンス・アンプの平衡性を損なわずに行われる。一般に、
本明細書で開示するアーキテクチャでは、変更された開
放ビット線アレイの各ビット線と関連して基準電圧信号
を使用する。ビット線が開放セル・アーキテクチャで構
成され（すなわち、アレイの各Ｘ、Ｙ交点にメモリ・セ
ルが配置され）、コモンモード・ノイズは、折返しビッ
ト・アーキテクチャと同様の形で本質的に減少させるこ
とができる。本発明によればコモンモード・ノイズの減
少が可能である。なぜならば、各ビット線およびその関
連基準ビット線が、もはや対応するセンス・アンプ装置
の両側にあるそれぞれのアレイ・ウェル内にはないから
である。そうではなくて、各ビット線は徹底的に切りつ
められた基準電圧線と結合され、両者がセンス・アンプ
装置の同じ側に配置される。このアーキテクチャは、こ
の点で折返しビット線構成に一層類似している。

【００１７】関連のセンス・アンプ装置を圧迫すること
なく、基準電圧発生装置に直接接続された基準電圧線を
使用することは、基準電圧線とセンス・アンプの間、お
よび関連のビット線とセンス・アンプの間に接続され
た、周期的に活動化される信号絶縁装置を設けることに
よって可能になる。このようにして、センス・アンプが
２つの論理状態の一方にセットされるとき、関連のどち
らかの線でセンス・アンプを信号から切り離すことがで
きる。本発明の修正アーキテクチャでは、この選択的絶
縁により、アンプが基準電圧発生装置によって圧迫され
るのを防ぐと同時に、ビット線または基準電圧線あるい
はその両方上の継続的ノイズから信号を絶縁することが
可能になる。以下に列挙するように、本発明書に示す新
規な回路は、これまで周知のどの開放ビット線アーキテ
クチャまたは折返しビット線アーキテクチャに比べて
も、大きな性能上の利点を有する。

【００１８】図２に、本発明によるメモリ素子２０の一
実施例を示す。概略的に述べると、素子２０は、折返し
センス・アンプ・レイアウトが新規な開放ビット線アー
キテクチャ内で働けるようにする、切換ゲート絶縁素子
を構成する。（「開放ビット線アーキテクチャ」は本明
細書では、メモリ・アレイのほぼ全てのＸ、Ｙ交点位置
にメモリ・セルが配置された、メモリ素子を指すのに使
用する。）図示のように、通常は（たとえば、折返しビ
ット線アレイ構成で）完全な基準ビット線であるもの
が、小さな基準電圧信号供給回路２１に切りつめられ、
回路２１は、絶縁素子（以下で考察する）がオフに切り
換わるときに容量結合平衡のために使用される。したが
って、本発明の基準電圧線は従来の基準ビット線セルの
痕跡部分である。

【００１９】構造２０では、図示のセンス・アンプ・バ
ンク内にある１つまたは複数のセンス・アンプ装置２２
によって読取りのために選択されるメモリ・セル（図示
せず）が、アンプ・バンクの右側の単一アレイ２３内に
配置される。１つまたは複数の対称形センス・アンプ・
バンク、メモリ・アレイおよび接続構造が、図示の構造
の右側にさらに存在してもよい。このように、アレイ２
３内のビット線が１本おきに、それぞれ当該のメモリ・
アレイの両側に配置された２つのセンス・アンプ・バン
クの当該の一方に接続され、各ビット線（たとえば、Ｂ
Ｌ５およびＢＬ６）は、２つの対向するセンス・アンプ
・バンクのうちの他方のバンクに到達する前に終端す
る。ビット線の終端と、ビット線が接続されていないセ
ンス・アンプ・バンクとの間に基準電圧回路２１が位置
する。回路２１は基準電圧線、たとえば、ＲＶＬ５、お
よび基準電圧発生装置（図示せず）を含む。基準電圧発
生装置は、図示の１／２Ｖ_DD等の予め選択された電圧を
発生し、接続されたセンス・アンプ装置２２にその一部
が入力される。

【００２０】各ビット線ＢＬと関連のセンス・アンプ装
置２２の間に、切換えゲート絶縁トランジスタＴ５等の
絶縁素子が設けられる。トランジスタＴ５は、適切なタ
イミングのビット線絶縁信号ＢＬ（ＩＳＯ）によってゲ
ートされ（Ｇ）、そのドレイン（Ｄ）が線ＢＬ５に接続
され、ソース（Ｓ）が装置２２に接続されている。同様
に、活動状態のとき基準電圧発生装置（図示せず）をセ
ンス・アンプ装置２２から絶縁するため、切換えゲート
基準トランジスタＴ６等の基準絶縁素子が設けられる。
トランジスタＴ６は、適切なタイミングの制御信号ＲＥ
Ｆ（ＩＳＯ）によってゲートされ（Ｇ）、基準電圧発生
装置（たとえば、１／２Ｖ_DD信号を供給する）に接続さ
れたソース（Ｓ）と、装置２２に接続されたドレイン
（Ｄ）を有する。ＮＦＥＴ絶縁トランジスタＴ５および
Ｔ６が共に活動状態のとき、ビット線ＢＬおよび切りつ
められた基準線ＲＶＬが、それぞれセンス・アンプ装置
に直接接続される。さらに、絶縁素子Ｔ５およびＴ６
は、図ではＮＭＯＳトランジスタで構成されているが、
他のどのような信号絶縁手段を使用してもよい。

【００２１】電荷等化回路２４の第１の実施例も図２に
示されている。センス・アンプ装置２２は、それぞれの
ビット線（たとえば、ＢＬ５）上の信号と、対応する基
準電圧線（たとえば、ＲＶＬ５）との間の測定された差
に基づいてセットされる。したがって各装置２２は、関
連のビット線上と基準線上の信号の測定された差に基づ
いて高信号レベルまたは低信号レベルにセットすること
により、選択されたメモリ・セルの値を「読み取る」。

【００２２】当技術分野で周知のように、各センス・ア
ンプ装置に入力された信号は、通常所定の時間の間、等
化される。等化の後、ビット線上の信号は高い値または
低い値に浮動することができる。ビット線上の信号の変
化は、主として選択されたメモリ・セルの状態によって
駆動される。ビット線が浮動するこの期間は「ビット線
信号発生期間」と呼ばれる。ビット線上での信号の発生
後、センス・アンプ装置は「セット期間」に入り、この
期間中に装置は、ビット線上に発生した信号と基準電圧
信号の差に基づいて、高信号値または低信号値にセット
される。上記の差は比較的一定に留まる。すなわち、ビ
ット線と基準電圧線が基準信号電圧で等化される。セン
ス・アンプ装置のセット後のある時点で、ビット線とそ
の切りつめられた基準電圧線が等化状態に戻る。（本発
明によるメモリ素子の動作については、図３を参照して
以下にさらに詳しく説明する。）

【００２３】図２はまた、線間の等化を実施するための
回路２４の可能な一実施例を示す。等化回路２４は、ビ
ット線ＢＬ５とその関連の基準電圧線ＲＶＬ５の間に設
けた、２つの直列に接続されたトランジスタＴ１０およ
びＴ１１を使用する。トランジスタＴ１０およびＴ１１
はそれぞれ等化制御信号ＥＱによってゲートされる
（Ｇ）。トランジスタＴ１０のドレイン（Ｄ）はビット
線ＢＬ５に接続され、そのソース（Ｓ）はトランジスタ
Ｔ１１のドレイン（Ｄ）に接続される。トランジスタＴ
１０およびＴ１１のコモン・ノード接続も等化電圧供給
線Ｖ（ＥＱ）に接続される。等化電圧供給線は例えば１
／２Ｖ_DD信号を含むことができる。トランジスタＴ１１
のソース（Ｓ）は基準電圧線ＲＶＬ５に接続される。し
たがって、制御線ＥＱ上の信号が高であるときは、トラ
ンジスタＴ１０およびＴ１１は活動状態にあり、等化電
圧Ｖ（ＥＱ）が線ＢＬ５およびＲＶＬ５に直接印加され
る。本発明と共に使用できる等化回路のもう１つの実施
例を、図４を参照して以下にさらに示す。

【００２４】図２を引き続き参照すると、データがアン
プ装置２２からスイッチング・トランジスタＴ１２およ
びＴ１３を介して真データ線バスＤＬまたは補データ線
バスＤＬ（Ｃ）に読み出される。スイッチング・トラン
ジスタＴ１２およびＴ１３は、列復号回路２５からの信
号によってゲートされる（Ｇ）。トランジスタＴ１２
は、装置２２とデータ線バスＤＬの間に接続され、その
ドレイン（Ｄ）がデータ線に接続され、そのソース
（Ｓ）がセンス・アンプ装置に接続される。逆に、トラ
ンジスタＴ１３は、そのドレイン（Ｄ）がセンス・アン
プ装置に接続され、そのソース（Ｓ）が補データ線ＤＬ
（Ｃ）に接続される。

【００２５】次に本発明による開放ビット線アーキテク
チャ処理の動作例を、図３の部分動作ループを参照して
説明する。（このメモリ・アレイは、ここでは複数のｎ
チャンネル・メモリ素子を含むものと仮定する。）

【００２６】前の処理サイクルが完了すると、ステップ
４０「ＲＡＳ非活動状態」で行アドレス・ストローブ
（ＲＡＳ）は非活動状態になる。この期間中、信号Ｅ
Ｑ、ＢＬ（ＩＳＯ）およびＲＥＦ（ＩＳＯ）は高であ
り、列復号回路からのビット・スイッチ信号ＢＳおよび
当該のアレイ・ワード線は低であり、等化電圧Ｖ（Ｅ
Ｑ）は所定のレベル、たとえば、１／２Ｖ_DDにある。ス
テップ４２「サイクル開始」でサイクルが開始し（たと
えば、ＲＡＳが降下する）、ステップ４４「ワード線選
択」でワード線が選択される。次にステップ４６「ビッ
ト線浮動；センス・アンプに電荷移動」で、ビット線が
浮動する間に、接続されたビット線から電荷がセンス・
アンプの内部ノードに移動する。その後、ステップ４８
「センス・アンプ絶縁」で、たとえば、ＢＬ（ＩＳＯ）
およびＲＥＦ（ＩＳＯ）を低に降下させることにより、
センス・アンプが絶縁される。絶縁された後、ステップ
５０「センス・アンプのセット」で、センス・アンプ
は、その内部ノードで発生された信号を使ってセットさ
れる。このアンプ絶縁のため、センス・アンプの入力に
対する値は凍結され、センス・アンプはビット線または
基準線あるいはその両方上のどのような信号変動からも
独立している。

【００２７】アンプ・セット期間に続いて、ステップ５
２「データ線駆動」で、ビット・スイッチＢＳを高にセ
ットすることにより、センス・アンプからデータが読み
出される。読み取られたビット線（メモリ・セル）は次
にステップ５４「セル再書込み」で再書き込みされる。
それには、ビット線絶縁装置ＢＬ（ＩＳＯ）ゲート上の
低信号の部分的除去が必要である。その後、ステップ５
６「復元」で、ビット線と基準電圧線の間の等化が復元
され、すなわちＥＱおよびＶ（ＥＱ）が高になり、セン
ス・アンプからの基準線ＲＥＦ（ＩＳＯ）の絶縁が除去
される。

【００２８】上述のように、図４は、本発明による開放
ビット線アーキテクチャの代替実施例を示す。このメモ
リ素子６０は、行および列の形に配列された複数のメモ
リ・セル（図示せず）を有するメモリ・アレイ６３を含
む。アレイ６３に隣接してセンス・アンプ・バンクが設
けられ、複数のセンス・アンプ装置６２を備える。前の
実施例と同様に、センス・アンプ装置へのそれぞれ対に
なった入力は、センス・アンプ・バンクの一方の側にあ
る同じアレイ・ウェルから発する。したがって、コモン
モード・ノイズの減少は固有のものである。センス・ア
ンプ・バンク（その１つのみを示す）がメモリ・アレイ
６３の両側に設けられ、各ビット線（たとえば、ＢＬ
７）が１つのセンス・アンプ・バンクのみに接続され
る。この場合も、各ビット線は基準電圧線（たとえば、
ＲＶＬ７）と結合されている。

【００２９】回路６１は図示のセンス・アンプ装置６２
に対する基準電圧供給源を備える。やはりゲートされた
絶縁トランジスタＴ７およびＴ８が、それぞれビット線
ＢＬ７および基準電圧線ＲＶＬ７のセンス・アンプ装置
６２への接続を制御する。トランジスタＴ７およびＴ８
は、トランジスタＴ８が独立した基準電圧供給源でな
く、そのソースＳが等化電圧Ｖ（ＥＱ）を受けるように
接続されている点以外は、上述のトランジスタＴ５およ
びＴ６（図２）と同様にゲートされ接続される。（実際
には、等化電圧Ｖ（ＥＱ）と基準電圧信号は等しくす
る。）

【００３０】この実施例の新規な点は、サンプル・ビッ
ト線ＢＬ７とサンプル基準電圧線ＲＶＬ７の間に接続さ
れた、別の等化回路６４を設けたことである。回路６４
はトランジスタＴ１４を含み、トランジスタＴ１４は、
図示の実施例では、等化ＥＱ制御信号によってゲート
（Ｇ）されるＮＦＥＴである。トランジスタＴ１４はそ
のドレイン（Ｄ）がビット線ＢＬ７に接続され、そのソ
ース（Ｓ）が等化電圧Ｖ（ＥＱ）に接続されている。図
２の等化回路２４よりも複雑でないとはいえ、この手法
は、センス・アンプ・バンクへの２つの入力から除かれ
た点で線に等化をもたらすことに留意されたい。この理
由で、図２の回路が現在のところ好ましい。図２の装置
２２に関連して上述した処理と同様にしてセンス・アン
プ装置６２からデータが読み出される。図４で、データ
出力スイッチング・トランジスタＴ１５およびＴ１６
は、列復号回路６５からのビット・スイッチＢＳ信号に
よってゲートされる（Ｇ）。

【００３１】上記の考察から、新規な開放ビット線構成
のメモリ素子および処理方法が提供されたことが理解さ
れよう。この素子は高密度で、追加の配線レベルを必要
とせず、かつレイアウトが容易である。そのセンス・ア
ンプ接続のレイアウトは、折返しセンス・アンプのレイ
アウトと同様である。しかし、基準ビット線セルは必要
でなく、選択されたビット線または関連の基準電圧線あ
るいはその両方上に発生されたノイズは、センス・アン
プがセットされている間、センス・アンプに送られな
い。さらに、上記のアーキテクチャでは、アレイ・エッ
ジに対する特別なレイアウト要件を伴わずにブロック形
レイアウトの全てのアレイ・ビットへの容易なアクセス
が可能である。内部センス・アンプ・ノードの軽いロー
ディングにより、センス・アンプ・セット性能が改善さ
れる。したがって、センス・アンプはレール毎に非常に
迅速にセットすることができる。その結果、データ線お
よび入出力経路のより速い駆動により、ビット・スイッ
チ・タイミングも改善できる。

【００３２】本発明の特定の実施例を添付の図面に図示
し、上記の詳細な説明で説明したが、本発明は本明細書
に記載する特定の実施例に限定されるものではなく、発
明の範囲から逸脱することなく、多数の再構成、修正お
よび置換が可能であることが理解されよう。頭記の特許
請求の範囲はそのような変更を全て包含するものであ
る。

【図面の簡単な説明】

【図１】従来の開放ビット線ＤＲＡＭアーキテクチャの
部分的概略図である。

【図２】本発明による開放ビット線メモリ・アーキテク
チャの部分的概略図である。

【図３】本発明によるメモリ・アレイ処理の実施例のフ
ローチャートである。

【図４】本発明による開放ビット線メモリ・アーキテク
チャの別の実施例の部分的概略図である。

【符号の説明】

１０開放ビット線アーキテクチャ１１メモリ・セル・アレイ１２センス・アンプ装置１６列復号回路２０メモリ素子２１基準電圧信号供給回路２２センス・アンプ・バンク２３メモリ・セル・アレイ２４等化回路２５列復号回路６２センス・アンプ装置６３メモリ・セル・アレイ６４等化回路６５列復号回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者エドマンド・ジュリス・スプロギスアメリカ合衆国05489、バーモント州アンダーヒル、アール・アール１、ボックス 340

Claims

【特許請求の範囲】

【請求項１】開放ビット線構成で配列され、少なくとも
その幾つかがビット線によって相互接続され、上記ビッ
ト線が上記相互接続されたセルの選択を行う、複数のメ
モリ・セルと、上記ビット線に接続され、ビット線信号発生期間の後に
続くセット期間中に２つの論理状態の一方にセットする
手段を備える、所定のビット線信号発生期間の間に上記
ビット線上の発生信号を検出するための信号検出装置
と、上記ビット線上の信号変動が上記検出装置から絶縁され
るように、上記検出装置セット期間の少なくとも一部分
の間、上記ビット線を上記検出装置から電気的に絶縁す
る手段とを含む、開放ビット線メモリ素子。
【請求項２】上記電気的絶縁手段が、上記検出装置セッ
ト期間の全期間中、上記検出装置を上記ビット線から絶
縁することを特徴とする、請求項１に記載の開放ビット
線メモリ素子。
【請求項３】上記複数のメモリ・セルがメモリ・セルの
アレイを構成し、それぞれセンス・アンプ装置を含む複
数の信号検出装置が設けられ、上記センス・アンプ装置
が少なくとも１つのセンス・アンプ・バンクに配列さ
れ、上記各センス・アンプ装置に、上記ビット線信号発
生期間中に上記ビット線上で発生する信号を検出するた
めにそれぞれ少なくとも１本のビット線が接続されるこ
とを特徴とする、請求項１に記載の開放ビット線メモリ
素子。
【請求項４】上記電気的絶縁手段が、上記信号検出装置
と上記ビット線の間に設けられたビット線絶縁素子を含
み、上記ビット線絶縁素子が所定のビット線絶縁制御信
号に応答することを特徴とする、請求項１に記載の開放
ビット線メモリ素子。
【請求項５】さらに、上記信号検出装置の入力端に接続
された所定の基準電圧信号を供給する基準電圧線を含
み、上記基準電圧線が上記ビット線と結合され、上記絶
縁手段が、上記検出装置セット期間中、上記ビット線お
よび上記基準電圧信号を上記検出装置から絶縁する手段
を含むことを特徴とする、請求項１に記載の開放ビット
線メモリ素子。
【請求項６】さらに、上記ビット線上の信号を上記所定
の基準電圧信号と選択的に等化する等化手段を含む、請
求項５に記載の開放ビット線メモリ。
【請求項７】上記電気的絶縁手段が、上記ビット線と上
記検出装置の間に接続され、所定のビット線絶縁制御信
号によって制御される第１の切換えゲート絶縁素子と、
上記基準電圧信号の発生源と上記検出装置の間に接続さ
れ、所定の基準絶縁制御信号によって制御される第２の
切換えゲート絶縁素子とを含むことを特徴とする、請求
項５に記載の開放ビット線メモリ素子。
【請求項８】開放ビット線構成で配列され、少なくとも
その幾つかがビット線によって相互接続され、上記ビッ
ト線が上記相互接続されたメモリ・セルの選択を行う、
複数のメモリ・セルと、上記相互接続されたメモリ・セルのうち特定の１つを読
取りのために選択する手段と、上記１本のビット線と結合され、基準電圧信号を供給す
る基準電圧線と、上記少なくとも１本のビット線に接続され、所定のビッ
ト線信号発生期間中、上記複数の相互接続されたメモリ
・セルのうち上記選択された１つから発生する信号を検
出し、かつ上記基準電圧線にも接続され、上記基準電圧
信号を受け取るためのセンス・アンプであって、所定の
セット期間中に、上記ビット線上の検出信号と上記電圧
信号の間の測定された差に基づいて２つの論理状態の一
方にセットするための手段を含む、センス・アンプと、上記ビット線上または上記関連の基準電圧線上の信号変
動が上記センス・アンプから絶縁されるように、上記ア
ンプ・セット期間の少なくとも一部分の間、上記ビット
線および上記基準電圧線を上記センス・アンプから電気
的に絶縁する手段とを含むダイナミック・ランダム・ア
クセス・メモリ素子。
【請求項９】行および列の形に配列された複数のメモリ
・セルと、上記メモリ・セルに結合された信号検出素子
とを有し、さらに、周期的間隔で配置された、メモリ・
セルの列選択を行うための複数のビット線と、周期的間
隔で配置された、メモリ・セルの行選択を行うための複
数のワード線とを含む、開放ビット線構成のメモリ素子
用の、メモリ・セル読取り方法において、（ａ）上記複
数のビット線のうちの１本上に、このビット線によって
相互接続された複数のメモリ・セルのうちの選択された
１つのセルの状態を表す信号を発生させるステップと、
（ｂ）所定のビット線信号発生期間中に、上記検出素子
を使って上記ステップ（ａ）の上記１本のビット線上の
信号を読み取るステップと、（ｃ）上記１本のビット線
を上記検出素子から絶縁するステップと、（ｄ）上記ス
テップ（ｃ）と少なくとも部分的に同時に、上記ステッ
プ（ａ）で上記選択されたビット線上に発生された上記
信号に基づいて、上記検出素子を２つの論理状態の一方
にセットするステップとを含み、上記絶縁ステップ
（ｃ）が、上記検出素子を少なくとも部分的に、上記１
本のビット線上の継続的信号変動とは独立してセットさ
せることを特徴とする方法。
【請求項１０】上記ステップ（ｄ）が、上記絶縁ステッ
プ（ｃ）と同時に、上記検出素子を２つの論理状態のう
ちの上記一方にセットするステップを含むことを特徴と
する、請求項９に記載のメモリ・セル読取り方法。
【請求項１１】さらに、上記１本のビット線と結合され
た基準電圧信号を上記検出素子に供給するステップを含
み、上記の検出素子をセットするステップ（ｄ）が、上
記１本のビット線上で読み取られた信号と上記基準電圧
信号の間の差を測定するステップを含むことを特徴とす
る、請求項９のメモリ・セル読取り方法。
【請求項１２】さらに、上記１本のビット線と結合され
た基準電圧信号を供給するステップを含み、上記ビット
線信号発生ステップ（ａ）の前に上記１本のビット線上
の信号を上記基準電圧信号と等化するステップを含み、
上記信号発生ステップ（ａ）が、上記１本のビット線上
の信号と上記基準電圧信号の等化を停止するステップを
含むことを特徴とする、請求項９に記載のメモリ・セル
読取り方法。