JPH0217875B2 - - Google Patents
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- JPH0217875B2 JPH0217875B2 JP25066584A JP25066584A JPH0217875B2 JP H0217875 B2 JPH0217875 B2 JP H0217875B2 JP 25066584 A JP25066584 A JP 25066584A JP 25066584 A JP25066584 A JP 25066584A JP H0217875 B2 JPH0217875 B2 JP H0217875B2
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- circuit
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は広くは半導体記憶回路に関するもの
であり、記憶回路用のCMOS集積回路に関する
ものである。
であり、記憶回路用のCMOS集積回路に関する
ものである。
従来技術には潜像（Latent image）メモリ回
路が開示されている。この潜像メモリ回路とは、
電力がその回路に対して印加される際の、予定の
２進状態を仮定しうるものである。バイポーラト
ランジスタを用いて潜像メモリ回路を実現したも
のとして米国特許第3662351号、同第3801967号、
同第380086号がある。また、米国特許第3755793
号には、潜像メモリ作用を実現するためにFET
（電界効果トランジスタ）とCCD（電荷結合デバ
イス）とを用いたものが記載されている。さらに
また、米国特許第3798621号では単一導電タイプ
のFETトランジスタ技術を用いて潜像メモリ作
用が実現されている。すなわち、米国特許第
3798621号においては読み出し及び書き込みの双
方、あるいは読み出しのみの作用を達成するため
に、交差状に結合されたRAM記憶セルにFETデ
バイスが選択的に加えられる。さらにまた、米国
特許第4418410号ではCMOS（相補的金属酸化半
導体）FET技術中で実施された非対称的RAMセ
ルにより潜像メモリ作動が実現される。すなわ
ち、米国特許第4418410号では、各記憶部位につ
き初期記憶状態で永久的にプログラムするために
単一の回路配置が右方または左方に方向設定され
る。
路が開示されている。この潜像メモリ回路とは、
電力がその回路に対して印加される際の、予定の
２進状態を仮定しうるものである。バイポーラト
ランジスタを用いて潜像メモリ回路を実現したも
のとして米国特許第3662351号、同第3801967号、
同第380086号がある。また、米国特許第3755793
号には、潜像メモリ作用を実現するためにFET
（電界効果トランジスタ）とCCD（電荷結合デバ
イス）とを用いたものが記載されている。さらに
また、米国特許第3798621号では単一導電タイプ
のFETトランジスタ技術を用いて潜像メモリ作
用が実現されている。すなわち、米国特許第
3798621号においては読み出し及び書き込みの双
方、あるいは読み出しのみの作用を達成するため
に、交差状に結合されたRAM記憶セルにFETデ
バイスが選択的に加えられる。さらにまた、米国
特許第4418410号ではCMOS（相補的金属酸化半
導体）FET技術中で実施された非対称的RAMセ
ルにより潜像メモリ作動が実現される。すなわ
ち、米国特許第4418410号では、各記憶部位につ
き初期記憶状態で永久的にプログラムするために
単一の回路配置が右方または左方に方向設定され
る。
しかしながら、要求されているのは相補的
MOSFET技術において実施するのに適合した、
より簡単な回路配置である。すなわち、回路の製
造における早期のデバイス形成段階では初期記憶
状態をプログラムする必要がなく、そのかわりに
製造工程での最終段階で初期記憶状態をプログラ
ムすればよいようなメモリ集積回路が望ましい。
MOSFET技術において実施するのに適合した、
より簡単な回路配置である。すなわち、回路の製
造における早期のデバイス形成段階では初期記憶
状態をプログラムする必要がなく、そのかわりに
製造工程での最終段階で初期記憶状態をプログラ
ムすればよいようなメモリ集積回路が望ましい。
この発明の目的は、従来の回路よりも製造の容
易な潜像CMOSメモリセルを提供することにあ
る。
易な潜像CMOSメモリセルを提供することにあ
る。
この発明の他の目的は、製造サイクルの比較的
遅い段階で初期記憶状態をプログラムできるよう
な潜像CMOSメモリセルを提供することにある。
遅い段階で初期記憶状態をプログラムできるよう
な潜像CMOSメモリセルを提供することにある。
この発明のさらに他の目的は、初期記憶状態の
プログラムと動作とが従来のものよりも容易な潜
像CMOSメモリセルを提供することにある。
プログラムと動作とが従来のものよりも容易な潜
像CMOSメモリセルを提供することにある。
以下の記載では、FETメモリアレイに適用す
るための潜像性をもつCMOS回路が開示される。
最小の割付り配置には交差状に結合された４個の
デバイスからなるCMOS回路が形成され、これ
により金属結線を用いることによつて予め調整さ
れた２進“１”または“０”の状態に回路をプロ
グラムすることが可能となる。この予備調整され
た２進状態は、その回路に対して電力が入力され
る際に回路によつて仮定される。そのあと、回路
は通常の“１”及び“０”の選択信号によつてア
クセスされるが、このアクセスは、交差状に結合
された従来のCMOS記憶回路と比較して動作特
性が劣ることはない。この回路は２つのCMOS
反転回路を持ち、それぞれの反転回路は正電圧端
子とアース端子との間に直列接続されたＰチヤネ
ルFETとＮチヤネルFETとを備えている。各
CMOS反転回路の出力ノードは他方の反転回路
のＮチヤネルFETデバイスのゲートに接続され
ている。その回路中の４つのFETデバイスを接
続する金属化結線中には選択的に切断可能な４つ
のノードが設けられている。これにより第１の
CMOS反転回路中のチヤネルFETデバイスのゲ
ートがアース端子と選択的に接続可能となり、ま
た第２のCOMS反転回路中のＰチヤネルFETデ
バイスのゲートが第１のCMOS反転回路の出力
ノードに選択的に接続可能となる。この接続配置
においては、回路に電圧が印加された際に第１の
ＰチヤネルFETデバイスが第２のＰチヤネル
FETデバイスよりもよく導通し、これにより第
１のCOMS反転回路の出力ノードが第２の
CMOS反転回路の出力ノードよりも電圧が高く
なり、こうして回路の初期記憶状態が明白にな
る。この初期記憶状態は、回路に電力が加えられ
たときは何時でも生じる、永久的に記憶された２
進状態である。また、４つのFETデバイスに対
する金属化結線の切断可能なノードの配置は、別
な形態に、すなわちはじめに電力を加えたとき第
２のCMOS反転回路の出力ノードの方が、第１
のCMOS反転回路の出力ノードよりも電圧が高
くなるように切断することもできる。このよう
に、同一の構成によりメモリアレイのすべての記
憶位置が形成できるのみならず、回路に金属化結
線が被着された後まで各記憶位置に対する初期記
憶状態のプログラムを行う必要がない。それゆ
え、本発明の回路は従来のものと比較製造しやす
く、プログラムが容易である。
るための潜像性をもつCMOS回路が開示される。
最小の割付り配置には交差状に結合された４個の
デバイスからなるCMOS回路が形成され、これ
により金属結線を用いることによつて予め調整さ
れた２進“１”または“０”の状態に回路をプロ
グラムすることが可能となる。この予備調整され
た２進状態は、その回路に対して電力が入力され
る際に回路によつて仮定される。そのあと、回路
は通常の“１”及び“０”の選択信号によつてア
クセスされるが、このアクセスは、交差状に結合
された従来のCMOS記憶回路と比較して動作特
性が劣ることはない。この回路は２つのCMOS
反転回路を持ち、それぞれの反転回路は正電圧端
子とアース端子との間に直列接続されたＰチヤネ
ルFETとＮチヤネルFETとを備えている。各
CMOS反転回路の出力ノードは他方の反転回路
のＮチヤネルFETデバイスのゲートに接続され
ている。その回路中の４つのFETデバイスを接
続する金属化結線中には選択的に切断可能な４つ
のノードが設けられている。これにより第１の
CMOS反転回路中のチヤネルFETデバイスのゲ
ートがアース端子と選択的に接続可能となり、ま
た第２のCOMS反転回路中のＰチヤネルFETデ
バイスのゲートが第１のCMOS反転回路の出力
ノードに選択的に接続可能となる。この接続配置
においては、回路に電圧が印加された際に第１の
ＰチヤネルFETデバイスが第２のＰチヤネル
FETデバイスよりもよく導通し、これにより第
１のCOMS反転回路の出力ノードが第２の
CMOS反転回路の出力ノードよりも電圧が高く
なり、こうして回路の初期記憶状態が明白にな
る。この初期記憶状態は、回路に電力が加えられ
たときは何時でも生じる、永久的に記憶された２
進状態である。また、４つのFETデバイスに対
する金属化結線の切断可能なノードの配置は、別
な形態に、すなわちはじめに電力を加えたとき第
２のCMOS反転回路の出力ノードの方が、第１
のCMOS反転回路の出力ノードよりも電圧が高
くなるように切断することもできる。このよう
に、同一の構成によりメモリアレイのすべての記
憶位置が形成できるのみならず、回路に金属化結
線が被着された後まで各記憶位置に対する初期記
憶状態のプログラムを行う必要がない。それゆ
え、本発明の回路は従来のものと比較製造しやす
く、プログラムが容易である。
第１図のメモリアレイには第１の記憶状態をも
つ第１の予備調整された回路セル１０と、第１の
回路セルとは逆の記憶状態をもつ第２の予備調整
された回路セル２０の２つの記憶部位が示されて
いる。総体的には、このメモリセルは垂直方向に
向けられた２対のビツトラインBL及びBL*が設
けられている。これらのビツトラインBL及び
BL*はビツトライン駆動回路（図示しない）に接
続されている。ビツトライン駆動回路は、従来周
知のように、ビツトラインBLの電圧を立ち上が
らせ、ビツトラインBL*の電圧を立ち下がらせる
ことにより第１の２進状態の書き込みを行う。
尚、BL*のように２進変数のあとにつけた「＊」
というシンボルは変数BLの補数をあらわすもの
とする。ビツトラインBL及びBL*は感知増幅器
にも接続され、これにより読み取り期間には、第
１の記憶部位に記憶されている第１の記憶状態が
ビツトラインBLのうちの一方の電位を立ち上が
らせ、他方のビツトラインBL*の電位を立ち下が
らせる。尚、これもまた従来より周知である。メ
モリアレイは記憶部位を、ワードラインWLに沿
う水平な配例に構成されたものである。ワードラ
インWLは特定の列に沿うすべての記憶セルをそ
れらの記憶セルが占める個々のカラム中の各ビツ
トラインの対に選択的に接続する。これと同様
に、FETメモリアレイ中でビツトラインとワー
ドラインとを直交に交差された構成は、例えば本
願出願人の所有する米国特許第3798621号に開示
されている。
つ第１の予備調整された回路セル１０と、第１の
回路セルとは逆の記憶状態をもつ第２の予備調整
された回路セル２０の２つの記憶部位が示されて
いる。総体的には、このメモリセルは垂直方向に
向けられた２対のビツトラインBL及びBL*が設
けられている。これらのビツトラインBL及び
BL*はビツトライン駆動回路（図示しない）に接
続されている。ビツトライン駆動回路は、従来周
知のように、ビツトラインBLの電圧を立ち上が
らせ、ビツトラインBL*の電圧を立ち下がらせる
ことにより第１の２進状態の書き込みを行う。
尚、BL*のように２進変数のあとにつけた「＊」
というシンボルは変数BLの補数をあらわすもの
とする。ビツトラインBL及びBL*は感知増幅器
にも接続され、これにより読み取り期間には、第
１の記憶部位に記憶されている第１の記憶状態が
ビツトラインBLのうちの一方の電位を立ち上が
らせ、他方のビツトラインBL*の電位を立ち下が
らせる。尚、これもまた従来より周知である。メ
モリアレイは記憶部位を、ワードラインWLに沿
う水平な配例に構成されたものである。ワードラ
インWLは特定の列に沿うすべての記憶セルをそ
れらの記憶セルが占める個々のカラム中の各ビツ
トラインの対に選択的に接続する。これと同様
に、FETメモリアレイ中でビツトラインとワー
ドラインとを直交に交差された構成は、例えば本
願出願人の所有する米国特許第3798621号に開示
されている。
第１図の予備調整された記憶セル１０はＮチヤ
ネルの隔離用FETデバイスＴ５，Ｔ６を介して
各ビツトラインBL，BL*に接続されている。そ
してワードラインWLに正の電位を加えることに
より、ワードラインWLは回路１０のノードＱを
ビツトラインBLに、また回路１０のノードQ*を
ビツトラインBL*にそれぞれ導通させる効果をも
つ。尚、予備調整された記憶セル１０の物理的な
レイアウトは第４，５図に示されている。また、
記憶セル１０の構成及び作用の説明を容易にする
ため、記憶セル１０を単独で第２図に示してあ
る。第２図に示した予備調整された記憶回路セル
１０は、４つのデバイスセルである。この４つの
デバイスセルには２つの相補的MOSFET反転回
路１２及び１４が含まれている。第１の反転回路
１２は、正電圧端子Vdとアース端子との間に出
力ノード１３を中心にして直列接続されたＰチヤ
ネルFETデバイスＴ１とＮチヤネルFETデバイ
スＴ２とからなる。第２の反転回路１４は、正電
圧端子Vdとアース端子との間に出力ノード１５
を中心にして直列接続されたＰチヤネルFETデ
バイスＴ３とＮチヤネルFETデバイスＴ４とか
らなる。この回路のＱノードである出力ノード１
３はＮチヤネルFETデバイスＴ４のゲートに接
続され、この回路のQ*ノードである出力ノード
１５はＮチヤネルFETデバイスＴ２のゲートに
接続される。
ネルの隔離用FETデバイスＴ５，Ｔ６を介して
各ビツトラインBL，BL*に接続されている。そ
してワードラインWLに正の電位を加えることに
より、ワードラインWLは回路１０のノードＱを
ビツトラインBLに、また回路１０のノードQ*を
ビツトラインBL*にそれぞれ導通させる効果をも
つ。尚、予備調整された記憶セル１０の物理的な
レイアウトは第４，５図に示されている。また、
記憶セル１０の構成及び作用の説明を容易にする
ため、記憶セル１０を単独で第２図に示してあ
る。第２図に示した予備調整された記憶回路セル
１０は、４つのデバイスセルである。この４つの
デバイスセルには２つの相補的MOSFET反転回
路１２及び１４が含まれている。第１の反転回路
１２は、正電圧端子Vdとアース端子との間に出
力ノード１３を中心にして直列接続されたＰチヤ
ネルFETデバイスＴ１とＮチヤネルFETデバイ
スＴ２とからなる。第２の反転回路１４は、正電
圧端子Vdとアース端子との間に出力ノード１５
を中心にして直列接続されたＰチヤネルFETデ
バイスＴ３とＮチヤネルFETデバイスＴ４とか
らなる。この回路のＱノードである出力ノード１
３はＮチヤネルFETデバイスＴ４のゲートに接
続され、この回路のQ*ノードである出力ノード
１５はＮチヤネルFETデバイスＴ２のゲートに
接続される。
この発明によれば、第２図の回路１０は、Ｐチ
ヤネルFETデバイスＴ１のゲートを選択的にア
ースに接続し、ＰチヤネルFETデバイスＴ３の
ゲートを選択的に出力ノード１３に接続すること
により第１の初期状態に選択的にプログラムされ
る。すなわち、このようにすることにより、端子
Vdを介して回路に正電圧が加えられた時に、Ｐ
チヤネルFETデバイスＴ１がＰチヤネルFETデ
バイスＴ３よりも、よく導通するようになる。そ
して、ＰチヤネルFETデバイスＴ１がよりよく
導通することから、ノード１３の電位はノード１
５の電位よりも高速に立ち上がり、これによりＮ
チヤネルFETデバイスＴ４のゲートには、Ｎチ
ヤネルFETデバイスＴ２のゲートよりも高速で
正電圧が印加される。このように、Ｎチヤネル
FETデバイスＴ４はＮチヤネルFETデバイスＴ
２よりも速くオンになるので、端子Vdを介して
この回路に最初に正電圧が加えられた時に、出力
ノード１５がアースに接続される。すると、これ
によりＮチヤネルFETデバイスＴ２はオフ状態
にとどまるので、この回路のノード１３の正電位
状態が確保される。このように、端子Vdを介し
てこの回路に最初に正電圧が加えられると、第２
図の予備調整された記憶セル１０は、ノード１３
（ノードＱ）の電位がノード１５（ノードQ*）の
電位よりも高いという予めプログラムされた第１
の初期記憶状態をとることになる。すなわち、そ
の動作の開始時点あるいは電力の中断後に回路に
電力を印加すると、隔離用トランジスタＴ５，Ｔ
６を介してビツトラインBL，BL*により回路１
０の２進状態を読み取ることにより、金属結線に
より初期の段階でこの回路にプログラムされてい
た状態が開示されることになろう。尚、金属結線
層についてはまたあとで説明する。
ヤネルFETデバイスＴ１のゲートを選択的にア
ースに接続し、ＰチヤネルFETデバイスＴ３の
ゲートを選択的に出力ノード１３に接続すること
により第１の初期状態に選択的にプログラムされ
る。すなわち、このようにすることにより、端子
Vdを介して回路に正電圧が加えられた時に、Ｐ
チヤネルFETデバイスＴ１がＰチヤネルFETデ
バイスＴ３よりも、よく導通するようになる。そ
して、ＰチヤネルFETデバイスＴ１がよりよく
導通することから、ノード１３の電位はノード１
５の電位よりも高速に立ち上がり、これによりＮ
チヤネルFETデバイスＴ４のゲートには、Ｎチ
ヤネルFETデバイスＴ２のゲートよりも高速で
正電圧が印加される。このように、Ｎチヤネル
FETデバイスＴ４はＮチヤネルFETデバイスＴ
２よりも速くオンになるので、端子Vdを介して
この回路に最初に正電圧が加えられた時に、出力
ノード１５がアースに接続される。すると、これ
によりＮチヤネルFETデバイスＴ２はオフ状態
にとどまるので、この回路のノード１３の正電位
状態が確保される。このように、端子Vdを介し
てこの回路に最初に正電圧が加えられると、第２
図の予備調整された記憶セル１０は、ノード１３
（ノードＱ）の電位がノード１５（ノードQ*）の
電位よりも高いという予めプログラムされた第１
の初期記憶状態をとることになる。すなわち、そ
の動作の開始時点あるいは電力の中断後に回路に
電力を印加すると、隔離用トランジスタＴ５，Ｔ
６を介してビツトラインBL，BL*により回路１
０の２進状態を読み取ることにより、金属結線に
より初期の段階でこの回路にプログラムされてい
た状態が開示されることになろう。尚、金属結線
層についてはまたあとで説明する。
第１図の予備調整された記憶回路セル２０は、
初期記憶状態を設定するために金属化結線層をプ
ログラムする以前は記憶回路セル１０と物理的に
同一であつたものである。しかし、初期記憶状態
を設定してからは、予備調整された記憶回路セル
２０は記憶回路セル１０とは反対の２進状態を有
している。そこで、回路セル２０におけるデバイ
スを回路セル１０のデバイスと識別するために、
回路セル２０中の、回路セル１０のデバイスに対
応するデバイスにはプライム記号を付することに
する。例えば、回路１０中のFETデバイスＴ２
は、回路２０中のFETデバイスＴ２′に対応す
る。回路２０の物理的レイアウトは第４，５図に
示すとおりである。しかしながら、回路２０の構
成と作用の説明を容易にするため、回路２０を単
独で第３図に図示してある。
初期記憶状態を設定するために金属化結線層をプ
ログラムする以前は記憶回路セル１０と物理的に
同一であつたものである。しかし、初期記憶状態
を設定してからは、予備調整された記憶回路セル
２０は記憶回路セル１０とは反対の２進状態を有
している。そこで、回路セル２０におけるデバイ
スを回路セル１０のデバイスと識別するために、
回路セル２０中の、回路セル１０のデバイスに対
応するデバイスにはプライム記号を付することに
する。例えば、回路１０中のFETデバイスＴ２
は、回路２０中のFETデバイスＴ２′に対応す
る。回路２０の物理的レイアウトは第４，５図に
示すとおりである。しかしながら、回路２０の構
成と作用の説明を容易にするため、回路２０を単
独で第３図に図示してある。
第３図において、回路２０は第１のCMOS反
転回路１２′と第２のCMOS反転回路１４′とか
らなつている。これらの反転回路は金属化結線層
のプログラムを施される以前は、本来回路１０の
第１のCMOS反転回路１２及び第２のCMOS反
転回路１４と同じものである。第３図における回
路２０は、回路１０中のFETデバイスＴ１に対
応するFETデバイスＴ１′を備えている。そし
て、そのFETデバイスＴ１′のゲートは出力ノー
ド１５′（ノードQ*′）に接続されるように選択
的にプログラムされている。また、それに対応し
てFETデバイスＴ３′のゲートは接地されてい
る。回路２０をこのように構成したことにより、
端子Vdを介して回路２０に正の電圧を加えると、
ＰチヤネルFETデバイスＴ３′がＰチヤネルFET
デバイスＴ１′よりもよく導通する。これにより、
ノード１５′（ノードQ*′）が初期記憶状態にお
いてノード１３′（ノードQ′）よりも高い電位を
有することになる。このように、端子Vdを介し
て回路２０上にはじめに正の電圧が加えられたあ
とでは、ワードラインWL′がハイレベルになる
と、隔離用トランジスタ１５′及びＴ６′がそれぞ
れ、ノードQ′，Q*′とビツトラインBL，BL*と
を接続し、これによりビツトラインBL*上の正電
位はビツトラインBL上の正電位よりも高くなる。
これは回路１０の記憶された２進状態とは反対の
２進状態である。
転回路１２′と第２のCMOS反転回路１４′とか
らなつている。これらの反転回路は金属化結線層
のプログラムを施される以前は、本来回路１０の
第１のCMOS反転回路１２及び第２のCMOS反
転回路１４と同じものである。第３図における回
路２０は、回路１０中のFETデバイスＴ１に対
応するFETデバイスＴ１′を備えている。そし
て、そのFETデバイスＴ１′のゲートは出力ノー
ド１５′（ノードQ*′）に接続されるように選択
的にプログラムされている。また、それに対応し
てFETデバイスＴ３′のゲートは接地されてい
る。回路２０をこのように構成したことにより、
端子Vdを介して回路２０に正の電圧を加えると、
ＰチヤネルFETデバイスＴ３′がＰチヤネルFET
デバイスＴ１′よりもよく導通する。これにより、
ノード１５′（ノードQ*′）が初期記憶状態にお
いてノード１３′（ノードQ′）よりも高い電位を
有することになる。このように、端子Vdを介し
て回路２０上にはじめに正の電圧が加えられたあ
とでは、ワードラインWL′がハイレベルになる
と、隔離用トランジスタ１５′及びＴ６′がそれぞ
れ、ノードQ′，Q*′とビツトラインBL，BL*と
を接続し、これによりビツトラインBL*上の正電
位はビツトラインBL上の正電位よりも高くなる。
これは回路１０の記憶された２進状態とは反対の
２進状態である。
回路の物理的レイアウト
第４図は、予備調整された記憶回路セル１０に
対する、拡散領域と多結晶シリコン結線の物理的
レイアウトをあらわしている。尚、第４図におい
て参照符号にプライムが付してあれば、そのレイ
アウトは第１，３図の回路２０にも適用されるこ
とになろう。拡散領域と多結晶シリコン上には金
属化レベルが重ねられている。その合属化レベル
のパターンは第５図に示されている。また、拡散
領域と、多結晶シリコン結線と、金属化結線の相
対的なレベルをより明確に図示するために、それ
らの断面図が第８，９図に示されている。予備調
整された記憶回路セル１０に対して初期記憶状態
を選択する方法は金属化ノードＢ，B′を選択的
に切断することにより実行される。第５図の８―
８′断面図である第８図は第５図のレイアウト中
に示された金属化ノードＢの構造を示している。
この金属化ノードＢは第１図にも概要的に図示さ
れている。第５図において金属化アース線３０に
は小さい突出部３２が形成されており、その突出
部３２は金属化ノードＡである細首部Ａに接続さ
れる。この金属化ノードＡはレーザー書き込み、
化学的湿式エツチング、ドライエツチングなどの
周知の半導体切断技術を用いて選択的に切断可能
である。その部分Ａは、非切断状態では金属化結
線３４（第５図）に接続されており、金属化結線
３４は第８図の断面図中に示した接点部分３６と
接続されている。さらに接点部分３６は上層の金
属化レベルを、中間の多結晶シリン結線とともに
多結晶導電層３８に接続する。多結晶シリコン導
電層３８はさらにFETデバイスＴ１の多結晶シ
リコンゲート３９に接続される。第８図の断面図
においては、拡散領域３７の端部がゲート３９と
整合していることが見てとれよう。また、Ｑノー
ドの拡散領域３５の断面図も示されている。金属
接点３６は金属化線４０として、切断可能な金属
化ノードＢに連続している。金属化ノードＢは、
第１図及び第２図の回路１０を実現するために、
ノードB′とともに選択的に切断可能である。こ
の金属化された、選択的に切断可能なノードＢは
金属化線４０，４２の細首部である。つぎに金属
化線４２は金属接点部４２上へと延長される。金
属接点部４２は中間レベル上で多結晶シリコン結
線４６に接触する役割を果たす。多結晶シリコン
線４６はFETデバイスＴ２のゲート４８に接続
されている。第８図においては拡散領域４７がゲ
ート４８と整合していることが見てとれよう。金
属接点４４は次に金属接点５０上に延長される。
金属接点５０は絶縁層１６を貫通して下方に進
み、半導体基板１８中の拡散領域５２に達してい
る。
対する、拡散領域と多結晶シリコン結線の物理的
レイアウトをあらわしている。尚、第４図におい
て参照符号にプライムが付してあれば、そのレイ
アウトは第１，３図の回路２０にも適用されるこ
とになろう。拡散領域と多結晶シリコン上には金
属化レベルが重ねられている。その合属化レベル
のパターンは第５図に示されている。また、拡散
領域と、多結晶シリコン結線と、金属化結線の相
対的なレベルをより明確に図示するために、それ
らの断面図が第８，９図に示されている。予備調
整された記憶回路セル１０に対して初期記憶状態
を選択する方法は金属化ノードＢ，B′を選択的
に切断することにより実行される。第５図の８―
８′断面図である第８図は第５図のレイアウト中
に示された金属化ノードＢの構造を示している。
この金属化ノードＢは第１図にも概要的に図示さ
れている。第５図において金属化アース線３０に
は小さい突出部３２が形成されており、その突出
部３２は金属化ノードＡである細首部Ａに接続さ
れる。この金属化ノードＡはレーザー書き込み、
化学的湿式エツチング、ドライエツチングなどの
周知の半導体切断技術を用いて選択的に切断可能
である。その部分Ａは、非切断状態では金属化結
線３４（第５図）に接続されており、金属化結線
３４は第８図の断面図中に示した接点部分３６と
接続されている。さらに接点部分３６は上層の金
属化レベルを、中間の多結晶シリン結線とともに
多結晶導電層３８に接続する。多結晶シリコン導
電層３８はさらにFETデバイスＴ１の多結晶シ
リコンゲート３９に接続される。第８図の断面図
においては、拡散領域３７の端部がゲート３９と
整合していることが見てとれよう。また、Ｑノー
ドの拡散領域３５の断面図も示されている。金属
接点３６は金属化線４０として、切断可能な金属
化ノードＢに連続している。金属化ノードＢは、
第１図及び第２図の回路１０を実現するために、
ノードB′とともに選択的に切断可能である。こ
の金属化された、選択的に切断可能なノードＢは
金属化線４０，４２の細首部である。つぎに金属
化線４２は金属接点部４２上へと延長される。金
属接点部４２は中間レベル上で多結晶シリコン結
線４６に接触する役割を果たす。多結晶シリコン
線４６はFETデバイスＴ２のゲート４８に接続
されている。第８図においては拡散領域４７がゲ
ート４８と整合していることが見てとれよう。金
属接点４４は次に金属接点５０上に延長される。
金属接点５０は絶縁層１６を貫通して下方に進
み、半導体基板１８中の拡散領域５２に達してい
る。
第５図に示した金属化結線ノードＢ，B′また
はＡ，A′間を切断するための選択的切断技術は
米国特許第4198696号に記載されている。第４図
と第５図の物理的レイアウトは回路１０に対応す
る第１の初期記憶状態または回路２０に対応する
第２の初期記憶状態のうちのどれかに選択的にプ
ログラムすることができる。そのプログラムは例
えば、レーザービームを照射して、金属化結線の
切断可能な部分に隣接する部分を溶断し分離する
ことによつて、金属化ノードＢ，B′または金属
化ノードＡ，A′を選択的に切断することにより
達成される。その金属化層の組成は典型的にはア
ルミニウムであり、そのアルミニウム層には周知
のとおり微量の銅またはシリコンをドープしても
よい。このように、第４，５図に示した物理的レ
イアウトの実施例から回路１０を形成するために
は、ノードＢ，B′が選択的に切断され、ノード
Ａ，A′は切断されないまま残される。これによ
り、ＰチヤネルFETデバイスＴ１のゲートはア
ースされ、ＰチヤネルFETデバイスＴ３のゲー
トはノードＱに接続されることになろう。それゆ
え、端子Vdを介して回路に正の電圧が加えられ
ると、ノードＱが高レベルの電位を有し、ノード
Q*が低レベルの電位を有することになる。
はＡ，A′間を切断するための選択的切断技術は
米国特許第4198696号に記載されている。第４図
と第５図の物理的レイアウトは回路１０に対応す
る第１の初期記憶状態または回路２０に対応する
第２の初期記憶状態のうちのどれかに選択的にプ
ログラムすることができる。そのプログラムは例
えば、レーザービームを照射して、金属化結線の
切断可能な部分に隣接する部分を溶断し分離する
ことによつて、金属化ノードＢ，B′または金属
化ノードＡ，A′を選択的に切断することにより
達成される。その金属化層の組成は典型的にはア
ルミニウムであり、そのアルミニウム層には周知
のとおり微量の銅またはシリコンをドープしても
よい。このように、第４，５図に示した物理的レ
イアウトの実施例から回路１０を形成するために
は、ノードＢ，B′が選択的に切断され、ノード
Ａ，A′は切断されないまま残される。これによ
り、ＰチヤネルFETデバイスＴ１のゲートはア
ースされ、ＰチヤネルFETデバイスＴ３のゲー
トはノードＱに接続されることになろう。それゆ
え、端子Vdを介して回路に正の電圧が加えられ
ると、ノードＱが高レベルの電位を有し、ノード
Q*が低レベルの電位を有することになる。
あるいは、第４，５図に示した物理的レイアウ
トの実施例から、ノードＡ，A′を選択的に切断
し、ノードＢ，B′を切断しないまま残すことに
より第３図の回路２０を実現するように選択的に
プログラムすることもできる。すなわち、このこ
とによりＰチヤネルFETデバイスＴ３′のゲート
がアースに接続され、ＰチヤネルFETデバイス
Ｔ１′のゲートがノードQ*′に接続される。する
と、端子Vdを介して回路に正の電圧が加えられ
たときに、ノードQ′が相対的に低レベルの電位
を有し、ノードQ*′が相対的に高レベルの電位を
有することになる。
トの実施例から、ノードＡ，A′を選択的に切断
し、ノードＢ，B′を切断しないまま残すことに
より第３図の回路２０を実現するように選択的に
プログラムすることもできる。すなわち、このこ
とによりＰチヤネルFETデバイスＴ３′のゲート
がアースに接続され、ＰチヤネルFETデバイス
Ｔ１′のゲートがノードQ*′に接続される。する
と、端子Vdを介して回路に正の電圧が加えられ
たときに、ノードQ′が相対的に低レベルの電位
を有し、ノードQ*′が相対的に高レベルの電位を
有することになる。
予備調整された記憶回路セル１０の作用は第６
図のタイムチヤートに関連して説明される。この
とき、電力中断状態を表示するために、第１図の
リセツト回路２２が設けられる。リセツト回路２
２はＰチヤネルデバイスとＮチヤネルデバイスと
からなるCMOS反転回路であり、それぞれのデ
バイスのゲートにはリセツトパルスが供給され
る。また、リセツト回路２２の出力ノードはVd
正電圧としてライン２４により回路１０と回路２
０とにそれぞれ接続される。第６図のリセツト信
号の波形は回路１０への正電圧の供給が中断され
た場合の事象の系列をあらわすものである。第６
図において見てとれるように、正の電圧Vdがオ
フになつたときにはＱノードとQ*ノードの両電
圧はアース電位に下降する。回路１０に正の電圧
Vdが再び供給されたあとでは、ＰチヤネルFET
デバイスＴ１がＰチヤネルFETデバイスＴ３よ
りもよく導通するようになり、それゆえノードＱ
の電位が相対的にノードQ*の電位よりも高くな
る。このことは第６図のタイムチヤートから見て
とれよう。もしこのことが、例えば電力の欠陥で
あつたならば、然るべき起動手続が実行されるこ
とになろう。すなわち、その起動手続において
は、メモリアレイ中の記憶セルの初期記憶状態に
永久的に記憶された情報が読み出され、この情報
により、データプロセツサを作動させるための初
期プログラムロード条件が与えられる。この予備
調整された状態の読み取りは第６図のタイムチヤ
ートに示されており、すなわちそのときワードラ
インWLがターンされ、高レベルにあるビツトラ
インBLと低レベルにあるビツトラインBL*の状
態が読み取られて感知増幅器（図示しない）に供
給される。そして、これにより、この回路の初期
記憶状態であるところの、回路の読み取り専用部
分の２進状態の読み取りが達成されるのである。
図のタイムチヤートに関連して説明される。この
とき、電力中断状態を表示するために、第１図の
リセツト回路２２が設けられる。リセツト回路２
２はＰチヤネルデバイスとＮチヤネルデバイスと
からなるCMOS反転回路であり、それぞれのデ
バイスのゲートにはリセツトパルスが供給され
る。また、リセツト回路２２の出力ノードはVd
正電圧としてライン２４により回路１０と回路２
０とにそれぞれ接続される。第６図のリセツト信
号の波形は回路１０への正電圧の供給が中断され
た場合の事象の系列をあらわすものである。第６
図において見てとれるように、正の電圧Vdがオ
フになつたときにはＱノードとQ*ノードの両電
圧はアース電位に下降する。回路１０に正の電圧
Vdが再び供給されたあとでは、ＰチヤネルFET
デバイスＴ１がＰチヤネルFETデバイスＴ３よ
りもよく導通するようになり、それゆえノードＱ
の電位が相対的にノードQ*の電位よりも高くな
る。このことは第６図のタイムチヤートから見て
とれよう。もしこのことが、例えば電力の欠陥で
あつたならば、然るべき起動手続が実行されるこ
とになろう。すなわち、その起動手続において
は、メモリアレイ中の記憶セルの初期記憶状態に
永久的に記憶された情報が読み出され、この情報
により、データプロセツサを作動させるための初
期プログラムロード条件が与えられる。この予備
調整された状態の読み取りは第６図のタイムチヤ
ートに示されており、すなわちそのときワードラ
インWLがターンされ、高レベルにあるビツトラ
インBLと低レベルにあるビツトラインBL*の状
態が読み取られて感知増幅器（図示しない）に供
給される。そして、これにより、この回路の初期
記憶状態であるところの、回路の読み取り専用部
分の２進状態の読み取りが達成されるのである。
データプロセツサがメモリアレイ中のセルの初
期記憶状態の読み取りから初期プログラムロード
を達成したあとは、回路１０は通常の読み取り及
び書き込み可能ないわゆるランダムアクセスメモ
リ（RAM）として使用可能となる。このことは
書き込み動作により開始される。すなわち、書き
込み動作においては、ワードラインWLに正のパ
ルスが供給され、それからビツトラインBL，
BL*の各々の状態が、隔離用FETデバイスＴ５，
Ｔ６を介してノードＱとノードQ*とにそれぞれ
転送される。そのあと、回路１０の現在の記憶状
態を読み出すことが要望されるなら、第６図のビ
ツトラインプリチヤージ段階でビツトラインBL
とBL*とがともに高レベルとなるように設定され
る。そしてデバイスＴ５，Ｔ６を導通状態にする
ためにワードラインWLの電位が高レベルに設定
される。次に、ノードＱ，Q*の各電圧がそれぞ
れビツトラインBL，BL*に加えられ、これら２
つの電圧は周知の方法で感知増幅器により感知さ
れる。
期記憶状態の読み取りから初期プログラムロード
を達成したあとは、回路１０は通常の読み取り及
び書き込み可能ないわゆるランダムアクセスメモ
リ（RAM）として使用可能となる。このことは
書き込み動作により開始される。すなわち、書き
込み動作においては、ワードラインWLに正のパ
ルスが供給され、それからビツトラインBL，
BL*の各々の状態が、隔離用FETデバイスＴ５，
Ｔ６を介してノードＱとノードQ*とにそれぞれ
転送される。そのあと、回路１０の現在の記憶状
態を読み出すことが要望されるなら、第６図のビ
ツトラインプリチヤージ段階でビツトラインBL
とBL*とがともに高レベルとなるように設定され
る。そしてデバイスＴ５，Ｔ６を導通状態にする
ためにワードラインWLの電位が高レベルに設定
される。次に、ノードＱ，Q*の各電圧がそれぞ
れビツトラインBL，BL*に加えられ、これら２
つの電圧は周知の方法で感知増幅器により感知さ
れる。
一方、回路２０についての同様なタイムチヤー
トは第７図に示すようになるが、その基本的動作
は第６図と等しいので説明を省略する。
トは第７図に示すようになるが、その基本的動作
は第６図と等しいので説明を省略する。
尚、上記実施例は特にメモリアレイに本発明を
適用したものであるが、本発明の原理はメモリア
レイ中で使用されていない、例えばフリツプフロ
ツプやシフトレジスタラツチなどにも適用可能で
あることを理解されたい。
適用したものであるが、本発明の原理はメモリア
レイ中で使用されていない、例えばフリツプフロ
ツプやシフトレジスタラツチなどにも適用可能で
あることを理解されたい。
以上のように、この発明に基づくCMOS記憶
回路は、製造の最終工程で金属化結線を切断する
ことにより、きわめて容易に潜像メモリ回路が実
現できるという効果がある。
回路は、製造の最終工程で金属化結線を切断する
ことにより、きわめて容易に潜像メモリ回路が実
現できるという効果がある。
第１図は、本発明に基づくメモリアレイ中の２
つの記憶部位を示す概要図、第２図は、第１図に
おける予備調整された記憶回路セル１０の概要回
路図、第３図は、第１図における予備調整された
記憶回路セル２０の概要回路図、第４図は、本発
明に基づく予備調整された記憶回路セルの拡散領
域と多結晶シリコン結線の物理的レイアウトを示
す図、第５図は、第４図と同様なレイアウトにお
いて、拡散領域と多結晶シリコン結線上の金属化
結線の配置を示す図、第６図は、回路１０の動作
のタイムチヤート、第７図は、回路２０の動作の
タイムチヤート、第８図は、切断可能なノードＢ
を詳細に図示する、第５図の８―８′線断面図、
第９図は、切断可能なノードＢを詳細に図示す
る、第５図の９―９′線断面図である。 Ｔ１，Ｔ３′…第１のＰチヤネルFETデバイ
ス、Ｔ２，Ｔ４′…第１のＮチヤネルFETデバイ
ス、Ｔ３，Ｔ１′…第２のＰチヤネルFETデバイ
ス、Ｔ４，Ｔ２′…第２のＮチヤネルFETデバイ
ス、Ｑ，Q′，Q*，Q*′…第１及び第２のノード、
Vd…正のドレイン電圧供給端子。
つの記憶部位を示す概要図、第２図は、第１図に
おける予備調整された記憶回路セル１０の概要回
路図、第３図は、第１図における予備調整された
記憶回路セル２０の概要回路図、第４図は、本発
明に基づく予備調整された記憶回路セルの拡散領
域と多結晶シリコン結線の物理的レイアウトを示
す図、第５図は、第４図と同様なレイアウトにお
いて、拡散領域と多結晶シリコン結線上の金属化
結線の配置を示す図、第６図は、回路１０の動作
のタイムチヤート、第７図は、回路２０の動作の
タイムチヤート、第８図は、切断可能なノードＢ
を詳細に図示する、第５図の８―８′線断面図、
第９図は、切断可能なノードＢを詳細に図示す
る、第５図の９―９′線断面図である。 Ｔ１，Ｔ３′…第１のＰチヤネルFETデバイ
ス、Ｔ２，Ｔ４′…第１のＮチヤネルFETデバイ
ス、Ｔ３，Ｔ１′…第２のＰチヤネルFETデバイ
ス、Ｔ４，Ｔ２′…第２のＮチヤネルFETデバイ
ス、Ｑ，Q′，Q*，Q*′…第１及び第２のノード、
Vd…正のドレイン電圧供給端子。
Claims (1)
- 【特許請求の範囲】 １ ゲートを接地し、ドレインとソース間の経路
を正のドレイン電圧供給端子と第１のノードの間
に接続してなる第１のＰチヤネルFETデバイス
と、 ドレインとソース間の経路を上記第１のノード
とアースの間に接続し、ゲートを第２のノードに
接続してなる第１のＮチヤネルFETデバイスと、 ドレインとソース間の経路を正のドレイン電圧
供給端子と上記第２のノードとの間に接続し、ゲ
ートを上記第１のノードに接続してなる第２のＰ
チヤネルFETデバイスと、 ドレインとソース間の経路を上記第２のノード
とアースの間に接続し、ゲートを上記第１のノー
ドに接続してなる第２のＮチヤネルFETデバイ
スとを具備する半導体記憶回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/584,033 US4584669A (en) | 1984-02-27 | 1984-02-27 | Memory cell with latent image capabilities |
| US584033 | 1996-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182596A JPS60182596A (ja) | 1985-09-18 |
| JPH0217875B2 true JPH0217875B2 (ja) | 1990-04-23 |
Family
ID=24335628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250665A Granted JPS60182596A (ja) | 1984-02-27 | 1984-11-29 | 半導体記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4584669A (ja) |
| EP (1) | EP0156135A3 (ja) |
| JP (1) | JPS60182596A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855803A (en) * | 1985-09-02 | 1989-08-08 | Ricoh Company, Ltd. | Selectively definable semiconductor device |
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| US4995004A (en) * | 1989-05-15 | 1991-02-19 | Dallas Semiconductor Corporation | RAM/ROM hybrid memory architecture |
| US5517634A (en) * | 1992-06-23 | 1996-05-14 | Quantum Corporation | Disk drive system including a DRAM array and associated method for programming initial information into the array |
| US5455788A (en) * | 1993-08-24 | 1995-10-03 | Honeywell Inc. | SRAM to ROM programming connections to avoid parasitic devices and electrical overstress sensitivity |
| US5426614A (en) * | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| US5986962A (en) * | 1998-07-23 | 1999-11-16 | International Business Machines Corporation | Internal shadow latch |
| US6122216A (en) * | 1998-12-09 | 2000-09-19 | Compaq Computer Corporation | Single package dual memory device |
| JP4712679B2 (ja) * | 2006-11-24 | 2011-06-29 | 三菱電機株式会社 | ヒートポンプ装置 |
| RU2014127507A (ru) * | 2011-12-06 | 2016-01-27 | Конинклейке Филипс Н.В. | Балансировка вращающегося анода |
| US9202554B2 (en) | 2014-03-13 | 2015-12-01 | International Business Machines Corporation | Methods and circuits for generating physically unclonable function |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3493786A (en) * | 1967-05-02 | 1970-02-03 | Rca Corp | Unbalanced memory cell |
| US3634929A (en) * | 1968-11-02 | 1972-01-18 | Tokyo Shibaura Electric Co | Method of manufacturing semiconductor integrated circuits |
| US3662351A (en) * | 1970-03-30 | 1972-05-09 | Ibm | Alterable-latent image monolithic memory |
| DE2165729C3 (de) * | 1971-12-30 | 1975-02-13 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung |
| US3764825A (en) * | 1972-01-10 | 1973-10-09 | R Stewart | Active element memory |
| US3755793A (en) * | 1972-04-13 | 1973-08-28 | Ibm | Latent image memory with single-device cells of two types |
| US3820086A (en) * | 1972-05-01 | 1974-06-25 | Ibm | Read only memory(rom)superimposed on read/write memory(ram) |
| US4175290A (en) * | 1977-07-28 | 1979-11-20 | Hughes Aircraft Company | Integrated semiconductor memory array having improved logic latch circuitry |
| US4149268A (en) * | 1977-08-09 | 1979-04-10 | Harris Corporation | Dual function memory |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4418401A (en) * | 1982-12-29 | 1983-11-29 | Ibm Corporation | Latent image ram cell |
-
1984
- 1984-02-27 US US06/584,033 patent/US4584669A/en not_active Expired - Fee Related
- 1984-11-29 JP JP59250665A patent/JPS60182596A/ja active Granted
-
1985
- 1985-02-08 EP EP85101323A patent/EP0156135A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0156135A2 (en) | 1985-10-02 |
| US4584669A (en) | 1986-04-22 |
| JPS60182596A (ja) | 1985-09-18 |
| EP0156135A3 (en) | 1987-09-23 |
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|---|---|---|
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