JPH0628877A - コマンド・ステイト・マシン - Google Patents

Abstract

(57)【要約】 【目的】 プログラムされているメモリ又は関連あるコ
ントロール回路に悪影響をもたらすプログラムを供給で
きないようにする。 【構成】 メモリ・アレイと関連したコントロール回路
に対するコマンド・ステイト・マシンであって、該メモ
リ・アレイのプログラムおよび消去をするために該コン
トロール回路に含まれている装置は、コマンドに応答し
て該メモリ・アレイの読み取りをするコントロール信号
を生成し、該メモリ・アレイのプログラムおよび消去を
する装置の動作を開始するための第１のステイト・マシ
ン・ロジック装置、および、該メモリ・アレイから導出
された情報のコントロールをする第２のステイト・マシ
ン・ロジック装置を含んでなるものであり、該第１およ
び第２のステイト・マシン・ロジック装置は、メモリ・
アレイまたはコントロール回路に対して逆効果をもたら
すことがない任意の無効なコマンドに応答して所定のス
テイトを装うように適合されているもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ・システムに関
するものであり、より詳細には、システム・ユーザとメ
モリとの間のシステム・インタフェースをコントロール
するための方法および装置に関するものである。

【０００２】

【従来の技術】電気的にプログラムできるリード・オン
リ・メモリ（ＥＰＲＯＭ）は、多くの異なる目的のため
に使用されてきている。これらのメモリでリード・オン
リ・メモリが迅速かつ比較的安価に供給することができ
る。これらのメモリは、４メガビットまでのアレイにお
いて容易に利用することができる。このようなメモリに
ついての不都合な局面は、再プログラミングが困難なこ
とである。一般的に、このようなメモリは、システムか
ら外した後で紫外線光を用いて消去することができるだ
けであり、また、その消去はメモリに保持されている全
てのデータに及ぶものである。

【０００３】リード・オンリ・メモリの再プログラムを
所望されることが多く、また、メモリをシステムから外
すことを必要とすることなくこれが行われることが所望
されるために、進歩した形式のＥＰＲＯＭが開発されて
きている。例えば、電気的に消去可能なプログラマブル
・リード・オンリ・メモリ（ＥＥＰＲＯＭ）が開発され
てきているが、これによって許容されることは、リード
・オンリ・メモリがバイト・レベルで消去されることで
ある。この手段によれば、メモリをシステムから外すこ
となく消去することが許容される。また、メモリ内に既
に存在する多くの情報を保存し、変更を必要とする特定
の情報だけを変更することも許容される。例えば、この
ようなＥＥＰＲＯＭセルの検討については米国特許第
４，０２３，１５８号を参照し、また、関連する回路の
検討については米国特許第４，２６６，２８３号を参照
されたい。しかしながら、これらのメモリは、ＥＥＰＲ
ＯＭに特有の機能性を満たすために必要なより大きいセ
ルのために、ＥＰＲＯＭセルに比べて常に物理的に大き
いものである。更に、それらが利用可能であるのは、約
２５６Ｋビットまでのサイズにおいてだけである。

【０００４】最近にいたって、フラッシュＥＥＰＲＯＭ
と呼ばれる、新規な電気的に消去可能なプログラマブル
・リード・オンリ・メモリが考案されてきている。この
ようなメモリ・アレイについては、１９８４年１１月２
日に出願された、ライ（Lai）他の低電圧ＥＥＰＲＯＭ
セルなる米国特許出願第６６７，９０５号（これは、こ
の発明の譲受人に対して譲渡されたものである）におい
て開示されている。フラッシュＥＥＰＲＯＭ は、メモ
リをシステムから外すことなく電気的に消去することが
可能である。フラッシュＥＥＰＲＯＭは、２メガビット
までのメモリ・アレイにおいて利用することができる。
しかしながら、このフラッシュＥＥＰＲＯＭについての
難点は、メモリにおいて用いられる全てのトランジスタ
（セル）のソース・ターミナルに対して高電圧を印加す
ることによって動作されるということである。これらの
ソース・ターミナルは全てのアレイに金属バシング（me
tallic busing）によって接続されているために、アレ
イ全体を消去することができるだけである。これで必要
とされることは、一旦消去されたときにはアレイ全体を
再プログラムすることである。

【０００５】チップのレイアウトのとき、一緒に消去で
きるセルのグループ（ブロック）に物理的に分離するこ
とにより、フラッシュＥＥＰＲＯＭをブロック単位で消
去できることが見出された。これによって、再プログラ
ミングをすることの労力はある程度節減される。しかし
これらのブロックが分離してフラッシュ消去されること
ができるように、セルの個別のブロックがシリコン上で
物理的に絶縁しておらねばならないことから、限定的な
態様においてしか用いることができない。この分離の要
請のためにシリコン・チップのサイズが著しく増大し
て、アレイがより細粒化するように分離させることは経
済的には殆ど不可能である。大きいチップをこれらのブ
ロックに分割することはできないために、メモリのわず
かな変更でもメモリ内の極めて大量の有用な情報を、再
プログラムしなければならない。

【０００６】また、フラッシュＥＥＰＲＯＭのブロック
が分離されたとしても、このフラッシュＥＥＰＲＯＭに
対して必要とされる再プログラミングのための労力は極
めて大きいものである。このために、フラッシュＥＥＰ
ＲＯＭのプログラミングをする機会が増大して、チップ
に対して不正確なコマンドを偶発的に付与することがあ
る。勿論、このようなコマンドは、回路の動作に影響す
ることはなく、または、有害な影響をもたらすことはな
い。フラッシュＥＥＰＲＯＭの初期には、フラッシュＥ
ＥＰＲＯＭに逆効果をもたらすかもしれないプログラム
を作るプログラマの可能性を制限することが望ましいと
いわれたほど回路のプログラミングが繁雑であった。

【０００７】

【発明が解決しようとする課題】従って、この発明の目
的は、プログラムされているメモリまたは関連のあるコ
ントロール回路に逆効果をもたらし得るプログラムを付
与するようなプログラマの可能性の制限をする装置およ
び方法を提供することにある。

【０００８】この発明の別の目的は、ユーザとメモリの
プログラミングをするための装置との間のインタフェー
スとして機能し、ユーザによって与えられるコマンドを
モニタして、メモリをプログラミングする装置に受け入
れ可能でないコマンドを遮るように動作する装置を提供
するものである。

【０００９】この発明の別の目的は、ユーザとメモリの
プログラミングをするための装置との間のインタフェー
スとして機能する装置を提供すること、メモリから読み
取られた情報をコントロールするインタフェースを提供
すること、および、メモリに対するシステム・コントロ
ール式のテスト装置のためのインタフェースを提供する
ことにある。

【００１０】

【課題を解決する手段】この発明のこれらの目的および
その他の目的は、メモリ・アレイと関連したコントロー
ル回路に対するコマンド・ステイト・マシンによって実
現される。そのメモリ・アレイをプログラムし、消去す
るための前記コントロール回路に含まれている手段は、
前記メモリ・アレイの読み取りをするコントロール信号
を生成し、コマンドに応答してメモリ・アレイをプログ
ラムし、消去する手段の動作を開始するための第１のス
テイト・マシン・ロジック手段、および、前記メモリ・
アレイから導出された情報のコントロールをする第２の
ステイト・マシン・ロジック手段を有する。これらの第
１および第２のステイト・マシン・ロジック手段は、メ
モリ・アレイまたはコントロール回路に対して逆効果を
もたらすことがない任意の無効なコマンドに応答して所
定のステイトになるようにされている。

【００１１】この発明のこれらの目的とその他の目的お
よび特徴については、以下の詳細な説明を図面を参照す
ることによって、より良く理解されよう。なお、ここで
の幾つかの図面を通して、同様な要素は同様な呼称によ
って参照される。

【００１２】表記法および命名法 以下の詳細な説明におけるある所定の部分は、コンピュ
ータ・メモリ内のデータ・ビットに対する動作につい
て、アルゴリズムおよび記号的な表現によって表されて
いる。これらのアルゴリズム的な記述および表現は、当
業他者に対して自己の作業の実体を最も効果的に伝える
ために、データ処理技術における当業者によって用いら
れる手段である。ここでのアルゴリズムは、また一般的
にも、ある所望の結果を導くように首尾一貫したステッ
プのシーケンスとして考えられるものである。これらの
ステップは、物理量についてのそれらの必要とする物理
的な取り扱いに当るものである。通常は、必ずというこ
とではないけれども、これらの量は電気信号または磁気
信号の形式をとるものであって、記憶、伝送、組み合わ
せ、比較およびその他の操作をされることが可能であ
る。主として通常の使用の理由のために、これらの信号
を、ビット、値、要素、記号、特性、項目、個数等のも
のとして参照することが便利な場合があることが明かに
されている。しかしながら、ここで留意されるべきこと
は、これらの項目および類似の項目の全てが適当な物理
量と関連されるべきであり、これらの量に適用されて便
利なラベルであるというだけのことである。

【００１３】更に、実行される取り扱いは加算操作また
は比較操作のような術語において参照されることが多
く、これらは通常ヒューマン・オペレータによって実行
されるメンタルな動作に関連している。ヒューマン・オ
ペレータのこのような能力は、ここでこの発明の一部を
形成するものとして記述されるいずれの動作において
も、大方の場合において必要であったり、または、所望
されたりするものではない。なお、ここでの動作とはマ
シンによる動作のことである。この発明の動作を実行す
るために有用なマシンに含まれるものは、汎用デジタル
・コンピュータまたはその他の類似のデバイスである。
いずれの場合においても、コンピュータの動作における
方法の動作とコンピュータそれ自体の方法との間の区別
については留意されるべきである。この発明は、電気的
またはその他の（例えば、機械的、化学的）物理的な信
号を処理して、他の所望の物理的な信号を発生させるべ
くコンピュータを動作させるための装置および方法のス
テップに関連している。

【００１４】明細書中で用いられている特定の指示に関
して理解されるべきことは、信号ＷＤＲＥＡＤＹおよび
！ＷＤＲＥＡＤＹは、同じ信号についての異なる値を意
味している。さらに、！＜ＷＤＲＥＡＤＹ＞は、＜ＷＤ
ＲＥＡＤＹ＞を除く任意の他のコマンドを意味する。

【００１５】図１は、この発明を用いるメモリ・システ
ムのためのコントロール・システム１０のブロック図で
ある。この発明の好適な実施例はフラッシュＥＥＰＲＯ
Ｍのプログラミングおよび再プログラミングをコントロ
ールするために用いられているけれども、コマンド・エ
ラーの排除が極めて望ましい他の形式のプログラマブル
な長期にわたるメモリにまで、その使用を確実に延ばす
ことができる。

【００１６】図１に例示されたシステム１０に含まれて
いるコマンド・ステイト・マシン１１は、この発明の主
題をなすものである。このコマンド・ステイト・マシン
１１は、ユーザとメモリ・システムとの間のインタフェ
ースとして機能している。システム１０はオンなる（Ｏ
Ｋ？）入力データを受け入れて、図の左上部に対してボ
ックス１２によって表されている多くのターミナルＤＩ
Ｏ ０−７への出力データの転送をコントロールする。
図の左中央部に対してボックス１４によって表されてい
る多くのターミナルにおいて、システム１０はコントロ
ール信号を受け入れる。これらの信号は、チップ・イネ
ーブル（ＣＥＢ）、ライト・イネーブル（ＷＥＢ）、ア
ウトプット・イネーブル（ＯＥＢ）、および、信号（Ｃ
Ｅ２）のバッファリングされたバージョンであって、シ
ステムに低電力のステイトが所望されることを指示して
いる。バッファリングされたチップ・イネーブル（ＣＥ
Ｂ）信号およびライト・イネーブル（ＷＥＢ）信号は、
この発明の回路に対するクロック入力である。図の左下
部に対してボックス１５によって表されている多くのタ
ーミナル Ａ０−Ａ１６ において、システム１０はアド
レスを受け入れる。

【００１７】ターミナルＤＩＯ ０−７において受け入
れられたデータ信号は、ＷＤＬＣ回路１７に対して伝送
される。この回路１７に含まれているものは、データ・
ラッチ、比較器、入力／出力（ＲＢＵＳ）ドライバ、お
よび、入力バッファである。ユーザがメモリのプログラ
ム操作を所望するときには、実際の書き込み動作を実行
する装置（ライト・ステイト・マシン）による使用のた
めに、回路１７のデータ・ラッチに対してデータが記憶
される。これらのデータ・ラッチの動作は、この発明の
コマンド・ステイト・マシン１１によってコントロール
される。回路１７の比較器は、データ・ラッチの内容と
プログラム操作されているメモリ・アレイの内容との比
較のために使用されて、プログラム操作が完了した時点
を定めるようにされる。入力／出力（ＲＢＵＳ）ドライ
バはテスト・モード・レジスタ・バス・ドライバであっ
て、メモリ・システムのテスト・モードにおいてデータ
をシステム内に駆動するようにされる。入力バッファは
直接的なイン−ライン入力部であって、システム外のＴ
ＴＬ入力レベルからシステム内のＣＭＯＳレベルに変換
するものである。ＷＤＬＣ回路１７に供給されたデータ
は、テスト・モジュール・ラッチに対するＲ（入力／出
力）バス上に配置されるか、または、コマンド・ステイ
ト・マシン１１によるコントロールの下にライト・ステ
イト・マシンに対して指向されることができる。

【００１８】システム１０からの出力信号は、出力回路
１９を介してターミナルＤＩＯ ０−７に指向される。
この回路１９に含まれているものは、ドレイン・バイア
ス回路、センス・アンプ、出力ドライバ、および、出力
マルチプレクサである。ドレイン・バイアス回路および
センス・アンプによれば、メモリ・アレイによって供給
される電流レベルが、システム１０の外部にデジタル形
式で伝送できる電圧に変換される。出力ドライバによれ
ば、ピン上の信号がシステム１０に対する外部の回路に
対して駆動される。出力マルチプレクサによれば、コマ
ンド・ステイト・マシン１１のコントロールの下に、外
部回路への伝送のためにいずれの信号が出力ドライバに
対して伝送されるべきかの決定がなされる。可能性のあ
る出力に含まれているものは、メモリ・アレイのセンス
・アンプの出力、テスト・モード・レジスタの出力、動
作されている特定のチップを指示する記号、および、そ
の他のものの中のステイタス・レジスタの出力である。

【００１９】ボックス１４によって指示されたターミナ
ルにおけるコントロール信号は、コントロール入力回路
２０に対して伝送される。この回路２０に含まれている
ものは、入力レベル・シフタ、入力レベル・バッファと
それらのロジック部、テスト・モード・イネーブル回
路、および、システム１０内でコントロール信号を用い
るための同様な回路である。回路２０からのコントロー
ル信号は、コマンド・ステイト・マシン１１および出力
回路１９に対して伝送される。

【００２０】アドレス・ターミナル Ａ０−Ａ１６ に現
れるアドレスは２個の回路２２および２３に対して伝送
される。これらの回路に含まれているものは、アドレス
・ラッチ、バッファ、アドレス・カウンタ、および、メ
モリ・アレイのアドレス操作のために用いられる回路で
ある。アドレス・ラッチにおけるアドレスは、アドレス
・バス（Ａ バス）上での使用のために伝送される。

【００２１】コマンド・ステイト・マシン１１の右側に
ある同期化回路２５によれば、コマンド・ステイト・マ
シン１１とライト・ステイト・マシンとの間で移動する
同期コントロール信号の同期化が達成される。この回路
２５には、ライト・ステイト・マシンに対して内部的に
発生されるクロック信号をオン・オフするための回路も
含まれている。ライト・ステイト・マシンは希にしか用
いられないことから、これは望ましいことであり、ま
た、ライト・ステイト・マシンが用いられないときに、
システム１０によって用いられる電力を制限するために
望ましいことである。

【００２２】図１における回路２５の下部の回路２７に
含まれているものは、発振器、および、ライト・ステイ
ト・マシン内で用いられる２個のクロックを発生するた
めの位相発生回路である。

【００２３】回路２８のものは、ライト・ステイト・マ
シンとドライバ、および、当該ステイト・マシンの動作
に必要なスイッチング回路である。これによって、関連
のメモリ・アレイの実際のプログラム操作および消去操
作をコントロールするために必要な種々の機能が実行さ
れる。

【００２４】図１におけるライト・ステイト・マシンを
含む回路２８の下部のステイタス・レジスタ回路２９に
よってユーザが許容されることは、そのステイタスを決
定するためにライト・ステイト・マシンのポーリング操
作をすることである。コマンド・ステイト・マシン１１
によれば、消去操作またはプログラム操作のためにライ
ト・ステイト・マシンがビジーであるときに、この回路
が質問されることが許容される。これらの動作の間、こ
の別の動作だけが実行可能にされる。

【００２５】ステイタス・レジスタ回路２９の下部にあ
る回路３１および３２に含まれているカウンタによれ
ば、ある特定のプログラムまたは消去の試行においてメ
モリ・アレイに加えられるパルスの個数、および、プロ
グラム操作または消去操作のいずれかのためにメモリ・
アレイに加えられる高電圧パルスの幅が決定される。

【００２６】図１におけるコマンド・ステイト・マシン
１１の上部にあるテスト・モード回路３４には、種々の
テスト・モード・レジスタが含まれている。これらのレ
ジスタの読み取りおよび書き込みは、ＲバスおよびＡバ
スを用いて、コマンド・ステイト・マシン１１を介して
システムにより可能にされる。図１の右側にある高電圧
インタフェース回路３６には、ライト・ステイト・マシ
ン２８のコントロールの下に、関連のメモリ・アレイの
プログラム操作および消去操作をするための信号が加え
られる。システム・ステイト・バスであるＳバスによれ
ば、上述された多くの他の回路と同様に、この高電圧イ
ンタフェース回路に対して信号が加えられる。

【００２７】図２は、コマンド・ステイト・マシン１１
のブロック図である。このコマンド・ステイト・マシン
１１には、３個の主要な部分が含まれている。即ち、入
力セクション４０，ステイト・マシン・ロジック・セク
ション４１および出力セクション４２が含まれている。
ステイト・マシン・ロジック・セクション４１に含まれ
ているユーザ・ステイト・マシン・ロジック４３は、ラ
イト・ステイト・マシン２８によるメモリ・アレイのプ
ログラミング操作および消去操作のために、また、該ラ
イト・ステイト・マシン２８の状態を決定するステイタ
ス・レジスタ２９のポーリング操作のために用いられ
る。また、このステイト・マシン・ロジック・セクショ
ン４１にはテスト・ステイト・マシン・ロジック４５も
含まれており、図１の回路１９における出力マルチプレ
クサの動作をコントロールして、システム１０からの情
報の伝送を決定するようにされる。ステイト・マシン・
ロジック・セクション４１の最終の部分であるアウトマ
クス（ｏｕｔｍｕｘ）・ステイト・マシン・ロジック４
６により、テスト・モード回路３４を介してシステムの
全てのテスト・モードのコントロールがなされる。

【００２８】システムを動作させるために、ユーザ・ス
テイト・マシン・ロジック４３によって実行できる８個
のコマンドのセットが、ユーザに対して与えられる。こ
れらのコマンドは次のものである。即ち、ＥＲＡＳＥ
ＳＥＴＵＰ，ＰＲＯＧＲＡＭＳＥＴＵＰ，ＣＬＥＡＲ
ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ，ＲＥＡＤ ＳＴＡＴ
ＵＳ ＲＥＧＩＳＴＥＲ，ＲＥＡＤ ＳＩＧＮＡＴＵＲ
Ｅ，ＥＲＡＳＥ ＳＵＳＰＥＮＤ，ＥＲＡＳＥ ＲＥＳ
ＵＭＥおよびＲＥＡＤ ＡＲＲＡＹ である。（ＥＲＡ
ＳＥ ＲＥＳＵＭＥコマンドによって追従されるＥＲＡ
ＳＥ ＳＥＴＵＰコマンドである）２個のコマンドは、
関連したメモリ・アレイの特定のブロックに記憶されて
いるプログラムを消去するように要求される。同様な態
様において、（書き込まれるべきデータおよびアドレス
によって追従されるＰＲＯＧＲＡＭ ＳＥＴＵＰであ
る）２個のコマンドは、関連したメモリ・アレイの特定
のブロックのプログラム操作または再プログラム操作が
要求される。ＣＬＥＡＲＳＴＡＴＵＳ ＲＥＧＩＳＴＥ
ＲおよびＲＥＡＤ ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲコ
マンドは、ライト・ステイト・マシンの状態のクリアお
よび決定のために用いられる。ＲＥＡＤ ＳＩＧＮＡＴ
ＵＲＥコマンドは、システム１０がある特定のハードウ
エア体であること、および、該システム１０の外側のそ
の製造者の名称を指示する信号を伝送するために用いら
れる。ＥＲＡＳＥ ＳＵＳＰＥＮＤコマンドはＥＲＡＳ
Ｅ ＲＥＳＵＭＥコマンドとともに用いられて、システ
ムの特定の動作が実行されているときに、メモリ・アレ
イのある一部の時間消費型の消去の中断が許容される。
最後に、ＲＥＡＤ ＡＲＲＡＹコマンドによれば、メモ
リ・アレイに記憶されているデータの読み取りが許容さ
れる。ユーザによって実行できるものは、これらのコマ
ンドだけである。

【００２９】ユーザにとっては利用できないテスト・コ
マンドに含まれているものは、ＴＥＳＴ ＬＡＴＣＨ
ＲＥＡＤ，ＵＳＥＲ ＭＯＤＥ ＲＥＡＤＳ，ＴＥＳＴ
ＭＯＤＥ ＧＯ，ＴＥＳＴ ＭＯＤＥ ＳＴＯＰ お
よびＷＲＩＴＥ ＴＥＳＴＬＡＴＣＨである。一般的
に、これらのコマンドはテスト・ステイト・マシン・ロ
ジック４５およびアウトマクス・ステイト・マシン・ロ
ジック４６に指向されるものであり、ハードウエアのセ
ットアップおよび状態をテストするための処理が含まれ
ている。これらのコマンドではテスト・モード回路３４
のテスト・ラッチが用いられて、メモリ・アレイのテス
ト操作が達成される。

【００３０】ＲＥＡＤ ＡＲＲＡＹコマンドに加えて、
コマンド・ステイト・マシン・ロジック４３およびテス
ト・ステイト・マシン・ロジック４５の動作に応答して
多くの信号が発生され、アウトマクス・ステイト・マシ
ン・ロジック４６を動作させて、特定の動作に導かれる
ように、システム１０および関連のメモリ・アレイから
の適切な出力を供給するようにされる。これらについて
は、本明細書において後述される。

【００３１】図２における入力回路４０の左側には、回
路１１で応答される入力信号が例示されている。ここで
のＣＤＷＥＢ信号は、図１の回路２０からのライト・イ
ネーブル・コントロール信号である。この信号のため
に、クロック発生器回路４７によってコマンド・ステイ
ト・マシン１１に対する多くの内部的なクロックの発生
がなされる。ＷＤＤＩＮ［７：０］信号は、図１におけ
るターミナル１２からのデータ入力のバッファリングさ
れたバージョンである。ユーザ・コマンドは、この入力
を介して、入力回路４０のロジック・セクション４４お
よびステイト・マシン・ロジック・セクション４１に伝
送される。ロジック・セクション４４に指向される Ｐ
ＤＰＷＲＤＮ 信号はパワー・ダウン信号であって、シ
ステム１０が低電力消費ステイトを装うようにされる。
ロジック・セクション４４に対するＣＤＥＮＴＳＴＢ信
号は、図１における回路２０からのイネーブル信号であ
って、テスト・モード・レジスタをアクセスするための
ものである。

【００３２】ＣＤＳＥＴＵＰおよびＣＤＴＷＲＩＴＥ
は、ランしている処理を指示するユーザ・コマンドに応
答して、コマンド・ステイト・マシン１１によって発生
される内部的な信号である。消去およびプログラムのセ
ットアップ操作の間に、ＣＤＳＥＴＵＰ信号がフィード
バックされて、特定の動作の第１の部分が実行されたこ
と、および、マシンが第２のコマンドを待機しているこ
との指示がなされる。ＷＤＲＥＡＤＹおよびＷＤＩＤＬ
Ｅはライト・ステイト・マシン２８によって発生される
信号であり、該当の回路間のインタフェースを横切っ
て、コマンド・ステイト・マシン１１およびライト・ス
テイト・マシン２８の出力信号を同期化するために用い
られる。Ａバス上の信号とチップ・イネーブル信号（Ｃ
ＤＣＥＢ）、アウトプット・イネーブル信号（ＣＤＯＥ
Ｂ）、ライト・イネーブル信号（ＣＤＷＥ１）、およ
び、ライト・イネーブル・バー信号（ＣＤＷＥＢ）も、
種々の動作のタイミングおよび使用のコントロールのた
めに、出力回路４２内のロジック回路４８に対して供給
される。

【００３３】これらの入力信号に応答して、回路１１の
ロジック回路４８で生成されるＣＤＡＬＥおよびＣＤＤ
ＬＥ信号は、アドレスおよびデータ・ラッチに対するコ
ントロール信号である。また、このロジック回路４８に
よれば、ＣＤＡＢＵＳＯＮ（Ａバス オン），ＣＤＬＡ
ＴＲＢ（テスト・ラッチ読み取り），ＣＤＬＡＴＷＢ
（テスト・ラッチ書き込み），ＣＤＧＯＭＯＤＥ（テス
ト・モード ゴー）およびＣＤＴＷＲＩＴＥ（テスト・
モード書き込み）なる信号が生成されるが、いずれもテ
スト・モード・ラッチを動作させるためのものである。
出力セクション４２におけるラッチ４９のセットにより
生成される出力信号は、ＣＤＥＲＡＳＥ（消去），ＣＤ
ＰＲＯＧ（プログラム），ＣＤＳＵＳＰ（中断）および
ＣＤＳＴＡＴＲＳ（ステイタス・レジスタ・リセット）
であり、これらはその動作のコントロールのためにライ
ト・ステイト・マシン２８に対して伝送される。

【００３４】上記で参照された種々のコマンドおよび信
号は、その入力ターミナルにおいてコマンド・ステイト
・マシン１１に対して伝送される。これらの信号および
コマンドは、後述される態様において３個のステイト・
マシン・ロジック・セクション４３，４５および４６の
ロジック回路に影響を及ぼして特定のステイトを生成さ
せ、また、説明される出力信号を発生させる。ステイト
・マシン・ロジック・セクションに対して伝送された入
力コマンドの各々のために、出力セクション４２内の回
路５０における多くのステイト・ラッチ内にステイトを
ラッチするようにされる。回路５０内でＮＤＬＡＴ１，
ＮＤＬＡＴ２およびＮＤＬＡＴ３として参照されるラッ
チにより、ユーザ・コマンドに対するステイトがラッチ
される。２個のラッチＣＤＯＵＴＭＸ１およびＣＤＯＵ
ＴＭＸ０により、アウトマクス・ステイト・マシン・ロ
ジック４６に対するステイトがラッチされる。そして、
２個のラッチＣＤＧＯＭＯＤＥおよびＣＤＴＷＲＩＴＥ
により、テスト・モード・ステイト・マシン・ロジック
４５に対するステイトがラッチされる。これらのコマン
ドのあるものはステイト・マシン・ロジック・セクショ
ン４３，４５および４６の中の単一のものに対して影響
を及ぼし、また、その他のコマンドはステイト・マシン
・ロジック・セクション４３，４５および４６の中の２
個に対して影響を及ぼす。

【００３５】図３で記述されているステイトは、ロジッ
ク・セクション４１に対して正当に供給され得る種々の
入力信号およびそれらのコマンドに応答して生成される
ものである。「Ｕｓｅｒ Ｓｔａｔｅｓ」の下部にリス
トにされているステイトの各々に対し、ユーザ・ステイ
ト・マシン・ロジック４３により、第２のコラム内でリ
ストにされたステイトに対してリストにされたラッチが
セットされて、右手のコラムにおいて例示されているよ
うに、回路４２からの出力ライン上に信号を生成するよ
うにされる。ユーザ・コマンドによって発生される回路
５０内のステイトをリストにする３個のコラムは、次の
態様において読み取られる。第１のコラムにおける０は
ＮＤＬＡＴ１ ラッチがセットされていないことを意味
しており、これに対して、１は該ラッチがセットされて
いることを意味している。第２のコラムにおける同じ指
示は ＮＤＬＡＴ２ ラッチのステイトを同じ態様で参照
するものであり、これに対して、第３のコラムにおける
それらの指示はＮＤＬＡＴ３ラッチのステイトを参照す
るものである。同様な態様において、アウトマクス・ス
テイト・マシン・ロジック４５によって入力され得るス
テイトが左側コラム内でリストにされる。中間コラムの
第１の数によって、回路５０内のＣＤＯＵＴＭＸ１ラッ
チのステイトが規定され、これに対して、第２の数によ
って、各特定のステイトの間の当該回路５０内の ＣＤ
ＯＵＴＭＸ０ ラッチのステイトが規定される。図３に
おいては、入力され得るテスト・ステイトも同様な態様
で左側に指示される。内部的なステイトの第１のコラム
により ＣＤＧＯＭＯＤＥ ラッチのステイトが指示さ
れ、これに対して、第２のコラムによりＣＤＴＷＲＩＴ
Ｅラッチのステイトが指示される。

【００３６】これに続けて、これらのラッチのステイト
により、図３における右側の出力コラムにおいて規定さ
れるような出力信号が生成される。例えば、「Ｉｎｔｅ
ｒｎａｌ Ｓｔａｔｅｓ」コラム内のラッチの状態によ
って参照されるユーザ・ステイトにより、右側の５個の
コラムにおいて指示される信号が生成される。ある位置
における１個の１によって信号が生成されたことが指示
され、１個の０によって信号が生成されなかったことが
指示される。（左側における）第１の位置によってＣＤ
ＥＲＡＳＥ信号が指示され、第２の位置によってＣＤＰ
ＲＯＧ信号が指示され、第３の位置によってＣＤＳＴＡ
ＴＲＳ信号が指示され、第４の位置によってＣＤＳＵＳ
Ｐ信号が指示され、そして、（右側における）第５の位
置によってＣＤＳＥＴＵＰ信号が指示される。

【００３７】アウトマクス・ステイト・マシン・ロジッ
ク４６によって発生されるステイトの各々は、ビットＣ
ＤＯＵＴＭＸ０，ＣＤＯＵＴＭＸ１およびＣＤＯＵＴＭ
Ｘ２の組み合せによって指示される。ＡＲＲＡＹ，ＳＩ
ＧおよびＳＴＡＴＵＳなるステイトは、ＣＤＯＵＴＭＸ
２のステイトに拘らず、ＣＤＯＵＴＭＸ０とＣＤＯＵＴ
ＭＸ１との所与の組み合せによって指示される。

【００３８】システムに対して利用可能な出力ピンの数
については、可能性のある極めて多くの出力の組み合せ
がある。これらの組み合せのあるものは規定されていな
い。このような出力の組み合せが回路に影響を及ぼし得
ることは望ましくはないが、その理由は、それらによっ
て例えばライト・ステイト・マシンまたはメモリ・アレ
イにおいて可能性のある不所望の動作をすることがあり
得るからである。この発明によれば、システム１０およ
び関連のメモリ・アレイの動作における欠点を生成させ
得るような、不要、不所望かつ不明の組み合せを発生さ
せる可能性が除去される。

【００３９】図４のステイト図またはフローチャート
は、前記の図２におけるユーザ・ステイト・マシン・ロ
ジック４３のロジックの動作を示すためのものである。
システムがオンにされたときには、ユーザ・ステイト・
マシン・ロジック４３はブロック６０によって指示され
るようなＮＯＲＭＡＬ ＲＥＡＤステイトになる。この
ステイトを中止するためには、ユーザ・ステイト・マシ
ン・ロジック４３がＳＴＡＴＵＳ ＣＬＥＡＲコマン
ド、ＰＲＯＧＲＡＭ ＳＥＴＵＰコマンド、または、Ｅ
ＲＡＳＥ ＳＥＴＵＰコマンドを受け入れることが必要
である。任意の他のコマンドによれば、ユーザ・ステイ
ト・マシンは、該当のステイトを指示する入力コマンド
によって示されているように、単にＮＯＲＭＡＬ ＲＥ
ＡＤステイトに留まるだけである。ここで認められるよ
うに、これら３個の妥当なコマンド以外で与えられる任
意のコマンドによれば、ユーザ・ステイト・マシン・ロ
ジックはブロック６０によって指示されるようなＮＯＲ
ＭＡＬ ＲＥＡＤステイトを装うことになる。その結果
として、ユーザがエラーを通して発生させ得る任意のコ
マンドにより、ユーザ・ステイト・マシン・ロジック４
３は自動的にこのステイトに移ることになる。ＮＯＲＭ
ＡＬ ＲＥＡＤステイトにおいては、ラッチＮＤＬＡＴ
１−３のいずれもセットされることはない。このため
に、出力信号ＣＤＥＲＡＳＥ，ＣＤＰＲＯＧ，ＣＤＳＴ
ＡＴＲＳ，ＣＤＳＵＳＰまたはＣＤＳＥＴＵＰのいずれ
も発生されることはない。

【００４０】他方、上述された妥当なコマンドの一つが
受け入れられたときには、その動作がＮＯＲＭＡＬ Ｒ
ＥＡＤステイトからコマンドに依存するステイトに移行
することになる。例えば、ＮＯＲＭＡＬ ＲＥＡＤステ
イトにあるときにユーザ・ステイト・マシンがＳＴＡＴ
ＵＳ ＣＬＥＡＲコマンドを受け入れたときには、ユー
ザ・ステイト・マシン・ロジック４３はブロック６１に
よって指示されるＳＴＡＴＵＳ ＣＬＥＡＲステイトに
ジャンプする。このステイトにおいて、ユーザ・ステイ
ト・マシン・ロジック４３により単一のラッチＮＤＬＡ
Ｔ３がセットされ、単一の出力信号ＣＤＳＴＡＴＲＳが
生成されて、ステイタス・レジスタをクリアするために
伝送される。ＳＴＡＴＵＳ ＣＬＥＡＲ ステイトにおい
ては、有効なＳＴＡＴＵＳ ＣＬＥＡＲ，ＰＲＯＧＲＡ
Ｍ ＳＥＴＵＰおよびＥＲＡＳＥＳＥＴＵＰコマンドの
中の一つ以外の任意のコマンドにより、ユーザ・ステイ
ト・マシン・ロジック４３をＮＯＲＭＡＬ ＲＥＡＤス
テイトにする。例えば、ＥＲＡＳＥ ＳＥＴＵＰコマン
ドが与えられた後では、ＥＲＡＳＥ ＳＵＳＰＥＮＤコ
マンドだけが有効である。従って、このコマンドがユー
ザ・ステイト・マシン・ロジック４３のＳＴＡＴＵＳ
ＣＬＥＡＲステイトにおいて与えられたときには、ユー
ザ・ステイト・マシンはＮＯＲＭＡＬ ＲＥＡＤステイ
トに移行する。

【００４１】コマンド・ステイト・マシン１１が動作し
ている時点において無効な任意のコマンドが受け入れら
れたときに、ユーザ・ステイト・マシン・ロジック４３
がＮＯＲＭＡＬ ＲＥＡＤステイトに移行するようにさ
れるこの方法は、何等かのやり方で関連のメモリ・アレ
イまたはその他の関連の回路に影響を及ぼし得るような
無効な出力状態が発生されないことが、コマンド・ステ
イト・マシン１１によって確実にされる方法の一部であ
る。

【００４２】ＰＲＯＧＲＡＭ ＳＥＴＵＰコマンド（有
効なコマンド）がユーザ・ステイト・マシン・ロジック
４３のＮＯＲＭＡＬ ＲＥＡＤまたはＳＴＡＴＵＳ Ｃ
ＬＥＡＲステイトにおいて受け入れられたときには、そ
の動作はＰＲＯＧＲＡＭ ＳＥＴＵＰのブロック６２に
移行する。図３において認められるように、これでラッ
チＮＤＬＡＴ２がセットされて、出力信号ＣＤＳＥＴＵ
Ｐが発生される。この信号ＣＤＳＥＴＵＰはコマンド・
ステイト・マシン１１の入力セクション４０に戻るよう
に伝送されて、ＷＲＩＴＥ ＳＴＡＴＥ ＭＡＣＨＩＮ
Ｅ２８がメモリ・アレイのプログラミングの中間にある
こと、および、コマンド・ステイト・マシンに対する次
の入力が、コマンドとしてではなく、プログラム・アド
レスおよびプログラム・データとして解釈されるべきで
あることを指示するようにされる。

【００４３】この信号を受け入れた後では、ユーザ・ス
テイト・マシン・ロジック４３は、ブロック６３によっ
て指示されたＰＲＯＧＲＡＭ ＡＣＴＩＶＥステイトに
移行するために、メモリ・アレイのプログラミングのた
めのアドレスおよびデータを受け入れねばならない。マ
シンのＣＤＳＥＴＵＰ信号およびＰＲＯＧＲＡＭ ＳＥ
ＴＵＰステイトのために、メモリ・アレイのプログラミ
ングのためのアドレスおよびデータだけが有効である。
そして、ターミナルＤＩＯ ０−７において現れる任意
のデータがメモリ・アレイのプログラミングのために用
いられる。

【００４４】ブロック６２におけるＰＲＯＧＲＡＭ Ｓ
ＥＴＵＰステイトにおいてデータが受け入れられたとき
には、その動作がブロック６３におけるＰＲＯＧＲＡＭ
ＡＣＴＩＶＥステイトに移行して、ラッチＮＤＬＡＴ
２およびＮＤＬＡＴ３をセットし、そして、ライト・ス
テイト・マシン２８に伝送される ＣＤＰＲＯＧ 信号を
発生する。これにより、ライト・ステイト・マシン２８
のコントロールの下に、メモリ・アレイのプログラミン
グが開始される。ライト・ステイト・マシン２８によっ
てメモリ・アレイのプログラミングがなされているとき
に、！ＷＤＲＥＡＤＹ信号がコマンド・ステイト・マシ
ン１１に戻されて、プログラミングが完了するまでは、
いずれのコマンドもユーザ・ステイト・マシン・ロジッ
クに影響を及ぼさないことを指示するようにされる。こ
の期間中は、コマンド・ステイト・マシンに対する Ｒ
ＥＡＤ ＳＴＡＴＵＳ コマンドだけがアウトマクス・ス
テイト・マシン・ロジック４６に影響を及ぼして、ライ
ト・ステイト・マシンのステイタスをセンスするように
される。ライト・ステイト・マシン２８がメモリ・アレ
イのプログラミングを終了したときには、ＷＤＲＥＡＤ
Ｙ信号が戻されて、ユーザ・ステイト・マシン・ロジッ
ク４３の動作として次のコマンドを待機するようにされ
る。次のコマンドを受け入れると、ユーザ・ステイト・
マシン・ロジック４３は、（ＣＬＥＡＲ ＳＴＡＴＵＳ
コマンドが受け入れられたときには）ＳＴＡＴＵＳ Ｃ
ＬＥＡＲステイトに進行し、（ＰＲＯＧＲＡＭ ＳＥＴ
ＵＰコマンドが受け入れられたときには）ＰＲＯＧＲＡ
Ｍ ＳＥＴＵＰ ステイトに進行し、（ＥＲＡＳＥ ＳＥ
ＴＵＰコマンドが受け入れられたときには）ＥＲＡＳＥ
ＳＥＴＵＰステイトに進行し、または、（任意の他のコ
マンドが受け入れられたときには）ＮＯＲＭＡＬ ＲＥ
ＡＤステイトに進行する。

【００４５】任意の時点において与えられるＥＲＡＳＥ
ＳＥＴＵＰコマンドが有効であるときには、その動作
はブロック６４によって示されるＥＲＡＳＥ ＳＥＴＵ
Ｐステイトに移行する。このＥＲＡＳＥ ＳＥＴＵＰス
テイトによってラッチＮＤＬＡＴ１がセットされ、ま
た、ＣＤＳＥＴＵＰ信号が発生される。ＰＲＯＧＲＡＭ
ＳＥＴＵＰステイトについて、この信号によりコマンド
・ステイト・マシン１１に指示されることは、該マシン
がセットアップ操作の中間にあり、このセットアップ操
作を実行するコマンド以外のものは無効であるというこ
とである。ＥＲＡＳＥ ＳＥＴＵＰステイトにおいて
は、ユーザ・ステイト・マシン・ロジック４３に対して
有効なコマンドはＥＲＡＳＥ ＲＥＳＵＭＥコマンドだ
けであって、その動作がブロック６５における ＥＲＡ
ＳＥ ＡＣＴＩＶＥ ステイトに移行するようにされる。

【００４６】ＥＲＡＳＥ ＳＥＴＵＰステイトにおいて
無効なコマンドが受け入れられたときには、その動作が
ブロック６６におけるＥＲＡＳＥ ＢＯＴＣＨＥＤステ
イトに移行して、ラッチＮＤＬＡＴ１−３の全てがセッ
トされる。これによって発生されるＣＤＥＲＡＳＥおよ
びＣＤＰＲＯＧ信号の双方がライト・ステイト・マシン
２８に対して伝送される。このライト・ステイト・マシ
ン２８によれば、これらの信号が、ＥＲＡＳＥ ＲＥＳ
ＵＭＥコマンドが受け入れられていないこと、および、
消去を試行することが駄目にされたことを指示するもの
として認められる。ライト・ステイト・マシン２８によ
り、ステイタス・レジスタ２９におけるエラー・ビット
がセットされる。これがなされるまでは、ライト・ステ
イト・マシン２８により ！ＷＤＲＥＡＤＹ 信号を戻す
ように伝送されて、その操作はＥＲＡＳＥ ＢＯＴＣＨ
ＥＤステイトに留められる。コマンド・エラーの指示が
ステイタス・レジスタ２９内に記憶されているときに
は、ライト・ステイト・マシン２８によりＷＤＲＥＡＤ
Ｙ信号が戻されて、その動作としての次のコマンドを待
機する。

【００４７】ＥＲＡＳＥ ＳＥＴＵＰステイトにあると
きにＥＲＡＳＥ ＲＥＳＵＭＥコマンドが受け入れられ
たとすると、その動作はブロック６５におけるＥＲＡＳ
ＥＡＣＴＩＶＥステイトに移行する。このステイトによ
りＮＤＬＡＴ１およびＮＤＬＡＴ３ラッチがセットされ
て、ライト・ステイト・マシン２８に対して伝送される
ＣＤＥＲＡＳＥ 信号が発生される。ライト・ステイト
・マシン２８のコントロールの下に、この信号による消
去動作が開始される。消去動作の時間中に、ユーザ・ス
テイト・マシン・ロジック４３に対する！ＷＤＲＥＡＤ
Ｙ信号がライト・ステイト・マシン２８によって発生さ
れて、ＥＲＡＳＥ ＳＵＳＰＥＮＤ以外のいずれのコマ
ンドも無視するようにされる。そして、その動作はＥＲ
ＡＳＥＡＣＴＩＶＥステイトにおいて続行される。消去
が完了すると、ＷＤＲＥＡＤＹ信号がライト・ステイト
・マシン２８によって戻される。そして、その動作とし
て別のコマンドの受け入れを待機するようにされる。

【００４８】メモリ・アレイの全ブロックを消去するの
には多くの時間がかかる。このために、消去動作の妨害
にならない別のコマンドを実行するために、処理の中断
が所望されることがある。ライト・ステイト・マシンが
！ＷＤＲＥＡＤＹ 信号を生成しているときに、ＥＲＡ
ＳＥ ＡＣＴＩＶＥ ステイトにおける ＥＲＡＳＥ ＳＵ
ＳＰＥＮＤコマンドが受け入れられたとすると、その動
作は ＥＲＡＳＥ ＳＵＳＰＥＮＤ ステイトに移行す
る。このステイトにより ＮＤＬＡＴ１ および ＮＤＬ
ＡＴ２ ラッチがセットされて、ライト・ステイト・マ
シン２８に対する ＣＤＥＲＡＳＥおよびＣＤＳＵＳＰ
信号が発生される。この状態において、！ＷＤＲＥＡＤ
Ｙ（消去動作は完了していない）または ＷＤＩＤＬＥ
信号が戻されると、ＥＲＡＳＥ ＲＥＳＵＭＥ コマンド
により、その動作が ＥＲＡＳＥ ＡＣＴＩＶＥステイト
に戻るように移行する。このコマンドの欠如により、Ｗ
ＤＲＥＡＤＹおよび！ＷＤＩＤＬＥ信号の双方を戻すこ
とによって消去動作が完了すると同様に、中断が生じた
ことがライト・ステイト・マシン２８によって指示され
ない限り、その動作はＥＲＡＳＥ ＳＵＳＰＥＮＤ ステ
イトにあるように維持される。このような場合におい
て、その動作はＮＯＲＭＡＬ ＲＥＡＤ ステイトのもの
である。

【００４９】図５のステイト図は、コマンド・ステイト
・マシン１１におけるアウトマクス・ステイト・マシン
・ロジック４６の動作を例示するためのものである。シ
ステム１０が起動されると、アウトマクス・ステイト・
マシン・ロジック４６の動作はブロック７０によって指
示される ＡＲＲＡＹ ステイトになり、ここで図１にお
ける回路１９のマルチプレクサが起動されて、関連のメ
モリ・アレイからのデータを伝送するようにされる。こ
の ＡＲＲＡＹ ステイトにおいてはラッチＣＤＯＵＴＭ
Ｘ０−１ のいずれもセットされず、また、出力信号も
生成されない。

【００５０】このステイトの間に、ブロック７１によっ
て指示される ＳＴＡＴＵＳ ステイトの間に、または、
ブロック７２によって指示される ＳＩＧ ステイトの間
にいずれかのテスト・モード・コマンドが受け入れられ
たとすると、その動作はブロック７３によって指示され
る Ｒ ＢＵＳ ＯＲ ＤＡＴＡ ＬＡＴＣＨ ステイトに移
行することになる。このステイトにおいて、回路１９に
おけるマルチプレクサは通常セットされて、テスト・モ
ードの動作の結果としての出力の読み取りが許容され
る。この動作においては、テスト・モード・レジスタに
接続する Ｒ バス（入力／出力バス）が用いられる。テ
スト・モードの動作の結果またはデータ・ラッチがセン
スされるべきかどうかを決定するために、Ａバス上のア
ドレスがセンスされる。Ａバス上のアドレスが１６進の
Ｆ 以外のものであるときには、テスト・モードの結果
が読み取られる。Ａバス上のアドレスが１６進の Ｆ で
あるときには、データ・ラッチが代替的に読み取られ
る。ブロック７３によって表されるテスト・モード・ス
テイトにあるときには、ＵＳＥＲ ＭＯＤＥ ＲＥＡＤＳ
コマンドだけによって、マルチプレクサの動作がユーザ
・ステイト（ＳＴＡＴＵＳ， ＡＲＲＡＹ または ＳＩ
ＧＮＡＴＵＲＥ）の一つに移るようにされる。

【００５１】テスト・モード・コマンドの中の一つ以外
のものに対しては、ライト・ステイト・マシン２８の状
態に依存して、システムが動作した後で、アウトマクス
・ステイト・マシン・ロジック４６に対するステイトが
移行する可能性がある。ブロック７０における ＡＲＲ
ＡＹ ステイトにおいてアウトマクス・ステイト・マシ
ン・ロジック４６をもってシステムが起動したときに
は、ライト・ステイト・マシン２８がプログラミングま
たは消去動作をすることはなく、その結果としてＷＤＲ
ＥＡＤＹ信号を戻すようにされる。ライト・ステイト・
マシンの動作が中断されることはなく ！ＷＤＲＥＡＤ
Ｙ 信号が戻るようにされるときには、ＲＥＡＤ ＳＩＧ
ＮＡＴＵＲＥ コマンドによって、アウトマクス・ステ
イト・マシン・ロジック４６がブロック７２における
ＳＩＧ ステイトをとるようにされ、また、ＲＥＡＤ Ｓ
ＴＡＴＵＳ コマンドによって、アウトマクス・ステイ
ト・マシン・ロジック４６がブロック７１における Ｓ
ＴＡＴＵＳ ステイトに移行するようにされる。これら
の直線的な前向きの動作に加えて、ＥＲＡＳＥ ＳＥＴ
ＵＰ およびＰＲＯＧＲＡＭ ＳＥＴＵＰ コマンドによ
り、アウトマクス・ステイト・マシン・ロジック４６が
ブロック７１における ＳＴＡＴＵＳ ステイトに移行す
るようにされるが、その理由は、ライト・ステイト・マ
シンがプログラミングまたは消去動作を開始するときに
は、達成できる安全な動作はステイタスの読み取りだけ
ということにある。ライト・ステイト・マシン２８がプ
ログラミングまたは消去動作をしており、このために、
ブロック７１における ＳＴＡＴＵＳ ステイトにおいて
アウトマクス・ステイト・マシン・ロジック４６により
！ＷＤＲＥＡＤＹ信号を戻すようにされていると、テス
ト・モード・コマンドではないいずれのコマンドによっ
ても、その動作がブロック７１における ＳＴＡＴＵＳ
ステイトに留まるようにされる。ライト・ステイト・マ
シン２８によるこれらの動作の間において、これはアウ
トマクス・ステイト・マシン・ロジック４６の唯一の有
効なステイトである。このステイトにおいて、ＣＤＯＵ
ＴＭＸ１ラッチがセットされ、システムのステイタスが
ポーリングされる。

【００５２】これに対して、ライト・ステイト・マシン
２８がプログラミングまたは消去動作をしておらず、Ｗ
ＤＲＥＡＤＹ信号が戻るようにされているとすれば、Ｗ
ＤＩＤＬＥ 信号が戻されて、アレイの動作が中断され
たこと、および、ＲＥＡＤ ＳＴＡＴＵＳ または ＥＲ
ＡＳＥ ＲＥＳＵＭＥ が受け入れられたことが指示され
たときには、その動作はブロック７１における ＳＴＡ
ＴＵＳ ステイトに移行するようにされる。このブロッ
クを動かすための理由はＲＥＡＤ ＳＴＡＴＵＳ の場合
において明かなことである。しかしながら、ＥＲＡＳＥ
ＲＥＳＵＭＥ コマンドの場合においては、ライト・ス
テイト・マシンがメモリ・アレイの消去に係合すること
になるために、ＳＴＡＴＵＳステイトが入力可能な唯一
のステイトである。かくして、ユーザ・ステイト・マシ
ン・ロジック４３についてのように、アウトマクス・ス
テイト・マシン・ロジック４６で戻されるステイトの状
態においては、誤りのあるコマンドが呈示されたとして
も、予測されたもの以外の出力を実行することはできな
い。

【００５３】ライン・ステイト・マシン２８がプログラ
ミングまたは消去操作をせず、ＷＤＲＥＡＤＹ 信号が
戻るようにされており、また、ＷＤＩＤＬＥ 信号が戻
されてアレイの消去が中断されていることを示すように
されているとすれば、ＲＥＡＤＳＴＡＴＵＳ または Ｅ
ＲＡＳＥ ＲＥＳＵＭＥ以外のコマンドが受け入れられ
たときには、その動作がブロック７０における ＡＲＲ
ＡＹ ステイトに移行するようにされる。これらの状態
の下での安全な動作とは、アウトマクス・ステイト・マ
シン・ロジック４６によってコントロールされるマルチ
プレクサにより、メモリ・アレイから読み取られたデー
タの伝送をすることである。

【００５４】同様な態様において、コマンドが ＲＥＡ
ＤＹ ＡＲＲＡＹ であるか、または、ＲＥＡＤ ＳＩ
Ｇ， ＥＲＡＳＥ ＳＥＴＵＰ， ＰＲＯＧＲＡＭ ＳＥＴ
ＵＰ または ＲＥＡＤ ＳＴＡＴＵＳ 以外のいずれかの
ものであるときに、信号 ＷＤＲＥＡＤＹ（ライト・ス
テイト・マシン２８がプログラミングまたは消去操作を
していない）および ！ＷＤＩＤＬＥ （ライト・ステイ
ト・マシンが中断されていない）が存在するものとすれ
ば、アウトマクス・ステイト・マシン・ロジック４６の
動作がブロック７０における ＡＲＲＡＹ ステイトに移
行する。かくして、ライト・ステイト・マシンは中断さ
れていないけれども、プログラミングまたは消去操作を
しておらず、そして、無効のコマンドが受け入れられた
ときには、アウトマクス・ステイト・マシン・ロジック
４６は ＡＲＲＡＹ ステイトに移行する。

【００５５】かくして、ユーザ・ステイト・マシン・ロ
ジック４３についてのように、アウトマクス・ステイト
・マシン・ロジック４６で戻されるステイトにおいて
は、コマンドがシステムに対して悪影響を及ぼすことは
できない。ライト・ステイト・マシンがプログラミング
または消去操作をしているときには、いずれのコマンド
もアウトマクス・ステイト・マシン・ロジック４６が
ＳＴＡＴＵＳ ステイトをとるようにされる。ライト・
ステイト・マシンがプログラミングまたは消去操作をし
ていないときには、ＥＲＡＳＥ ＳＥＴＵＰ， ＰＲＯＧ
ＲＡＭ ＳＥＴＵＰおよびＲＥＡＤ ＳＴＡＴＵＳ コマ
ンドの全てにより、マクス・ステイト・マシン・ロジッ
ク４６がブロック７１における ＳＴＡＴＵＳ ステイト
をとるようにされる。消去動作の間はライト・ステイト
・マシンの動作が中断されるときには、ＲＥＡＤ ＳＴ
ＡＴＵＳおよび ＥＲＡＳＥ ＲＥＳＵＭＥ コマンドに
よりアウトマクス・ステイト・マシン・ロジック４６が
安全な ＳＴＡＴＵＳ ステイトに戻され、これに対し
て、その他のコマンドにより動作が ＡＲＲＡＹ ステイ
トに移行するようにされる。そして、消去動作の中断の
間にアレイの読み取りをすることができる。最後に、ラ
イト・ステイト・マシンがプログラミングまたは消去操
作をしておらず、また、その消去動作が中断されていな
いときには、ＲＥＡＤＡＲＲＡＹ コマンドおよび任意
の無効なコマンドによりアウトマクス・ステイト・マシ
ン・ロジック４６が ＡＲＲＡＹ ステイトをとるように
されて、ここではアレイの読み取りだけが可能にされ
る。

【００５６】この結果として、２個のステイト・マシン
・ロジック・セクション４３および４６の動作がリンク
されて、ライト・ステイト・マシンがメモリの消去また
はプログラミング操作をしているときに、アウトマクス
・ステイト・マシン・ロジック４６が無効なコマンドに
応答することがなく、または、無効な情報の伝送をさせ
るようにされる。このやり方においては、セットアップ
され、上述されたそれらの状態に沿って、コマンド・ス
テイト・マシンからの無効なコマンドの可能性の排除が
達成される。

【００５７】図６には、図２におけるテスト・ステイト
・マシン・ロジック４５の動作が例示されている。この
テスト・ステイト・マシン・ロジック４５は、ブロック
７５によって表示されている ＮＯＧＯ ステイトにおい
てパワーアップされる。このＮＯＧＯ ステイトにおい
ては、ＷＲＩＴＥ ＴＥＳＴ ＬＡＴＣＨ コマンドによ
り、その動作が、ブロック７６によって表示されている
ＴＥＳＴ ＷＲＩＴＥ ＳＥＴＵＰ ＮＯＧＯ ステイトに
移行する。テスト・アドレスおよびデータの書き込みに
より、テスト・ステイト・マシン・ロジック４５が Ｎ
ＯＧＯ ステイトに戻るようにされる。（ＮＯＧＯ ステ
イトから ＴＥＳＴ ＷＲＩＴＥ ＳＥＴＵＰＮＯＧＯ ス
テイトまでの）この動作のループは、通常、全てのテス
ト・ラッチがセットされ、そのセットアップが完了する
のに先だって何回も行われる。ＮＯＧＯ ステイトにお
いて、ＴＥＳＴ ＷＲＩＴＥ ＳＥＴＵＰ コマンドまた
はＴＥＳＴ ＭＯＤＥ ＧＯコマンドのいずれも受け入れ
られないときには、その動作はＮＯＧＯ ステイトを通
して再循環するだけである。

【００５８】セットアップされたテストがランされよう
としているときには、ＴＥＳＴ ＭＯＤＥ ＧＯコマン
ドが与えられて、そのステイトが ＮＯ ＧＯ からブロ
ック７８によって指示されている ＧＯ に変化するよう
にされる。この ＧＯ ステイトにおいて ＣＤＧＯＭＯ
ＤＥ ラッチがセットされて、特定のテスト・モードが
ランするようにされる。この ＧＯ ステイトにあるとき
には、その動作としてＷＲＩＴＥ ＴＥＳＴ ＬＡＴＣＨ
コマンドの受け入れが可能にされ、これに応答して、ブ
ロック７９によって表されているＴＥＳＴ ＷＲＩＴＥ
ＳＥＴＵＰ ＧＯ ステイトに移行するようにされる。ラ
ッチの書き込みがなされた後で、その動作はＧＯ ステ
イトに戻り、任意のテスト・モードを実行する。ＮＯＧ
Ｏステイトに再循環される時点においてＴＥＳＴ ＭＯ
ＤＥ ＳＴＯＰコマンドが受け入れられるまでは、その
動作は ＧＯ ステイトに留まるようにされる。

【００５９】先に説明されたように、テスト・ステイト
・マシン・ロジック４５を動作させるために用いられる
種々のコマンドも、テスト・モードの動作の結果をアク
セスできる態様において、マルチプレクサをコントロー
ルするアウトマクス・ステイト・マシン・ロジック４６
に影響を及ぼすようにされる。

【００６０】この発明の説明は好適な実施例についてな
されたけれども、当業者によれば、この発明の精神およ
び範囲から逸脱することなく、種々の修正および変更を
なし得ることは明かである。従って、この発明の解釈は
その特許請求の範囲の欄における記載に基づいてなされ
るべきである。

【図面の簡単な説明】

【図１】この発明に従って構成されたメモリ・システム
を例示するブロック図である。

【図２】ユーザとフラッシュＥＥＰＲＯＭのプログラム
をする装置との間で、この発明によるインタフェースを
生成するコマンド・ステイト・マシンを例示するブロッ
ク図である。

【図３】コマンド・ステイト・マシンによって入力され
るステイトおよびそれらのステイトによって生成される
出力信号のリストである。

【図４】図２において例示されたコマンド・ステイト・
マシンの一つの部分の動作を例示するステイト図であ
る。

【図５】図２において例示されたコマンド・ステイト・
マシンの第２の部分の動作を例示する別のステイト図で
ある。

【図６】図２において例示されたコマンド・ステイト・
マシンの第３の部分の動作を例示する第３のステイト図
である。

【符号の説明】

１０ システム １１ コマンド・ステイト・マシン ４３ ユーザ・ステイト・マシン・ロジック ４５ テスト・ステイト・マシン・ロジック ４６ アウトマスク・ステイト・マシン・ロジック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケルヴィン・ダブリュ・リー アメリカ合衆国 95831 カリフォルニア 州・サクラメント・ウィンドリッジ ドラ イブ・7411 (72)発明者 ジェリー・エイ・クレイフェルズ アメリカ合衆国 95621 カリフォルニア 州・シトラス ハイツ・アムステルダム アヴェニュ・7304 (72)発明者 ヴァジル・ナイルズ・キネット アメリカ合衆国 95630 カリフォルニア 州・エル ドラド ヒルズ・リッジビュー ドライブ・3553 (72)発明者 クルト・ビイ・ロビンソン アメリカ合衆国 95658 カリフォルニア 州・ニューキャスル・ナーヴァス レイ ン・2216

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリ・アレイと関連したコントロール回
   路に対するコマンド・ステイト・マシンであって、該メ
   モリ・アレイのプログラムおよび消去をするために該コ
   ントロール回路に含まれている手段は、コマンドに応答
   して該メモリ・アレイの読み取りをするコントロール信
   号を生成し、該メモリ・アレイのプログラムおよび消去
   をする手段の動作を開始するための第１のステイト・マ
   シン・ロジック手段、および、該メモリ・アレイから導
   出された情報のコントロールをする第２のステイト・マ
   シン・ロジック手段からなるものであり、該第１および
   第２のステイト・マシン・ロジック手段は、メモリ・ア
   レイまたはコントロール回路に対して逆効果をもたらす
   ことがない任意の無効なコマンドに応答して所定のステ
   イトを装うように適合されている、ことを特徴とするコ
   マンド・ステイト・マシン。
2. 【請求項２】複数の所定のステイトを生成する手段であ
   って、その各々はコントロールされている回路のある特
   定の状態におけるある特定の入力コマンドに応答して発
   生される前記の手段；および、任意の無効の入力コマン
   ドに応答して前記所定のステイトの選択されたものを生
   成する手段；からなる回路の動作をコントロールするた
   めのコマンド・ステイト・マシン。